CN110352497B - 碳化硅半导体装置以及电力变换装置 - Google Patents

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Abstract

在内置肖特基二极管的SiC－MOSFET中，有时形成于末端部的第2阱区域进行双极型通电而末端部的耐压下降。在内置肖特基二极管的SiC－MOSFET中，在形成于末端部的栅极焊盘的下部的第2阱区域上设置与第2阱区域进行肖特基连接等非欧姆连接的源极电极。第2阱区域不与源极电极进行欧姆连接，从而抑制末端部的耐压下降。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本发明涉及包含碳化硅的碳化硅半导体装置以及电力变换装置。
背景技术
关于使用碳化硅(SiC)而构成的PN二极管，已知当持续流过正向电流即双极型电流时，在结晶中产生层叠缺陷而正向电压偏移这样的可靠性上的问题。这被认为是因为由于经由PN二极管而被注入的少数载流子与多数载流子再次结合时的再次结合能量，以存在于碳化硅基板的基底面错位等为起点，作为面缺陷的层叠缺陷扩张。该层叠缺陷阻碍电流的流动，所以由于层叠缺陷的扩张而电流减少，使正向电压增加，引起半导体装置的可靠性下降。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地产生。纵型MOSFET在源极及漏极间具备寄生PN二极管(体二极管)，当正向电流在该体二极管中流过时，在纵型MOSFET中也引起与PN二极管同样的可靠性下降。在将SiC－MOSFET的体二极管用作MOSFET的回流二极管的情况下，有时产生该MOSFET特性的下降。
作为解决如上所述的向寄生PN二极管的正向电流通电所致的可靠性上的问题的方法，一个是如专利文献1所示，进行在寄生PN二极管中使正向电流长时间流过的压力施加，测定压力施加前后的正向电压的变化，从产品排除(筛选掉)正向电压的变化大的元件的方法。然而，在该方法中，存在通电时间长、当使用缺陷多的晶片时产生大量的次品这样的缺点。
另外，作为其它方法，有使单极型的二极管作为回流二极管而内置于MOSFET等作为单极型的晶体管的半导体装置而使用的方法。例如在专利文献2、专利文献3中，记载了作为单极型的二极管而使肖特基势垒二极管(SBD：Schottky Barrier Diode)内置于MOSFET的单位单元(unit cell)内的方法。
关于在这样的有源区域内置有单极型二极管、即仅由多数载流子通电的二极管的单极型晶体管，在应用于SiC半导体装置的情况下，将单极型二极管的扩散电位即通电动作开始的电压设计得比PN结的扩散电位低，从而在回流动作时在体二极管中不流过双极型电流，能够抑制有源区域的单极型晶体管的特性劣化。
然而，在有源区域内置有单极型二极管的单极型晶体管中，也有时产生在末端区域即有源区域以外的区域在由于构造的原因而难以配置单极型二极管的部位形成有寄生PN二极管的部位。
例如，在栅极焊盘附近或半导体装置末端部附近的区域形成有比源极电极靠外周侧伸出的末端阱区域，在末端阱区域与漂移层之间形成有寄生PN二极管。而且，在该部位，不形成肖特基电极，不形成单极型二极管。由于在末端阱区域没有肖特基电极，所以源极电极与漏极电极之间的电压被施加到由末端阱区域和漂移层形成的PN二极管，作为结果，在PN二极管中流过双极型电流。
当在这样的部位存在基底面错位等起点时，有时层叠缺陷扩张，晶体管的耐压下降。具体而言，在晶体管为截止状态时，有时产生漏电流，由于漏电流所致的放热而元件或电路损坏。
为了避免该问题，将源极及漏极间的施加电压限制在一定值以下以避免在由末端阱区域和漂移层形成的PN二极管中流过双极型电流即可。为此，使芯片尺寸扩大，降低在流过回流电流时产生的源极及漏极间电压即可。在该情况下，伴随芯片尺寸变大，成本增大的缺点。
另外，作为无需扩大芯片尺寸而抑制由末端阱区域和漂移层形成的PN二极管的正向动作的方法，有提高形成于末端阱区域的各部位与源极电极之间的通电路径的电阻的方法。作为提高通电路径的电阻的方法，有提高末端阱区域与源极电极的接触电阻的方法(例如专利文献4)等。当形成这样的结构时，当在由末端阱区域和漂移层形成的PN二极管中流过双极型电流时，由于上述电阻分量而产生电压下降，所以末端阱区域的电位与源极电位背离，相应地，施加到PN二极管的正向电压降低。因而，能够抑制双极型电流的通电。
现有技术文献
专利文献
专利文献1：日本特开2014-175412号公报
专利文献2：日本特开2003-017701号公报
专利文献3：WO2014-038110国际公开公报
专利文献4：WO2014-162969国际公开公报
发明内容
然而，当在末端阱区域设置与源极电极进行欧姆连接的电极时，即使提高末端阱区域与源极电极之间的接触电阻，也无法充分地提高形成于末端阱区域与源极电极之间的通电路径的电阻，有时无法充分地降低向末端阱区域的双极型电流的通电。
本发明是为了解决如上所述的问题而完成的，其目的在于提供更可靠地抑制在末端阱区域流过双极型电流而提高可靠性的碳化硅半导体装置。
本发明提供一种碳化硅半导体装置，具备：第1导电类型的碳化硅的半导体基板；第1导电类型的漂移层，形成于半导体基板上；第2导电类型的第1阱区域，设置于漂移层表层；第1导电类型的第1分离区域，从第1阱区域表层在深度方向上贯通而形成；第1导电类型的源极区域，形成于第1阱区域的表层部；第1肖特基电极，设置于第1分离区域上，与第1分离区域肖特基接合；欧姆电极，设置于第1阱区域上；第2导电类型的第2阱区域，与第1阱区域分开地设置于所述漂移层的表层；栅极绝缘膜，形成于第1阱区域上；栅极电极，形成于第1阱区域上的栅极绝缘膜上；栅极焊盘，形成于第2阱区域的上方，与栅极电极连接；以及源极电极，连接于第1肖特基电极和欧姆电极，不与第2阱区域进行欧姆连接。
根据本发明的碳化硅半导体装置，能够更加抑制在末端阱区域流过双极型电流而提高可靠性。
附图说明
图1是从上表面观察本发明的实施方式1的碳化硅半导体装置时的平面示意图。
图2是本发明的实施方式1的碳化硅半导体装置的剖面示意图。
图3是本发明的实施方式1的碳化硅半导体装置的剖面示意图。
图4是本发明的实施方式1的碳化硅半导体装置的平面示意图。
图5是本发明的实施方式1的碳化硅半导体装置的平面示意图。
图6是本发明的实施方式2的碳化硅半导体装置的剖面示意图。
图7是本发明的实施方式2的碳化硅半导体装置的剖面示意图。
图8是本发明的实施方式3的碳化硅半导体装置的剖面示意图。
图9是本发明的实施方式3的碳化硅半导体装置的剖面示意图。
图10是本发明的实施方式3的碳化硅半导体装置的平面示意图。
图11是本发明的实施方式3的碳化硅半导体装置的剖面示意图。
图12是本发明的实施方式3的碳化硅半导体装置的剖面示意图。
图13是本发明的实施方式4的碳化硅半导体装置的剖面示意图。
图14是本发明的实施方式4的碳化硅半导体装置的剖面示意图。
图15是本发明的实施方式4的碳化硅半导体装置的平面示意图。
图16是本发明的实施方式5的碳化硅半导体装置的剖面示意图。
图17是示出本发明的实施方式6的电力变换装置的结构的示意图。
(附图标记说明)
10：半导体基板；20：漂移层；21：第1分离区域；22：第2分离区域；23：第3分离区域；24：第4分离区域；30：第1阱区域；31：第2阱区域；32：接触区域；33：高浓度区域；36：第2高浓度区域；37：JTE区域；40：源极区域；41：导电性区域；45：第2导电性区域；50：栅极绝缘膜；51：场绝缘膜；55：层间绝缘膜；60：栅极电极；70：欧姆电极；71：第1肖特基电极；72：第2欧姆电极；73：第2肖特基电极；74：第3肖特基电极；80：源极电极；源极焊盘；81：栅极焊盘；82：栅极布线；84：漏极电极；90：第1接触孔；91：第2接触孔；92：第3接触孔；94：第4接触孔；95：栅极接触孔；100：电源；200：电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照附图，说明实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必准确地记载，能够适当地变更。另外，在以下的说明中，对同样的构成要素附加相同的附图标记而图示，它们的名称以及功能也设为同样的名称以及功能。因而，有时省略关于它们的详细的说明。
在本说明书所记载的实施方式中，作为半导体装置的一个例子，为碳化硅(SiC)半导体装置，将把第1导电类型设为n型、把第2导电类型设为p型的n沟道碳化硅MOSFET举为例子进行说明。关于电位的高低的记述是针对将第1导电类型设为n型、将第2导电类型设为p型的情况的记述，在将第1导电体设为p型，将第2导电类型设为n型的情况下，电位的高低的记述也相反。
进而，在本申请中，将半导体装置整体中的、单位单元周期性地排列的有源区域以外的区域称为末端区域而进行说明。
另外，在本说明书所记载的实施方式中，叙述在有源区域具有肖特基结的MOSFET的情况下的例子，但即使在当回流动作时在MOSFET的沟道区域进行逆通电的情况下，关于末端区域，也能够应用于同样的结构、动作。
实施方式1.
首先，说明本发明的实施方式1的碳化硅半导体装置的结构。
图1是从上表面观察作为实施方式1的碳化硅半导体装置的肖特基二极管(SBD)内置碳化硅MOSFET(SBD内置SiC－MOSFET)时的平面示意图。在图1中，在SiC－MOSFET的上表面的一部分形成有栅极焊盘81，与其邻接地形成有源极电极80。另外，以从栅极焊盘81延伸的方式形成有栅极布线82。
图2是示意地示出图1的栅极焊盘81至源极电极80的a－a’部分的剖面的剖面示意图。另外，图3是示意地示出图1的源极电极80至碳化硅半导体装置的外周部的栅极布线82的b－b’部分的剖面的剖面示意图。进而，图4是图1的俯视图的主要记载有碳化硅半导体部分的平面示意图。
在图2以及图3中，在包含n型且低电阻的碳化硅的半导体基板10的表面上形成有包含n型的碳化硅的漂移层20。在与在图1中说明的设置有栅极焊盘81的区域大致对应的位置的漂移层20的表层部，如图4所示，设置有包含p型的碳化硅的第2阱区域31。即，在第2阱区域31的上方形成有栅极焊盘81。
在图1中说明的设置有源极电极80的区域的下部，在漂移层20的表层部设置有多个包含p型的碳化硅的第1阱区域30。在第1阱区域30各自的表层部，在从第1阱区域30的外周以预定的间隔进入到内部的位置处，形成有包含n型的碳化硅的源极区域40。
在各第1阱区域30的表层部的源极区域40的更内侧的第1阱区域30的表层部，形成有包含低电阻p型的碳化硅的接触区域32，在其更内部形成有贯通第1阱区域30的包含碳化硅的第1分离区域21。第1分离区域21为与漂移层20相同的n型，具有与漂移层20相同的杂质浓度。
在该第1分离区域21的表面侧，形成有与第1分离区域21肖特基连接的第1肖特基电极71。
另外，在源极区域40的表面上形成有欧姆电极70，形成有与欧姆电极70、第1肖特基电极71以及接触区域32连接的源极电极80。
邻接的第1阱区域30间的漂移层20的区域为第2分离区域22，为与漂移层20相同的n型，具有与漂移层20相同的杂质浓度。在邻接的第1阱区域30、其之间的第2分离区域22、以及各个第1阱区域30内的源极区域40的表面上，形成有栅极绝缘膜50，在该栅极绝缘膜50上的至少第1阱区域30的上部形成有栅极电极60。将在形成有栅极电极60的部位的下部隔着栅极绝缘膜50而对置的第1阱区域30的表层部称为沟道区域。
在碳化硅半导体装置的最外周的第1阱区域30的外侧形成有第2阱区域31，在第1阱区域30与第2阱区域31之间形成有第4分离区域24。第4分离区域24为与漂移层20相同的n型，具有与漂移层20同样的杂质浓度。
在第2阱区域31的表面上，形成有栅极绝缘膜50或者膜厚比栅极绝缘膜50大的场绝缘膜51。在第2阱区域31的表面上的栅极绝缘膜50或者场绝缘膜51的一部分形成有开口，在其开口内形成有与第2阱区域31肖特基连接的第2肖特基电极73。在第2肖特基电极73上形成有与欧姆电极70等连接的源极电极80。
另外，在栅极电极60与源极电极80之间形成有层间绝缘膜55。进而，在图2中，第2阱区域31的上方的栅极电极60与栅极焊盘81经由形成于层间绝缘膜55的栅极接触孔95连接。另外，在图3中，第2阱区域31的上方的栅极电极60与栅极布线82经由形成于层间绝缘膜55的栅极接触孔95连接，在第2阱区域31的外周侧、即与第1阱区域30相反的一侧形成有p型且碳化硅的JTE区域37。JTE区域37的杂质浓度比第2阱区域31的杂质浓度低。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC－MOSFET的制造方法。
首先，在第1主面的面方位为具有偏角(off angle)的(0001)面的、包含具有4H多型的n型且低电阻的碳化硅的半导体基板10之上，利用化学气相沉积法(chemical VaporDeposition：CVD法)使包含1×1015至1×1017cm-3的杂质浓度且n型且厚度为5至50μm的碳化硅的漂移层20外延生长。
接着，在漂移层20的表面的预定的区域利用光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm左右。另外，被离子注入的Al的杂质浓度为1×1017至1×1019cm-3的范围，设为比漂移层20的第1杂质浓度高的第2杂质浓度。之后，去除注入掩模。通过本工序被注入Al离子的区域成为第1阱区域30。
同样地，在漂移层20的表面利用光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm左右。另外，被离子注入的Al的杂质浓度为1×1016至1×1018cm-3的范围，比漂移层20的第1杂质浓度高，比第1阱区域30的第2杂质浓度低。之后，去除注入掩模。通过本工序被注入Al离子的区域成为第2阱区域31。
接下来，在漂移层20的表面利用光致抗蚀剂等形成注入掩模，将作为p型的杂质浓度的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm左右。另外，被离子注入的Al的杂质浓度为1×1016至1×1018cm-3的范围，比漂移层20的第1杂质浓度高，且比第1阱区域30的第2杂质浓度低。之后，去除注入掩模。通过本工序Al被离子注入的区域成为JTE区域37。
接着，以使漂移层20的表面的第1阱区域30的内侧的预定的部位开口的方式利用光致抗蚀剂等形成注入掩模，将作为n型的杂质的N(氮)进行离子注入。N的离子注入深度比第1阱区域30的厚度浅。另外，离子注入的N的杂质浓度为1×1018至1×1021cm-3的范围，超过第1阱区域30的p型的第2杂质浓度。通过本工序被注入N的区域中的表示n型的区域成为源极区域40。
接下来，利用热处理装置，在氩(Ar)气等惰性气体气氛中，在1300至1900℃的温度下进行30秒至1小时的退火。通过该退火，使被离子注入的N以及Al电激活。
接着，使用CVD法、照相平板印刷技术等，在与形成有第1阱区域30的区域大致对应的有源区域以外的区域的半导体层之上，形成包含膜厚为0.5至2μm的氧化硅的场绝缘膜51。此时，例如，当在整个面形成场绝缘膜51之后，通过照相平板印刷技术或者蚀刻等去除与有源区域大致对应的位置的场绝缘膜51即可。
接下来，使未被场绝缘膜51覆盖的碳化硅表面热氧化，形成作为所期望的厚度的栅极绝缘膜50的氧化硅膜。接着，在栅极绝缘膜50以及场绝缘膜51之上，利用减压CVD法来形成具有导电性的多晶硅膜，使其图案化，从而形成栅极电极60。接下来，利用减压CVD法来形成包含氧化硅的层间绝缘膜55。接着，形成贯通层间绝缘膜55和栅极绝缘膜50而到达有源区域内的接触区域32和源极区域40的第1接触孔90，同时，形成到达第2阱区域31的第2接触孔91。
接下来，在利用溅射法等形成以Ni为主要成分的金属膜之后，进行600至1100℃的温度的热处理，使以Ni为主要成分的金属膜与第1接触孔90内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻来去除反应而生成的硅化物以外的残留的金属膜。由此，形成欧姆电极70。
接着，在半导体基板10的背面(第2主面)形成以Ni为主要成分的金属膜，进行热处理，从而在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用基于光致抗蚀剂等的图案化，去除第1分离区域21上的层间绝缘膜55、栅极绝缘膜50以及成为栅极接触孔95的位置的层间绝缘膜55。作为去除的方法，采用不对作为肖特基界面的碳化硅层的表面造成损伤的湿蚀刻。
接着，利用溅射法等，使作为肖特基电极的金属膜沉积，使用基于光致抗蚀剂等的图案化，在第1接触孔90内的第1分离区域21上以及第2接触孔91内的第2阱区域31上形成第2肖特基电极73。
接下来，在至此处理得到的基板的表面，利用溅射法或者蒸镀法形成Al等布线金属，利用照相平板印刷技术加工成预定的形状，从而形成与源极侧的欧姆电极70、第1肖特基电极71、第2肖特基电极73接触的源极电极80、以及与栅极电极60接触的栅极焊盘81和栅极布线82。
进而，如果在形成于基板的背面的背面欧姆电极的表面上形成作为金属膜的漏极电极84，则图1～4所示的本实施方式的碳化硅半导体装置完成。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC－MOSFET的动作。在此，以半导体材料为4H型的碳化硅为例进行说明。在该情况下pn结的扩散电位大致为2V。
首先，考虑回流动作的情况。在回流动作中，漏极电压(漏极电极84的电压)相对于源极电压(源极电极80的电压)低，在源极－漏极间产生几V的电压。在存在经由欧姆电极70而与第2阱区域31欧姆连接的源极电极80的情况下，源极－漏极间的电压大多被施加到第2阱区域31与漂移层20的pn结，所以在由第2阱区域31和漂移层20形成的pn二极管中流过双极型电流。
另一方面，如本实施方式那样，当在第2阱区域31与源极电极80之间没有欧姆连接、第2阱区域31与源极电极80经由第2肖特基电极73进行肖特基连接的情况下，源极－漏极间的电压大多被施加到第2阱区域31上的第2肖特基电极73与第2阱区域31之间的肖特基结部，所以能够降低被施加到由第2阱区域31和漂移层20形成的pn结的电压。
通过使被施加到pn结的电压成为比与pn结的扩散电位相当的2V低的电压，能够抑制在pn二极管中流过双极型电流。即，只要从在源极－漏极间产生的电压减去在第2肖特基电极73与第2阱区域31的肖特基结部产生的电压而得到的电压比pn结的扩散电位小，就能够抑制在pn二极管的pn结中流过的双极型电流。
例如，当在源极－漏极间产生的电压为5V的情况下，以使由第2阱区域31上的第2肖特基电极73和第2阱区域31形成的肖特基结的反向击穿电压成为3V以上的方式进行设计，从而能够使被施加到由第2阱区域31和漂移层20形成的pn结的正向电压小于2V，能够防止该区域中的pn二极管的正向通电。
此外，即使在由第2阱区域31上的第2肖特基电极73和第2阱区域31形成的肖特基结的击穿电压不满足其的情况下，只要第2阱区域31与源极电极80不欧姆连接，而第2阱区域31与第2肖特基电极73进行肖特基连接，就能够降低被施加到由第2阱区域31和漂移层20形成的pn结的电压，所以能够得到降低pn二极管的双极型电流，降低导致故障的概率的一定的效果。
接下来，以接通(turn on)动作为例，考虑开关状态。如前所述，在接通过程中，漏极电极84的电位急剧地减少，空穴经由第2肖特基电极73从源极电极80注入到第2阱区域31内，在芯片平面方向上流过位移电流。此时，在第2阱区域31产生的位移电流通过由第2肖特基电极73和第2阱区域31形成的肖特基结，所以由位移电流产生的电压相比于源极电极80与第2阱区域31进行欧姆连接的情况，增大与由第2肖特基电极73和第2阱区域31形成的肖特基结的击穿电压相当的电压量。
在此，由第2肖特基电极73和第2阱区域31形成的肖特基二极管以击穿的方式形成。击穿的电压为10～20V左右即可。
因此，需要设计成使对由第2肖特基电极73和第2阱区域31形成的肖特基二极管的击穿电压加上在从第2肖特基电极73在平面方向上远离的位置处增加的第2阱区域31中的电压而得到的电压相对于夹持于作为栅极电位的栅极焊盘81、栅极布线82或者栅极电极60与第2阱区域31之间的绝缘膜的绝缘损坏电压低。
使用碳化硅的MOSFET的栅极绝缘膜50一般使用厚度30～100nm左右的氧化硅的情形较多，但假设在栅极绝缘膜50的厚度设为50nm的情况下，氧化硅的绝缘损坏电场约为10MV/cm，所以栅极绝缘膜50的绝缘损坏电压约为50V。因而，当在第2阱区域31与栅极电极60之间形成有栅极绝缘膜50的情况下，需要将在第2阱区域31内产生的电压设定为50V以下。另外，当超过绝缘损坏电场的一半的高电场被施加到氧化硅膜时，可靠性有可能会下降，所以更好的是，最好使在第2阱区域31内产生的电压成为栅极绝缘膜50的绝缘损坏电压的一半以下、即25V以下。
这样，只要设计成在第2阱区域31与源极电极80之间不设置欧姆连接，设置第2肖特基电极73，形成包含第2阱区域31和第2肖特基电极73的肖特基结，使其击穿电压比从回流动作时的源极及漏极间的产生电压减去pn结的扩散电位而得到的值大，且比形成于第2阱区域31上的绝缘膜的损坏电压小，更好的是损坏电压的一半以下，就能够一边抑制第2阱区域31中的回流动作时的pn二极管的通电，一边抑制开关动作中的绝缘膜的损坏。
此外，在本实施方式中，设为第1阱区域30与第2阱区域31分离而进行了说明，但也可以是第1阱区域30与第2阱区域31相连。另外，设为第1阱区域30有多个、多个第1阱区域30相互分离而进行了说明，但也可以是多个第1阱区域30彼此相连。图5示出第1阱区域30与第2阱区域31相连且多个第1阱区域30彼此相连的情况下的平面示意图。在这样的情况下，第1阱区域30从第1阱区域30内的源极区域40、或者第1阱区域30内的设置于第1分离区域21上的第1肖特基电极71中的任一个起的距离为50μm以内。
另外，根据其它观点，第2阱区域31需要在回流动作时的电压施加时，从源极电极电分离。例如，在形成于从源极电极远离的位置的面积S(cm2)的区域的第2导电类型的阱区域在回流动作时流过电流密度J(A/cm2)的双极型电流。此时，当将该面积S的区域与源极电极之间的路径的电阻值设为Rtot(Ω)时，将源极电极的电位设为0V时的该区域的电位Vdrop(V)为Vdrop＝J×S×Rtot。
如果在该阱区域Vdrop大致为2V以上，则例如在使漏极电压大致成为4V的情况下，从漏极电压减去Vdrop而得到的电压为SiC的pn结的扩散电位即大致2V以下，不会有层叠缺陷扩张的程度的电流流经该阱区域。因而，在这样的情况下，即使该阱区域处于被当作栅极焊盘81或者栅极布线82的正下方或者其附近的所谓的末端区域的部位，且处于从前述源极区域40或者第1肖特基电极71中的任一个起50μm以内的距离，在本说明书中，仍将该阱区域称为第2阱区域31。
例如，考虑如在图5中示出其平面示意图那样，栅极焊盘81正下方的面积大的阱区域与在俯视的情况下形成为梳型的第1阱区域30连接，在面积大的阱区域不形成与源极电极80欧姆连接的接触，在形成为梳型的第1阱区域30之中形成有与源极电极80欧姆连接的接触的情况。在这样的情况下，最靠近面积大的阱区域的形成为梳型的第1阱区域30之中的从源极电极80起的距离超过50μm的面积大的阱区域成为第2阱区域31。同样地，形成为梳型的第1阱区域30之中的从第1肖特基电极71起的距离超过50μm的面积大的阱区域成为第2阱区域31。在形成为梳型的第1阱区域30存在有源极电极80和第1肖特基电极71，所以从这两方起的距离超过50μm的区域成为第2阱区域31。
进而，除了上述限制之外，存在从预定的阱区域至源极电极80为止的路径的电阻值所致的限制。设为存在如下区域：回流电流以5A/cm2的电流密度流动，从该区域至源极电极80为止的路径的电阻值为400kΩ的10μm×10μm。在该情况下，先前说明的Vdrop(V)被计算成2V。在这样的区域，在漏极电压为4V的情况下，从漏极电压减去Vdrop而得到的值比pn结的扩散电位小，所以能够抑制回流动作时的双极型动作，成为第2阱区域31。在漏极电压为比4V大的5V的情况下，与该增量对应地存在3V的Vdrop(V)的部位成为第2阱区域31。
此外，在本实施方式中，示出了按照预定的顺序进行各离子注入的例子，但离子注入的顺序也可以适当地变更。另外，背面的欧姆电极、表面的欧姆电极70、第1肖特基电极71(第2肖特基电极73)的形成顺序也可以适当地变更。
进而，在本实施方式中，第1分离区域21为与漂移层20相同的n型，具有与漂移层20相同的杂质浓度，但第1分离区域21的n型杂质浓度也可以比漂移层20的n型杂质浓度高。关于第2分离区域22、第4分离区域24，也与第1分离区域21相同。
另外，说明了在本实施方式中在有源区域存在SBD内置MOSFET的例子，但也可以代替SBD内置MOSFET，而做成如下MOSFET，在该MOSFET中，在p型的阱区域上形成n型的沟道外延层，该沟道外延层在阈值电压以下的栅极电压下作为单极型的二极管而动作，且将该单极型的二极管的上升电压设计得比由p型的阱区域和n型的漂移层形成的pn二极管的动作电压低。这样，即使在当回流动作时在MOSFET的沟道区域进行逆通电的情况下，也能够得到与SBD内置MOSFET同样的效果。
实施方式2.
在实施方式1中，说明了第2阱区域与第2肖特基电极73进行肖特基连接的例子，但在本实施方式中，在第2阱区域的表层部设置第1导电类型的导电性区域，经由与设置于导电区域之上的导电区域进行欧姆连接的第2欧姆电极而使导电性区域与源极电极进行欧姆连接。第1导电类型的导电性区域与第2导电类型的第2阱区域进行pn接合。关于其它点，与实施方式1相同，所以省略详细的说明。
图6是示意地示出在实施方式1的说明中使用的图1的栅极焊盘81至源极电极80的a－a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图7是示意地示出图1的源极电极80至元件的外周部的b－b’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
在图6以及图7中，在第2阱区域31的表层部形成有第1导电类型的导电性区域41，在导电性区域41的上部形成有贯通层间绝缘膜55等而到达导电性区域41的第4接触孔94。导电性区域41不与第2阱区域31进行欧姆连接。在第4接触孔94内形成有与导电性区域41进行欧姆连接的第2欧姆电极72，第2欧姆电极72与源极电极80连接。
另外，导电性区域41包含碳化硅，其第1导电类型杂质的杂质浓度为1×1017cm-3以上且1×1019cm-3以下的范围等即可。进而，其厚度为50nm以上且1000nm以下等即可。导电性区域41形成为比第4接触孔94的范围宽即可。
在此，第1导电类型的导电性区域41和第2导电类型的第2阱区域31形成pn结，该pn结起到和实施方式1的第2阱区域31与第2肖特基电极73之间的肖特基结同样的作用。
形成于导电性区域41与第2阱区域31之间的pn结形成为在被施加逆偏置的接通时击穿。
因而，本实施方式的碳化硅半导体装置也与实施方式1的碳化硅半导体装置同样地能够抑制在形成于第2阱区域31与漂移层20之间的pn二极管的pn结中流过的双极型电流，可靠性高。
此外，导电性区域41以及第2欧姆电极72也可以在与其它结构分开的工序中形成，但在与有源区域内的源极区域40相同的工序中形成导电性区域41，在与有源区域内的欧姆电极70相同的工序中形成第2欧姆电极72，从而能够简化制造工序，能够降低成本。
实施方式3.
在实施方式1中，说明了第2阱区域31的平面方向的杂质浓度为恒定的例子，但在本实施方式中，将杂质浓度比第2阱区域31与第2肖特基电极73相接的部位高的区域设置于第2阱区域31的表层部。关于其它点，与实施方式1相同，所以省略详细的说明。
图8是示意地示出在实施方式1的说明中使用的图1的栅极焊盘81至源极电极80的a－a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图9是示意地示出图1的源极电极80至元件的外周部的b－b’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。
另外，图10是将本实施方式的碳化硅半导体装置的末端阱区域部分放大后的平面示意图。
在图8以及图9中，在第2阱区域31的不形成第2肖特基电极73的部位的表层部，形成有第2导电类型的杂质浓度比第2阱区域31高的第2导电类型的高浓度区域33。高浓度区域33的第2导电类型的杂质浓度为1×1018以上且1×1020cm-3以下的范围等即可。另外，高浓度区域33的厚度比第2阱区域31的厚度小，例如为0.1以上且1μm以下的范围即可。另外，在图10的俯视图中，以包围形成于第2阱区域31上的第2肖特基电极73的方式形成有高浓度区域33。
在此，说明以碳化硅为代表的宽带隙半导体装置中元件因位移电流而损坏这样的课题。
在具有MOS构造的碳化硅半导体装置进行开关时，位移电流在剖面横向上流经末端阱区域内，末端阱区域的电位因该位移电流和末端阱区域的薄层电阻而变动。当例如在末端阱区域的电位变动为50V以上并且在其之上形成有厚度50nm的栅极氧化膜以及大致0V的栅极电极的情况下，10MV/cm这样的高电场被施加到栅极氧化膜，作为结果，栅极氧化膜损坏。
该问题在以碳化硅为代表的宽带隙半导体装置中特征性地发生。其理由在于以下的两个原因。1个是因为与硅相比在碳化硅形成的阱区域中阱区域等的杂质区域的杂质水平更深，所以薄层电阻非常高。另一个是因为为了活用宽带隙半导体的绝缘损坏电场比硅半导体高的优点而在宽带隙半导体中使用低电阻的漂移层，漂移层的杂质浓度被设计得高，作为结果，源极及漏极间的耗尽层容量变得非常大。其结果，在进行开关时产生大的位移电流。
开关速度越大，位移电流就越大，末端阱区域的产生电压也越大，所以为了避免该问题，减小开关速度即可，但在该情况下，开关损耗增大。
为了无需下调开关速度就能够避免开关中的元件损坏，下调末端阱区域的各部位与源极电极之间的电阻即可，例如降低末端阱区域与源极电极的接触电阻，或者降低末端阱区域的薄层电阻即可。
在本实施方式中，相对于实施方式1，如在图8、图9中示出其剖面示意图那样，在第2阱区域31的表层部形成有第2导电类型且低电阻的高浓度区域33。
由此，在第2阱区域31内移动的正电荷能够容易地移动，能够抑制开关时的产生电压。因而，能够抑制形成于第2阱区域31上的栅极绝缘膜50的绝缘损坏，实现可靠性提高。
此外，在图8～10中，仅在第2肖特基电极73的周围形成有高浓度区域33，但只要第2肖特基电极73与高浓度区域33之间的接合为肖特基连接，高浓度区域33就也可以形成于第2肖特基电极73的正下方。图11示出这样做时的碳化硅半导体装置的剖面示意图的一个例子。另外，此时的高浓度区域33的第2导电类型杂质浓度设为5×1017以上且5×1018cm-3以下的范围等即可。
另外，在图8～图11中，在形成有栅极电极60的栅极绝缘膜50之下还形成有高浓度区域33，但也可以如在图12中示出其剖面示意图那样，在形成有栅极电极60的栅极绝缘膜50之下不形成高浓度区域33。
通过这样做，能够抑制高电压被施加到栅极电极60正下方的栅极绝缘膜50。
另外，也可以将本实施方式的高浓度区域33应用于实施方式2。
实施方式4.
在实施方式1～3中，说明了在第2阱区域31的内部不具有针对漂移层20的肖特基电极的例子，但在本实施方式的碳化硅半导体装置中，在第2阱区域31的内部具有第1导电类型的分离区域，在第1导电类型的分离区域上设置有针对所述分离区域的肖特基电极。关于其它点，与实施方式1、2相同，所以省略详细的说明。
图13是示意地示出在实施方式1的说明中使用的图1的栅极焊盘81至源极电极80的a－a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图14是示意地示出图1的源极电极80至元件的外周部的b－b’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。图15是将本实施方式的碳化硅半导体装置的末端阱区域部分放大后的平面示意图。
在图13以及图14中，在第2阱区域31之中具有第1导电类型的第3分离区域23，在该第3分离区域23之上，形成有与第1导电类型的第3分离区域23进行肖特基连接的第3肖特基电极74。第3肖特基电极74在形成于栅极绝缘膜50以及层间绝缘膜55的第3接触孔92内形成，经由第3接触孔92而与源极电极80连接。
在图15中，在第2阱区域31上分离地形成的多个第2肖特基电极73的外侧形成有分离地形成的多个第3分离区域23，在第3分离区域之上的第3接触孔92内形成有第3肖特基电极74。
由于具备这样的结构，所以在本实施方式的碳化硅半导体装置中，在回流动作时，在源极电极80与漏极电极84之间流过经由形成于第2阱区域31上的第2肖特基电极73的电流、以及从第3分离区域23经由第3肖特基电极74的电流，所以被施加到第2阱区域31与漂移层20之间的pn结的电压更加被降低，能够抑制双极型通流。其结果，能够提高元件的可靠性。
此外，在本实施方式中，第2阱区域内的第3分离区域23上的肖特基二极管也可以为存在多个第3分离区域23的JBS(Junction Barrier Schottky，结势垒肖特基)二极管构造。
另外，也可以在本实施方式的碳化硅半导体装置的第2阱区域31形成在实施方式3中说明的高浓度区域33，这是不言而喻的。
实施方式5.
在实施方式1～4中，示出了在第2阱区域31与源极电极80之间存在肖特基连接或者pn结的例子，但在本实施方式的碳化硅半导体装置中，在第2阱区域31的内部设置有第1导电类型的第2导电性区域45，在其内部设置有第2导电类型的第2高浓度区域36。关于其它点，与实施方式1、2相同，所以省略详细的说明。
在本实施方式中，如在图16中示出其剖面示意图那样，在第2阱区域31与源极电极80之间形成第2导电类型的第2高浓度区域36和第1导电类型的第2导电性区域45。第2高浓度区域36与源极电极80进行欧姆连接。在此，第2导电性区域45以被第2高浓度区域36和第2阱区域31夹持的方式形成。即，由第2阱区域31、第2导电性区域45以及第2高浓度区域36形成p/n/p构造。
在此，包含第2阱区域31、第2导电性区域45以及第2高浓度区域36的p/n/p构造成为击穿、即流过电流的构造。另外，也可以在第2高浓度区域36与源极电极80之间形成有用于欧姆连接的第3欧姆电极。
利用这样的构造，与如实施方式1那样的将第2阱区域与源极电极80进行肖特基连接的情况相比，能够增大回流动作时的末端区域中的击穿电压。因而，能够增加末端区域中的双极型动作电压，能够更加增加能够在元件的有源区域中流动的单极电流。其结果，能够缩小为了使预定的二极管电流流过而所需的有源区域的面积，所以能够减小芯片面积，能够降低芯片成本。
进而，根据本实施方式的构造，通过调整第2高浓度区域36或者第2导电性区域45的杂质浓度、深度方向的杂质浓度分布、剖面横向的宽度，能够使作为双极型动作电压的击穿电压变化。即，能够容易地调整为所期望的击穿特性。
此外，在实施方式1～5中，将第1导电类型设为n型、将第2导电类型设为p型而进行了说明，但并不限于此，即使将第1导电类型设为p型、将第2导电类型设为n型也起到同样的效果。另外，作为n型(第1导电类型)杂质而使用了N，但也可以为磷或者砷。作为p型(第2导电类型)杂质而使用了Al，但也可以为硼或者镓。
另外，即使代替实施方式1～5的SBD内置MOSFET，而做成如下MOSFET，也起到与实施方式1～4同样的效果，在该MOSFET中，在p型的阱区域上形成n型的沟道外延层，该沟道外延层在阈值电压以下的栅极电压下作为单极型的二极管而动作，且将该单极型的二极管的上升电压设计得比由p型的阱区域和n型的漂移层形成的pn二极管的动作电压低。
另外，在实施方式1～5中说明的MOSFET中，栅极绝缘膜50未必需要SiO2等氧化膜，也可以为氧化膜以外的绝缘膜、或者将氧化膜以外的绝缘膜与氧化膜进行组合而成的绝缘膜。另外，作为栅极绝缘膜50，使用了对碳化硅进行了热氧化而成的氧化硅，但也可以为基于CVD法的沉积膜的氧化硅。进而，本发明还能够用于具有超结构造的MOSFET。
另外，在上述实施方式中，说明了具有栅极绝缘膜50的MOSFET，但只要为单极器件，就能够应用本发明，例如，在不具有栅极绝缘膜50的JFET(Junction FET，结型场效应管)或MESFET(Metal－Semiconductor Field Effect Transistor，金属半导体场效应晶体管)中也能够使用本发明。
进而，在上述实施方式中，源极侧的欧姆电极70与第1肖特基电极71分离地制作出，但既可以用同一材料连续地形成，也可以用不同的材料连续地形成。
另外，关于第1肖特基电极71和第2肖特基电极73，也是既可以用同一材料形成，也可以用不同的材料形成。
另外，在上述实施方式中，使用结晶构造、主面的面方位、偏角以及各注入条件等具体的例子而进行了说明，但应用范围并不限于这些数值范围。
实施方式6.
本实施方式将上述实施方式1～5的碳化硅半导体装置应用于电力变换装置。本发明并不限定于特定的电力变换装置，但以下，作为实施方式6，说明将本发明应用于三相的逆变器的情况。
图17是示出应用本实施方式的电力变换装置的电力变换系统的结构的框图。
图17所示的电力变换系统包括电源100、电力变换装置200、负载300。电源100为直流电源，对电力变换装置200供给直流电力。电源100能够包括各种装置，例如，既能够包括直流系统、太阳能电池、蓄电池，也可以包括与交流系统连接的整流电路或AC/DC转换器。另外，也可以由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源100。
电力变换装置200为连接于电源100与负载300之间的三相的逆变器，将从电源100供给的直流电力变换为交流电力，对负载300供给交流电力。电力变换装置200如图17所示具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出到驱动电路202。
负载300为利用从电力变换装置200供给的交流电力进行驱动的三相的电动机。此外，负载300并不限于特定的用途，而是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车或电动汽车、铁路车辆、电梯或空调设备的电动机。
以下，说明电力变换装置200的详细内容。主变换电路201具备开关元件和回流二极管(未图示)，通过由开关元件进行开关，从而将从电源100供给的直流电力变换为交流电力，供给到负载300。主变换电路201的具体的电路结构有各种结构，但本实施方式的主变换电路201为2电平的三相全桥电路，能够由6个开关元件和与各个开关元件反并联的6个回流二极管构成。将上述实施方式1～6中的任意实施方式的碳化硅半导体装置应用于主变换电路201的各开关元件。6个开关元件针对两个开关元件的每个开关元件而串联连接，构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，供给到主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号成为开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路203以使所期望的电力供给到负载300的方式控制主变换电路201的开关元件。具体而言，根据应供给到负载300的电力来计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压而调制开关元件的导通时间的PWM控制来控制主变换电路201。然后，以使导通信号输出到在各时间点应成为导通状态的开关元件，使截止信号输出到应成为截止状态的开关元件的方式，将控制指令(控制信号)输出到驱动电路202。驱动电路202依照该控制信号，将导通信号或者截止信号作为驱动信号而输出到各开关元件的控制电极。
在本实施方式的电力变换装置中，作为主变换电路201的开关元件而应用实施方式1～5的碳化硅半导体装置，所以能够实现低损耗且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明了将本发明应用于2电平的三相逆变器的例子，但本发明并不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但既可以为3电平或多电平的电力变换装置，也可以在将电力供给到单相负载的情况下将本发明应用于单相的逆变器。另外，在将电力供给到直流负载等的情况下，也能够将本发明应用于DC/DC转换器或AC/DC转换器。
另外，应用了本发明的电力变换装置并不限定于上述负载为电动机的情况，例如，还能够用作放电机床或激光机床、或者感应加热烹调器或非接触器供电系统的电源装置，进而还能够用作太阳能发电系统或蓄电系统等的功率调节器。

Claims (19)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，在剖面视图中设置于所述漂移层表层；
第1导电类型的第1分离区域，在所述剖面视图中是使所述第1阱区域彼此分离的区域；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1分离区域上，与所述第1分离区域进行肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；以及
源极电极，与所述第1肖特基电极和所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与所述第2阱区域进行肖特基连接。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述源极电极与所述第2阱区域经由第2肖特基电极进行肖特基连接。
3.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层表层设置有多个；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于所述第1阱区域的表面上；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；以及
源极电极，与所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与所述第2阱区域进行肖特基连接，
使所述沟道外延层在阈值电压以下的栅极电压下作为单极型二极管而动作，将所述单极型二极管的上升电压设计得比包括所述第1阱区域和所述漂移层的pn二极管的动作电压低。
4.根据权利要求3所述的碳化硅半导体装置，其特征在于，
所述源极电极与所述第2阱区域经由第2肖特基电极进行肖特基连接。
5.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，在剖面视图中设置于所述漂移层表层；
第1导电类型的第1分离区域，在所述剖面视图中是使所述第1阱区域彼此分离的区域；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1分离区域上，与所述第1分离区域进行肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；
导电性区域，形成于所述第2阱区域的表层部，与所述第2阱区域形成pn结，所述pn结在接通时击穿；以及
源极电极，与所述第1肖特基电极和所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与和所述导电性区域进行欧姆连接的第2欧姆电极连接。
6.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层表层设置有多个；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于所述第1阱区域的表面上；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；
导电性区域，形成于所述第2阱区域的表层部，与所述第2阱区域进行pn接合；以及
源极电极，与所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与和所述导电性区域进行欧姆连接的第2欧姆电极连接，
使所述沟道外延层在阈值电压以下的栅极电压下作为单极型二极管而动作，将所述单极型二极管的上升电压设计得比包括所述第1阱区域和所述漂移层的pn二极管的动作电压低。
7.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
多个第2导电类型的第1阱区域，在剖面视图中设置于所述漂移层表层；
第1导电类型的第1分离区域，在所述剖面视图中是使所述第1阱区域彼此分离的区域；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1肖特基电极，设置于所述第1分离区域上，与所述第1分离区域进行肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；
第2导电性区域，形成于所述第2阱区域的表层部，与所述第2阱区域进行pn接合；
第2导电类型的第2高浓度区域，形成于所述第2导电性区域的表层部的一部分；以及
源极电极，与所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与和所述第2高浓度区域进行欧姆连接的第2欧姆电极连接。
8.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层表层设置有多个；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
第1导电类型的沟道外延层，形成于所述第1阱区域的表面上；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域分开地设置于所述漂移层的表层；
栅极绝缘膜，形成于所述第1阱区域上；
栅极电极，形成于所述第1阱区域上的所述栅极绝缘膜上；
栅极焊盘，形成于所述第2阱区域的上方，与所述栅极电极连接；
第2导电性区域，形成于所述第2阱区域的表层部，与所述第2阱区域进行pn接合；
第2导电类型的第2高浓度区域，形成于所述第2导电性区域的表层部的一部分；以及
源极电极，与所述欧姆电极连接，不与所述第2阱区域进行欧姆连接，与和所述第2高浓度区域进行欧姆连接的第2欧姆电极连接，
使所述沟道外延层在阈值电压以下的栅极电压下作为单极型二极管而动作，将所述单极型二极管的上升电压设计得比包括所述第1阱区域和所述漂移层的pn二极管的动作电压低。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述第1阱区域与所述第2阱区域分离。
10.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述第1阱区域与所述第2阱区域连接，所述第2阱区域在平面方向上从所述源极电极与所述第1阱区域接触的部位远离超过50μm。
11.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置还具备第2导电类型的杂质浓度比所述第2阱区域高的第2导电类型的高浓度区域，该第2导电类型的高浓度区域形成于所述第2阱区域的表层部。
12.根据权利要求9所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置还具备第2导电类型的杂质浓度比所述第2阱区域高的第2导电类型的高浓度区域，该第2导电类型的高浓度区域形成于所述第2阱区域的表层部。
13.根据权利要求10所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置还具备第2导电类型的杂质浓度比所述第2阱区域高的第2导电类型的高浓度区域，该第2导电类型的高浓度区域形成于所述第2阱区域的表层部。
14.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域内所述碳化硅半导体装置具备第1导电类型的第3分离区域，在所述第3分离区域上所述碳化硅半导体装置具备与所述源极电极连接的、与所述第3分离区域进行肖特基连接的第3肖特基电极。
15.根据权利要求9所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域内所述碳化硅半导体装置具备第1导电类型的第3分离区域，在所述第3分离区域上所述碳化硅半导体装置具备与所述源极电极连接的、与所述第3分离区域进行肖特基连接的第3肖特基电极。
16.根据权利要求10所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域内所述碳化硅半导体装置具备第1导电类型的第3分离区域，在所述第3分离区域上所述碳化硅半导体装置具备与所述源极电极连接的、与所述第3分离区域进行肖特基连接的第3肖特基电极。
17.根据权利要求11所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域内所述碳化硅半导体装置具备第1导电类型的第3分离区域，在所述第3分离区域上所述碳化硅半导体装置具备与所述源极电极连接的、与所述第3分离区域进行肖特基连接的第3肖特基电极。
18.根据权利要求11所述的碳化硅半导体装置，其特征在于，
在形成有所述栅极电极的所述栅极绝缘膜之下不形成所述高浓度区域。
19.一种电力变换装置，具备：
主变换电路，具有权利要求1至18中的任意一项所述的碳化硅半导体装置，变换被输入的电力而输出；
驱动电路，将驱动所述碳化硅半导体装置的驱动信号输出到所述碳化硅半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出到所述驱动电路。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110337725B (zh) * 2017-02-24 2022-08-05 三菱电机株式会社 碳化硅半导体装置以及电力变换装置
JP6737401B2 (ja) 2017-12-19 2020-08-05 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2019124378A1 (ja) 2017-12-19 2019-06-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2019124384A1 (ja) 2017-12-19 2019-06-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP7056482B2 (ja) * 2018-09-10 2022-04-19 住友電気工業株式会社 炭化珪素半導体装置
JP7003019B2 (ja) 2018-09-15 2022-01-20 株式会社東芝 半導体装置
WO2021044624A1 (ja) * 2019-09-06 2021-03-11 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP7424782B2 (ja) 2019-09-27 2024-01-30 ローム株式会社 半導体装置
JP7334638B2 (ja) 2020-02-07 2023-08-29 株式会社デンソー 半導体装置
JP7292233B2 (ja) 2020-03-11 2023-06-16 株式会社東芝 半導体装置
DE112020007503T5 (de) 2020-08-11 2023-06-07 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und leistungswandler
JP2022140933A (ja) * 2021-03-15 2022-09-29 株式会社東芝 半導体装置
EP4290579A1 (en) * 2022-06-10 2023-12-13 Nexperia B.V. Semiconductor component and method of manufacturing thereof
WO2024013868A1 (ja) * 2022-07-13 2024-01-18 三菱電機株式会社 半導体装置、および、電力変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102870217A (zh) * 2010-04-06 2013-01-09 三菱电机株式会社 功率用半导体装置及其制造方法
CN104620381A (zh) * 2012-09-06 2015-05-13 三菱电机株式会社 半导体装置
CN105074921A (zh) * 2013-04-03 2015-11-18 三菱电机株式会社 半导体装置
JP2015211159A (ja) * 2014-04-28 2015-11-24 住友電気工業株式会社 炭化珪素半導体装置
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2383789A1 (en) * 2001-04-04 2011-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a conductive field plate layer
JP2003017701A (ja) 2001-07-04 2003-01-17 Denso Corp 半導体装置
JP2006140372A (ja) 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP5528424B2 (ja) * 2009-02-24 2014-06-25 三菱電機株式会社 炭化珪素半導体装置
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP4825900B2 (ja) * 2009-06-30 2011-11-30 トヨタ自動車株式会社 ジャンクションブロックおよび自動車
CN102473723B (zh) 2009-07-15 2014-12-03 三菱电机株式会社 功率用半导体装置及其制造方法
CN102576728B (zh) * 2009-10-14 2015-06-24 三菱电机株式会社 功率用半导体装置
JP5269015B2 (ja) * 2010-09-08 2013-08-21 株式会社東芝 半導体装置及び半導体装置の製造方法
WO2013042406A1 (ja) * 2011-09-21 2013-03-28 三菱電機株式会社 電力用半導体装置
JP2014175412A (ja) 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
JP6361479B2 (ja) 2014-02-07 2018-07-25 株式会社デンソー 電力変換装置
CN106463541B (zh) * 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
JP6021032B2 (ja) * 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
JP6379778B2 (ja) * 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016030998A1 (ja) 2014-08-27 2016-03-03 株式会社日立製作所 電力変換装置、モータ装置および逆変換器モジュール
JP6424524B2 (ja) * 2014-09-08 2018-11-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6611960B2 (ja) * 2016-11-01 2019-11-27 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102870217A (zh) * 2010-04-06 2013-01-09 三菱电机株式会社 功率用半导体装置及其制造方法
CN104620381A (zh) * 2012-09-06 2015-05-13 三菱电机株式会社 半导体装置
CN105074921A (zh) * 2013-04-03 2015-11-18 三菱电机株式会社 半导体装置
JP2015211159A (ja) * 2014-04-28 2015-11-24 住友電気工業株式会社 炭化珪素半導体装置
WO2016170706A1 (ja) * 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法

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