CN102870217A - 功率用半导体装置及其制造方法 - Google Patents

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Abstract

在高速切换的功率用半导体装置中，存在在切换时流过位移电流从而与其流路的电阻互相作用，而发生高电压，由于该电压，栅极绝缘膜那样的薄的绝缘膜发生绝缘破坏，而半导体装置发生破坏的情况。本发明涉及的半导体装置具备：第1导电类型的半导体基板；第1导电类型的漂移层，被形成于所述半导体基板的第1主面；第2导电类型的第2阱区域，被形成为包围漂移层的单元区域；以及源极焊盘，经由贯通第2阱区域上的栅极绝缘膜而设置的第1阱接触孔、贯通第2阱区域上的场绝缘膜而设置的第2阱接触孔、以及源极接触孔，而使第2阱区域彼此和单元区域的源极区域电连接。

Description

功率用半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置等功率用半导体装置。
背景技术
在由专利文献1记载的功率用垂直型金属－氧化膜－半导体场效应型晶体管（Metal Oxide Semiconductor Field Effect Transistor：MOSFET:金属-氧化层-半导体-场效晶体管）和二极管构成的功率用半导体装置中，如该文献的图1以及图2所示，在MOSFET的单元区域的周缘部、即与栅极焊盘部邻接的区域中，至少将二极管配置成一列。这样的各个二极管吸收在MOSFET从ON状态切换为OFF状态时，从该文献的图2所示的P阱以及P基极向漏极侧的N型半导体层内正向偏置时注入的空穴。因此，该文献的上述构造能够防止在MOSFET从正向偏置向逆向偏置切换时，该文献的图3所示的寄生晶体管成为ON。
此处，在该文献的上述构造中，如其图2所示，作为MOSFET的P阱的P基极经由背栅而与源电极电连接。
专利文献1：日本特开平5－198816号公报（图1~图3）
发明内容
以下，根据专利文献1的图2，说明本发明应解决的问题点。
在使专利文献1记载的功率用半导体装置的MOSFET从ON状态切换为OFF状态时，MOSFET的漏极电压、即漏电极的电压急剧上升，根据情况有时达到几百V左右。由于该漏极电压的上升，经由如果成为OFF状态时则在P阱与N-漏极层之间形成的耗尽层电容，在漏电极侧和源电极侧分别发生位移电流。对于该位移电流，如果P阱或者与P阱同样地P型的区域是被设置在N-漏极层中的部位，则不仅在MOSFET的P阱，而且在二极管中也发生。
对于这样发生的位移电流，在漏电极侧发生的电流保持不变地流入漏电极，但在源电极侧发生的电流经由P阱或者P型的区域而流至源电极。
在专利文献1所示那样的功率用半导体装置的情况下，如该以往例子的说明记载那样，源电极和场板电连接，所以例如在图2（C）所示的剖面中，流入栅极焊盘下的P阱内的位移电流在栅极焊盘下的P阱内从MOSFET单元方向流向与场板连接的接触孔，经由场板而流入源电极。
此处，相对于MOSFET单元的P阱和二极管单元的P阱的面积，栅极焊盘下的P阱的面积非常大，所以如果位移电流流入栅极焊盘下的P阱，则在面积大的P阱自身以及接触孔中存在大到某种程度的电阻值的电阻，所以在P阱内发生达到无法忽略的值大小的电压。其结果，在从P阱经由场板而与源电极（通常与地电位连接）电连接的部位（接触孔）起在平面方向距离大的P阱内的位置，将发生比较大的电位。
位移电流越大，该电位越大，且上述漏极电压V相对时间t的变动dV/dt越大，该电位越大。
在具备这样的MOSFET的功率用半导体装置中，在MOSFET的栅极绝缘膜被P阱和栅电极夹着的部位，在紧接使MOSFET从ON状态切换为OFF状态之后栅电极的电压成为0V附近时，如上所述，在P阱中发生高的电压，由于该高电压所致的高电场，栅极绝缘膜有时被破坏。
本发明是为了解决这样的问题而完成的，其目的在于提供一种在具备高速进行切换的MOSFET的功率用半导体装置中能够抑制在进行切换时在栅电极与源电极之间发生绝缘破坏的、可靠性高的功率用半导体装置及其制造方法。
本发明提供一种功率用半导体装置，其特征在于，具备：第1导电类型的半导体基板；第1导电类型的漂移层，被形成于所述半导体基板的第1主面；第2导电类型的第1阱区域，多个所述第2导电类型的第1阱区域被形成于所述漂移层的表层的一部分；第1导电类型的源极区域，被形成于多个所述第1阱区域各自的表层的一部分；第2导电类型的第2阱区域，以包围多个所述第1阱区域的方式与所述第1阱区域想分离地形成；栅极绝缘膜，被形成于多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧；场绝缘膜，被形成于所述第2阱区域之上的与所述第1阱区域侧相反一侧，且膜厚大于所述栅极绝缘膜；栅电极，被形成于所述场绝缘膜上以及所述栅极绝缘膜上；源极焊盘，经由在所述第1阱区域上贯通所述栅极绝缘膜而形成的源极接触孔、以及在所述第2阱区域上贯通所述场绝缘膜而形成的第2阱接触孔，而使所述第1阱区域和所述第2阱区域电连接；栅极焊盘，与所述栅电极电连接；以及漏电极，被设置于所述半导体基板的第2主面。
另外，本分明提供一种功率用半导体装置的制造方法，其特征在于，包括：在第1导电类型的半导体基板的第1主面上形成第1导电类型的漂移层的工序；在所述漂移层的表层的一部分，形成多个第2导电类型的第1阱区域的工序；在所述第1阱区域各自的表层的一部分，形成第1导电类型的源极区域的工序；以包围多个所述第1阱区域的方式与所述第1阱区域隔开距离地形成第2导电类型的第2阱区域的工序；在所述第2阱区域上的与所述第1阱区域侧相反一侧形成场绝缘膜的工序；在多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧，形成膜厚比所述场绝缘膜小的栅极绝缘膜的工序；在所述场绝缘膜上以及所述栅极绝缘膜上形成栅电极的工序；在所述所述第2阱区域上贯通所述栅极绝缘膜而形成第1阱接触孔的工序；贯通所述第2阱区域上的所述场绝缘膜而形成第2阱接触孔的工序；形成经由所述源极接触孔、所述第1阱接触孔、以及所述第2阱接触孔，而使所述第1阱区域和所述第2阱区域电连接的源极焊盘的工序；形成与所述栅电极电连接的栅极焊盘的工序；以及在所述半导体基板的第2主面形成漏电极的工序。
根据本发明的功率用半导体装置，即使在对功率用半导体装置进行了高速驱动的情况下，也不会对栅极绝缘膜施加大的强度的电场而能够防止栅极绝缘膜发生绝缘破坏，能够提供可靠性更高的功率用半导体装置。
附图说明
图1是示意地示出本发明的实施方式1中的功率用半导体装置的平面图。
图2是示意地示出本发明的实施方式1中的功率用半导体装置的平面图。
图3是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面的剖面图。
图4是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面的剖面图。
图5是示意地示出用于说明本发明的实施方式1中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图6是示意地示出用于说明本发明的实施方式1中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图7是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面图。
图8是说明本发明的实施方式1中的功率用半导体装置的等价电路模型的电路图。
图9是示意地示出用于评价本发明的实施方式1中的功率用半导体装置的等价电路模型妥当性的简易元件的平面图以及剖面图。
图10是示出本发明的实施方式1中的功率用半导体装置的等价电路模型评价简易元件的时间响应的图。
图11是示意地示出本发明的实施方式1中的功率用半导体装置的平面图。
图12是示意地示出本发明的实施方式1中的功率用半导体装置的一个方式的平面图。
图13是示意地示出用于说明本发明的实施方式1中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图14是示意地示出本发明的实施方式2中的功率用半导体装置的平面图。
图15是示意地示出用于说明本发明的实施方式2中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图16是示意地示出用于说明本发明的实施方式2中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图17是示意地示出本发明的实施方式3中的功率用半导体装置的一部分的剖面的剖面图。
图18是示意地示出本发明的实施方式3中的功率用半导体装置的一部分的剖面的剖面图。
图19是示意地示出本发明的实施方式3中的功率用半导体装置的平面图。
图20是示意地示出本发明的实施方式3中的功率用半导体装置的一部分的剖面的剖面图。
图21是示意地示出本发明的实施方式3中的功率用半导体装置的一部分的剖面的剖面图。
图22是示意地示出本发明的实施方式4中的功率用半导体装置的平面图。
图23是示意地示出本发明的实施方式4中的功率用半导体装置的一部分的剖面的剖面图。
图24是示意地示出本发明的实施方式4中的功率用半导体装置的一部分的剖面的剖面图。
图25是示意地示出本发明的实施方式5中的功率用半导体装置的一部分的剖面的剖面图。
图26是示意地示出本发明的实施方式5中的功率用半导体装置的一部分的剖面的剖面图。
（符号说明）
10：源极焊盘；11：栅极焊盘；12：栅极布线；13：漏电极；20：半导体基板；21：漂移层；30：栅极绝缘膜；31：场绝缘膜；32：层间绝缘膜；33：栅极绝缘膜场绝缘膜边界；40：JTE区域；41：第1阱区域；42、43：第2阱区域；45：高杂质浓度阱区域；46、47、48：阱接触区域；50：栅电极；61：源极接触孔；62：第1阱接触孔；63：第2阱接触孔；64：栅极接触孔；71：欧姆电极；72：背面欧姆电极；80：源极区域；81：场阻止区域；100：简易元件；101：n型半导体基板；102：n型层；103：p型阱区域；104：p型阱接触；105：层间绝缘膜；106：上部电极；107：接触孔；108：背面电极；109：背面欧姆电极；110：欧姆电极；111：栅极绝缘膜；112：栅电极113：栅极上部电极。
具体实施方式
实施方式1.
在本发明的实施方式1中，作为功率用半导体装置的一个例子，使用以垂直型的n型沟道碳化硅MOSFET为主的结构来说明。另外，在下述各实施方式中，将第1导电类型设为n型、将第2导电类型设为p型而进行说明，但对于半导体的导电类型，也可以相反。
图1是从上面示意地观察了作为本发明的实施方式1的功率用半导体装置的以碳化硅MOSFET为主的功率用半导体装置的平面图。在图1中，在功率用半导体装置的上表面的中央部，设置了源极焊盘10。在从上面观察了源极焊盘10的一侧，设置了栅极焊盘11。另外，以从栅极焊盘11延伸而包围源极焊盘10的方式，设置了栅极布线12。
源极焊盘10与在源极焊盘10的下部设置了多个的MOSFET的器件单元的源电极电连接，栅极焊盘11以及栅极布线12与器件单元的栅电极电连接，将从外部的控制电路供给的栅极电压施加给栅电极。
图2是从上部透视了比图1所示的本实施方式中的功率用半导体装置的源极焊盘10、栅极焊盘11等层更下部的层的平面图。在图2中，在图1所示的源极焊盘10的周围的下部，贯通在源极焊盘10的下部整个面中设置的层间绝缘膜（未图示）以及其下的场绝缘膜（未图示），而形成了被称为第2阱接触孔63的孔。另外，在第2阱接触孔63的内侧，贯通层间绝缘膜（未图示）以及其下的栅极绝缘膜（未图示），而形成了第1阱接触孔62。层间绝缘膜的下部形成的栅极绝缘膜与场绝缘膜的边界（栅极绝缘膜场绝缘膜边界33）处于第1阱接触孔62与第2阱接触孔63之间。在第2阱接触孔63以及第1阱接触孔62的下部的由碳化硅构成的层中，形成了p型碳化硅的第2阱区域42、43。另外，在第2阱区域42、43的外侧，设置了p型的结终端构造（Junction Termination Extension：JTE）区域40。在JTE区域40的更外侧，隔开规定的间隔形成了n型碳化硅的场阻止区域81。
在图2的平面图中，在第2阱接触孔63、第1阱接触孔62以及第2阱区域42、43所包围的内侧，设置了设置有多个上述器件单元的单元区域。在单元区域中，有在层间绝缘膜形成的多个源极接触孔61以及各自的下部的p型碳化硅的第1阱区域41。
另外，在第2阱区域42、43的上部的一部分，隔着栅极绝缘膜或者场绝缘膜，形成了栅电极（未图示），贯通层间绝缘膜而形成了作为使栅极焊盘11、栅极布线12和栅电极电连接的孔的栅极接触孔64。
图3以及图4分别是示意地示出图2的平面图的A－A’部分的剖面、B－B'部分的剖面的本实施方式中的功率用半导体装置的剖面示意图。
在图3以及图4中，在由n型且低电阻的碳化硅构成的半导体基板20的表面上，形成了由n型的碳化硅构成的漂移层21。在图2中说明的与栅极焊盘11以及栅极布线12所设置的区域大致对应的位置的漂移层21的表层部，设置了由p型的碳化硅构成的第2阱区域42、43。
在图3的第2阱区域43的两侧、图4的第2阱区域42的右侧、即B’侧（在图2中被第2阱区域42、43所包围的内侧）的漂移层21的表层部，从第2阱区域42、43隔开至少规定的间隔，设置了多个由p型的碳化硅构成的第1阱区域41。形成了第1阱区域41等的区域对应于在图2中说明的单元区域。
在第1阱区域41各自的表层部，在从第1阱区域41的外周向内部进入了规定的间隔大小的位置，形成了由n型的碳化硅构成的源极区域80。另外，在第1阱区域41的源极区域80所包围的内部的表层部，设置了由碳化硅构成的、低电阻p型的第1阱接触区域46。另外，在第2阱区域42、43的表层部的第1阱接触孔62、第2阱接触孔63的下部，分别设置了由碳化硅构成的、低电阻p型的、第2阱接触区域47、第3阱接触区域48。
在图4的第2阱区域42的左侧（B侧、图2的外侧）的漂移层21的表层部，形成了由碳化硅构成的、p型的JTE区域40。在图4的JTE区域40的更左侧（B侧、图2的外侧），隔开规定的间隔，形成了由碳化硅构成的、n型的场阻止区域81。
与形成有第1阱区域41、第2阱区域42、43、源极区域80、第1阱接触区域46、第2阱接触区域47、第3阱接触区域48以及场阻止区域81的漂移层21之上相接地，形成了由二氧化硅构成的栅极绝缘膜30、或者、由二氧化硅构成的场绝缘膜31。形成了栅极绝缘膜30的部分是作为单元区域的第1阱区域41及其周围的上部、和第2阱区域42的上部的第1阱区域41侧，形成了场绝缘膜31的部分是第2阱区域42的上部的与第1阱区域41侧相反一侧（图3的内侧、图4的左侧、B侧、图2的外侧）。在本实施方式的功率用半导体装置中，作为栅极绝缘膜30与场绝缘膜31的边界的栅极绝缘膜场绝缘膜边界33形成于第2阱区域42、43的上部。
在栅极绝缘膜30以及场绝缘膜31的上部的一部分，与栅极绝缘膜30、场绝缘膜31相接地，形成了栅电极50。栅电极50设置于第1阱区域41的外周之上的栅极绝缘膜30之上等，从栅极绝缘膜30上的部分电连接至场绝缘膜31上的部分。另外，栅电极50在场绝缘膜31上，通过贯通在场绝缘膜31上形成的层间绝缘膜32而形成的栅极接触孔64而与栅极焊盘11或者栅极布线12连接。
在第1阱区域41内的源极区域80以及第1阱接触区域46的上部，设置有贯通层间绝缘膜32以及栅极绝缘膜30而设置的源极接触孔61。另外，在第2阱区域42、43的第2阱接触区域47、48的上部，分别设置了贯通包括层间绝缘膜32的绝缘膜而设置的第1阱接触孔62以及第2阱接触孔63。第1阱接触孔62是贯通层间绝缘膜32以及栅极绝缘膜30而设置的，第2阱接触孔63是贯通层间绝缘膜32以及场绝缘膜31而设置的。
第1阱区域41、第2阱区域42、43在各自间经由欧姆电极71通过源极接触孔61、第1阱接触孔62以及第2阱接触孔63内的源极焊盘10而相互电连接。
另外，在半导体基板20的背面侧，隔着背面欧姆电极72形成了漏电极13。
接下来，使用图5、图6，说明本实施方式的功率用半导体装置的制造方法。图5以及图6是示意地示出用于说明本实施方式的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图，在图5以及图6中，（a）对应于图2的A－A’剖面部，（b）对应于图2的B－B’剖面部的剖面图。
以下，按顺序说明本实施方式的功率用半导体装置的制造方法。
首先，在n型且低电阻的碳化硅的半导体基板20上的表面（第1主面）上，通过化学气相沉积（Chemical Vapor Deposition：CVD）法，外延生长1×1013cm-3~1×1018cm-3的n型的杂质浓度、4~200μm的厚度的由碳化硅构成的漂移层21。在碳化硅的半导体基板20中，第1主面的面方位是（0001）面且具有4H的多型且相对c轴方向倾斜8°以下，但也可以是其他的面方位、多型、倾斜角度，并且，也可以不倾斜。
接下来，如图5所示，在漂移层21的表层的规定的位置，通过离子注入法，形成p型的第1阱区域41、p型的第2阱区域42、43、p型的JTE区域40、n型的源极区域80、n型的场阻止区域81、p型的第1阱接触区域46、p型的第2阱接触区域47以及p型的第3阱接触区域48。作为离子注入的p型杂质，优选为Al（铝）或者B（硼），作为离子注入的n型杂质，优选为N（氮）或者P（磷）。另外，对于离子注入时的半导体基板20的加热，既可以不积极地进行，也可以在200~800℃下进行加热。
第1阱区域41、第2阱区域42、43各自的深度需要设定成不比作为外延生长层的漂移层21的底面深，例如，设为0.3~2μm的范围的值。另外，第1阱区域41、第2阱区域42、43各自的p型杂质浓度被设定为比漂移层21的杂质浓度高、并且在1×1015cm-3~1×1019cm-3的范围内。
对于源极区域80的深度，设定为其底面不超过第1阱区域41的底面，其n型杂质浓度被设定为高于第1阱区域41的p型杂质浓度、并且在1×1017cm-3~1×1021cm-3的范围内。对于场阻止区域81，通过与源极区域80同样的条件形成即可。
但是，也可以只限于漂移层21的最表面附近，为了提高MOSFET的沟道区域中的导电性，使第1阱区域41、第2阱区域42、43各自的p型杂质浓度低于漂移层21的n型杂质浓度。
对于第1阱接触区域46、第2阱接触区域47、第3阱接触区域48，是为了将欧姆电极71夹在中间分别得到第1阱区域41以及第2阱区域42、43与源极焊盘10良好地电连接而设置的，优选设定为比第1阱区域41以及第2阱区域42、43的p型杂质浓度高的杂质浓度。另外，在对这些高浓度的杂质进行离子注入时，优选在对第1阱接触区域46、第2阱接触区域47以及第3阱接触区域48进行了低电阻化之后，将半导体基板20加热至150℃以上来进行离子注入。
接下来，在氩（Ar）气或者氮气等惰性气体气氛中、或者真空中，在1500~2200℃的温度范围内，在0.5~60分钟的范围的时间内，进行退火，而使离子注入了的杂质以电气的方式活性化。在进行该退火时，也可以在用碳膜覆盖了半导体基板20以及其中形成的膜的状态下进行退火。通过用碳膜覆盖来退火，能够防止产生由于退火时的装置内的残留水分、残留氧等而发生的使碳化硅表面皲裂。
接下来，通过对如上所述离子注入了的漂移层21的表面进行牺牲氧化，形成热氧化膜，通过用氢氟酸去除该热氧化膜，从而去除离子注入后的漂移层21的表面变质层而使清洁的面露出。接下来，使用CVD法、光刻技术等，在与上述单元区域大致对应的位置以外的区域中，形成被称为场绝缘膜31的膜厚是0.5~2μm左右的二氧化硅膜。此时，例如，在整个面中形成了场绝缘膜31之后，通过光刻技术、蚀刻等去除与单元区域大致对应的位置的场绝缘膜31即可。
接下来，在以单元区域为中心的区域，使用热氧化法或者沉积法，形成厚度小于场绝缘膜31、例如厚度是场绝缘膜31的1/10左右的由二氧化硅膜构成的栅极绝缘膜30。
作为栅极绝缘膜30的膜厚，是30nm以上300nm以下即可，优选为50nm以上150nm以下。另外，该膜厚值依赖于通过何种程度的栅极电压以及栅极电场驱动MOSFET（切换动作），优选作为栅极电场（对栅极绝缘膜30施加的电场），是3MV/cm以下的大小即可。
接下来，如在图6示出该剖面图那样，在栅极绝缘膜30以及场绝缘膜31之上，使用CVD法、光刻技术等，在规定的部位，形成多晶硅材料的栅电极50。该栅电极50中使用的多晶硅优选包含P、B且是低电阻。P、B既可以在多晶硅的成膜中导入，也可以在成膜之后通过离子注入法等而导入。另外，栅电极50也可以是多晶硅与金属的多层膜、或者、多晶硅与金属硅化物的多层膜。
另外，栅电极50的最外端面也可以配置成在场绝缘膜31上。通过这样设置，能够防止由于干蚀刻处理所致的端面的过蚀刻而在端面露出的栅极绝缘膜30的质量劣化。
接下来，在栅电极50等上，通过CVD法等沉积法形成由二氧化硅膜构成的层间绝缘膜32。接下来，使用光刻技术、干蚀刻技术，去除成为源极接触孔61、第1阱接触孔62、第2阱接触孔63的部位的层间绝缘膜32。
接下来，通过溅射法等形成以Ni为主成分的金属膜，接着进行600~1100℃的温度的热处理，使以Ni为主成分的金属膜和碳化硅层反应，而在碳化硅层与金属膜之间形成硅化物。接下来，通过利用硫酸、硝酸、盐酸中的某一个、或者它们与过氧化氢水的混合液等的湿蚀刻，去除在反应而形成的硅化物以外的层间绝缘膜32上残留的金属膜。
这样在源极接触孔61、第1阱接触孔62、第2阱接触孔63内形成的硅化物成为图3、图4所示的欧姆电极71a、71b、71c，针对源极区域80等n型的碳化硅区域、和第1阱区域41等p型的碳化硅区域这两方进行欧姆连接。
进而，使用光刻技术、干蚀刻技术，去除成为栅极接触孔64的部位的层间绝缘膜32。接下来，通过在半导体基板20的背面（第2主面）形成以Ni为主成分的金属并热处理，在半导体基板20的背侧形成背面欧姆电极72。
之后，在到此为止处理而成的半导体基板20的表面，通过溅射法或者蒸镀法，形成Al等布线金属，通过光刻技术加工为规定的形状，从而形成源极焊盘10、栅极焊盘11以及栅极布线12。进而，通过在基板的背面的背面欧姆电极72的表面上形成金属膜，从而形成漏电极13，在图3、图4中示出了其剖面图的功率用半导体装置完成。
接下来，说明本实施方式的功率用半导体装置的动作。
首先，说明以电气电路的方式观察到本实施方式的功率用半导体装置的结构。在本实施方式的功率用半导体装置中，在通过第1阱接触孔62以及第2阱接触孔63而与源极焊盘10连接的第2导电类型（在本实施方式中p型）的第2阱区域42、43、和经由半导体基板20和背面欧姆电极72与漏电极13连接的第1导电类型（在本实施方式中n型）的漂移层21之间，形成了二极管。另外，能够通过栅极绝缘膜30上的栅电极50的电压来控制在处于第1导电类型的源极区域80与第1导电类型的漂移层21之间的第2导电类型的第1阱区域41中与栅极绝缘膜30相接的区域（沟道区域）的导通，它们构成垂直型的MOSFET。在本实施方式的功率用半导体装置中，构成为MOSFET（在本实施方式中n型MOSFET）的源极和栅极与pn二极管的第2导电类型的电极成为一体，以及MOSFET的漏极与pn二极管的第1导电类型的电极成为一体，在MOSFET的源极与漏极之间并联连接了二极管。
接下来，使用图7来说明动作。图7的（a）、（b）分别是与图3、图4对应的本实施方式的功率用半导体装置的剖面示意图，图中的箭头表示电流的流动。
在本实施方式的功率用半导体装置中，在以使MOSFET从ON状态切换为OFF状态的方式，变化了对MOSFET的栅极（在本实施方式中栅极焊盘11）施加的电压时，MOSFET的漏极（在本实施方式中漏电极13）的电压急剧上升，从大致0V变化至几百V。由此，经由在p型的第1阱区域41、第2阱区域42、43、JTE区域40、与n型的漂移层21之间分别发生的寄生电容，如图7所示，位移电流流入p型、n型这两方的区域。在p型的区域中，如图7的实线箭头所示，从p型的第1阱区域41、第2阱区域42等，经由欧姆电极71，朝向源极焊盘10，流过位移电流。在n型的区域中，如图7的虚线箭头示意性所示，从n型的漂移层21，经由半导体基板20、背面欧姆电极72，朝向漏电极13，流过位移电流。
通过这些位移电流，发生由位移电流流动的区域的电阻值、以及位移电流的值决定的电压，但由于第1阱区域41的面积不大，所以该区域的电阻值也不大，所发生的电压也限于某种程度的值。相对于此，将第2阱区域42、43和与其连接的JTE区域40合起来的p型的区域的面积大，所以流过与面积相应的大电流。另外，存在从第1阱接触孔62、第2阱接触孔63离开距离的第2阱区域42、43以及JTE区域40。这样，在从第2阱区域42、43经由第3阱接触区域48、第2阱接触孔63的欧姆电极71c而直至源极焊盘10流过大的电流值的位移电流时，还包括接触孔附近的连接电阻在内的电流路径的电阻值比较大，所以在电流路径中发生的电压成为大的值。上述漏极电压V相对时间t的变动dV/dt越大，在该电流路径中发生的电压越大。
在本实施方式的功率用半导体装置中，构成为从第2阱区域42、43以及JTE区域40朝向源极焊盘10流动的位移电流的大部分经由贯通膜厚大的场绝缘膜31而形成的第2阱接触孔63流入源极焊盘10，所以在栅极绝缘膜30的下部的第2阱区域42、43中不发生大的电压，而不会对栅极绝缘膜30施加高电场。
因此，即使在使MOSFET成为OFF状态而栅电极50的电压成为大致0V的情况下，也能够防止在栅电极50隔着栅极绝缘膜30而与阱区域相对置的部位使栅极绝缘膜30发生绝缘破坏。另外，即使在高dV/dt条件下动作，也能够减小在栅极绝缘膜30中发生的电场，能够得到可靠性高的功率用半导体装置。
此处，再说明对使用了碳化硅等宽带隙半导体材料的MOSFET进行高速驱动、即通过高dV/dt来驱动。
在作为以往的使用了Si（硅）的单极元件的Si-MOSFET中，作为动作速度，以20V/nsec以上这样的比较高的速度来动作，但如果以1kV左右或者其以上的电压动作，则导通损耗非常大，所以其动作电压限于几10至几100V。因此，在1kV左右或其以上的高电压区域中，专门利用Si－IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）。但是，由于IGBT是双极元件，所以由于少量载流子的影响，难以得到单极元件那样的高速切换特性。即，即使增加dV/dt也无法大幅削减切换损失，所以无需通过高dV/dt进行驱动，最多在几V/nsec左右的动作速度下使用。
相对于此，在使用了碳化硅等宽带隙半导体材料的MOSFET中，即使在1kV以上的高电压区域中，也能够得到低的导通损耗，并且，由于是单极元件，所以能够高速动作，能够通过高速切换而降低切换损失，所以能够进一步降低逆变器动作时的损失。
在这样的1kV以上的高电压区域动作下、例如10V/nsec以上的高速切换这样的以往的不是Si元件的动作环境中，如专利文献1的例子中说明那样的由于切换时的位移电流而在P阱中发生的电压变得更显著。
进而，在使用碳化硅半导体材料形成了这样的MOSFET的情况下，由于在碳化硅的带隙内不存在充分浅的具有p型的杂质等级的元素，所以得不到室温附近电阻率低的p型碳化硅，并且，该p型碳化硅与金属的连接电阻也变高。因此，在使用碳化硅来构成了MOSFET功率用半导体装置的情况下，特别由p型碳化硅构成的P阱以及其与金属的连接电阻的值变大，由于位移电流而发生的电压也变大。
根据这样的理由，在以dV/dt驱动使用了宽带隙半导体材料、尤其是碳化硅的MOSFET功率用半导体装置的情况下，由于切换时的位移电流而发生的电压也变得格外大。
相对于此，根据由宽带隙半导体材料构成的本实施方式的功率用半导体装置，即使在10V/nsec等高dV/dt条件下动作，也能够将对作为栅极绝缘膜30的二氧化硅膜施加的电场减小至3MV/cm以下左右，能够得到可靠性高的功率用半导体装置。
接下来，为了确认本发明的效果，进行用等价电路对半导体装置进行模型化，使用该模型，求出在栅极绝缘膜中发生的电场的数值仿真。作为模型，使用了表示包括第1阱区域41、第2阱区域42、43等阱区域的区域的4种等价电路。
对于4种等价电路，相对与半导体基板20的第1主面平行且相互正交的x方向、y方向，从上面观察，使由x方向、y方向的微小长Δx、Δy的2边所包围的构造以其中心来进行代表。
图8是与阱区域的各部分对应的等价电路，图8（a）是阱区域中的形成了源极焊盘10以及欧姆电极71的区域的微小平面的等价电路，图8（b）是阱区域中的在阱区域上隔着栅极绝缘膜30形成了栅电极50的区域的微小平面的等价电路，图8（c）是阱区域中的在阱区域上隔着场绝缘膜31形成了栅电极50的区域的微小平面的等价电路，图8（d）是阱区域中的在阱区域上没有源极焊盘10以及栅电极50的区域的微小平面的等价电路。
在图8中，能够通过下述式（1）、式（2），求出针对x方向、y方向的阱区域的电阻分量ΔRSHx、ΔRSHy。此处，RSH表示阱区域的薄层电阻。另外，图8记载的VD表示漏电极的电压（漏极电压）。
Δ R SHx = R SH Δx Δy - - - ( 1 )
Δ R SHy = R SH Δy Δx - - - ( 2 )
图8（a）的ΔCD表示由Δx和Δy决定的微小平面每个的、通过第1导电类型的漂移层和第2导电类型的阱区域的接合而形成的pn结的耗尽层电容，能够通过下述式（3）求出。
ΔCD＝CDΔxΔy    (3)
此处，CD表示每单位面积的耗尽层电容，能够根据第1导电类型的载流子浓度、第2导电类型的载流子浓度等通过接下来的式（4）求出。
C D = 2 q ϵ 0 ϵ r ( 1 N A + 1 N D ) - 1 ( V d - V ) - 1 - - - ( 4 )
其中，q是元电荷、ε0是真空的介电常数、εr是碳化硅的相对介电常数、ND是第1导电类型区域的载流子浓度、NA是第2导电类型区域的载流子浓度、Vd是pn结的扩散电位、V是对pn结施加的电压。
另外，图8（a）记载的ΔRc表示每个由Δx和Δy决定的微小平面的、阱区域与源电极之间的接触电阻，能够通过下述式（5）求出。
Δ R C = ρ C ΔxΔy - - - ( 5 )
此处，ρC表示阱区域与源电极之间的固有接触电阻。
图8（b）记载的ΔCOX表示由阱区域、栅极绝缘膜30、栅电极50构成的、由Δx和Δy决定的微小平面每个的栅极绝缘膜电容，能够通过下述式（6）求出。
Δ C OX = ϵ O ϵ OX ΔxΔy d OX - - - ( 6 )
此处，εOX表示栅极绝缘膜30的相对介电常数，dox表示栅极绝缘膜30的膜厚。
图8（c）记载的ΔCFL表示由阱区域、场绝缘膜31、栅电极50构成的、由Δx和Δy决定的微小平面每个的场绝缘膜电容，能够通过下述式（7）求出。
Δ C FL = ϵ O ϵ FL ΔxΔy d FL - - - ( 7 )
εFL表示场绝缘膜31的相对介电常数，dFL表示场绝缘膜31的膜厚。
接下来，为了评价图8所示的等价电路模型的妥当性，制作图9所示的简易元件100，比较了该元件的瞬态响应特性的实测值与计算值（利用模型的仿真）。
图9是简易元件100的平面图以及剖面图，在图9中，（a）是简易元件100的平面图，（b）是其剖面图。如图9所示，在简易元件100中，在碳化硅的n型半导体基板101上，外延生长碳化硅的n型层102，在n型层102的表层的中央部，形成了从上部观察为圆形的p型阱区域103。在p型阱区域103的表层的中央部，形成了圆形的p型阱接触104，在n型层102以及p型阱区域103上，从下依次形成了由二氧化硅构成的栅极绝缘膜111、层间绝缘膜105。在栅极绝缘膜111上的与p型阱区域103相对置的部位，形成了圆环状的栅电极112。在p型阱接触104上，形成了贯通栅极绝缘膜111以及层间绝缘膜105的接触孔107，并在其内部从p型阱接触104侧依次形成了欧姆电极110、上部电极106。在栅电极112的上部，经由贯通层间绝缘膜105的接触孔而形成了栅极上部电极113。在n型半导体基板101的背面侧，隔着背面欧姆电极109形成了背面电极108（漏电极）。
如果将该简易元件100的上部电极106设为0V，而对简易元件100的背面电极108施加从0V增加到几百V的上升电压，则在p型阱区域103以及n型层102中发生用于对在p型阱区域103与n型层102之间形成的pn结电容进行充电的充电电流（位移电流），该充电电流（位移电流）通过p型区域103、p型阱接触104流向上部电极106，从而p型阱区域103的电位发生变化。
图10是示出在使图9所示的简易元件100的上部电极106和栅极上部电极113的电位成为0V的状态下，对背面电极108施加了在0.3μsec的期间从0V变化为100V的上升电压的情况下，从p型阱区域103向上部电极106流动的电流的时间依存性的实测值和计算值的图。在图10中，实线是实测值，虚线是计算值，横轴t是时间，纵轴I是电流值。
通过将图9的简易元件100视为组合了图8的（a）~（d）的等价电路模型的电路，并合计对VD施加了在0.3μsec内从0V变化为100V的上升电压时各ΔRc中流动的电流，求出图10的计算值。另外，对于ΔCOX、RSH、ρC等值，使用通过专用评价元件测定并求出的值等。
如果比较图10的实测值（实线）与计算值（虚线）的结果，则可知两者良好地一致。由此，能够确认图8所示的等价电路模型是妥当的。
接下来，使用图8的（a）~（d）所示的等价电路模型，计算将图3、图4所示的本发明的实施方式1的构造、和未使用本发明的构造、即从图3、图4的构造去除了阱接触区域48和欧姆电极71c的构造置换为等价电路，并使两者的漏电极13的电压在30V/nsec内从ON状态转移到OFF状态的情况下的栅极绝缘膜30中发生的电场强度。例如，在本实施方式的构造的图3的剖面图部分中，针对图11的剖面图的a，b、c、d的区域，应用了图8的（a）、（b）、（c）、（d）的等价电路模型。
计算的结果，在未使用本发明的构造中，作为在栅极绝缘膜30中发生的电场，计算出高至16MV/cm的电场强度，相对于此，在本发明的实施方式1的构造中，得到在栅极绝缘膜30中发生的电场强度急剧减小至1.4MV/cm的结果。由此，在实际的垂直型MOSFET构造中，也定量地示出本发明的有效性。
这样，根据本发明的本实施方式的构造，在第2阱区域42、43上的与栅极绝缘膜场绝缘膜边界33相比在与第1阱区域41相反一侧，即贯通场绝缘膜31，形成从第2阱区域42、43向源极焊盘10的连接部位，从而即使在高速关断了的情况下，也能够在栅极绝缘膜30附近降低由于位移电流而发生的电压，能够减小对栅极绝缘膜30施加的电场强度。另外，能够防止面积大的第2阱区域42、43等阱区域的上部的绝缘膜绝缘发生破坏。
因此，根据本发明的本实施方式的功率用半导体装置，即使在高速进行切换的情况下，也不会发生栅极绝缘膜30的绝缘不良，能够得到高可靠性的半导体装置。
另外，在本实施方式的功率用半导体装置中，示出了如图1所示，以包围源极焊盘10的方式配置了栅极焊盘11以及栅极布线12的例子，但栅极焊盘11、源极焊盘10等的配置也可以是与该配置不同的配置。例如，也可以如图12所示，与活性区域相互不同地配置线宽比栅极焊盘11细的1根以上的栅极布线12。即使是在图12所示那样的栅极焊盘11、源极焊盘10的配置的情况，通过在栅极绝缘膜场绝缘膜边界33的场绝缘膜31侧，即贯通场绝缘膜31，形成从第2阱区域42、43向源极焊盘10的连接部位，从而即使在高速进行切换了的情况下，也不会发生栅极绝缘膜30的绝缘不良，能够得到高可靠性的半导体装置。
这样，栅极焊盘11的位置、个数以及源极焊盘10的形状等也能有各种各样的情况，但不会对本实施方式的功率用半导装置的效果造成任何影响。另外，对于第2阱区域42、43，处于第1阱接触孔62、第2阱接触孔63各自的下部的部分也可以并非一体而分离地设置。
另外，在本实施方式的功率用半导体装置的制造方法中，如图13中示出其制造工序的过程中的功率用半导体装置的剖面示意图那样，与形成栅极绝缘膜30的单元区域同样地预先对形成第2阱接触孔63的部位的场绝缘膜31进行蚀刻即可。图13是在图5所示的工序之后形成场绝缘膜31并在对成为第2阱接触孔63的部位进行了蚀刻之后形成了栅极绝缘膜30的阶段的剖面示意图，对应于图6所示的阶段。
通过还预先去除第2阱区域42、43上的场绝缘膜31中的成为第2阱接触孔63的位置的场绝缘膜31，例如能够在与源极接触孔61的形成相同的条件下同时进行第2阱接触孔63的形成，相比于制造未形成作为本发明的特征的第2阱接触孔63的以往的功率用半导体装置的情况，无需增加制造工序而能够制造本实施方式的功率用半导体装置。
另外，在本实施方式的功率用半导体装置中，说明了为了降低欧姆电极71与第1阱区域41、第2阱区域42、43各个之间的连接电阻，设置了第1阱接触区域46、第2阱接触区域47、第3阱接触区域48的例子，但这些阱接触区域并非必须的，即使没有也可以。即，如果将形成欧姆电极71的金属变更为适合于p型碳化硅的材料等而得到连接电阻充分低的接触电阻，则无需形成这些阱接触区域46~48。另外，对于场阻止区域81，同样地也并非必须的，即使没有也可以。
进而，在本实施方式的功率用半导体装置的制造方法的说明中，源极接触孔61、第1阱接触孔62、第2阱接触孔63的形成和栅极接触孔64的形成是独立地进行的，但也可以同时进行源极接触孔61、第1阱接触孔62、第2阱接触孔63的形成和栅极接触孔64的形成。通过同时进行源极接触孔61、第1阱接触孔62、第2阱接触孔63的形成和栅极接触孔64的形成，能够削减工序且削减制造时的成本。此时，通过选择各结构的材料，有时在栅极接触孔64的底面的栅电极50表面形成硅化物。
另外，在本实施方式的功率用半导体装置的制造方法的说明中，形成表面侧的欧姆电极71的热处理、和形成背面侧的背面欧姆电极72的热处理是独立进行的，但也可以在对表面侧和背面侧这两方形成了以Ni为主成分的金属之后进行热处理，同时形成表面侧的欧姆电极71和背面侧的背面欧姆电极72。即使这样作，也能够削减工序且削减制造时的成本。另外，欧姆电极71a、71b、71c既可以全部由同一金属间化合物构成，也可以由分别适合的不同的金属间化合物构成。特别，对于欧姆电极71a，针对源极区域80也需要低电阻地欧姆连接，可以使用与其他欧姆电极不同的金属间化合物。另外，欧姆电极71、背面欧姆电极72在本发明中并非必须的，即使没有欧姆电极71、背面欧姆电极72，只要得到低电阻的欧姆连接即可。
另外，在形成表面侧的欧姆电极71时，也可以在去除了层间绝缘膜32上残留的金属之后，进行再退火。通过再退火，能够得到进一步低电阻的欧姆连接。
进而，在功率用半导体装置中，存在在功率用半导体装置的一部分形成温度传感器用的电极以及电流传感器用的电极的情况，但也可以在本实施方式中的功率用半导体装置形成这些电极。有无温度传感器用的电极、电流传感器用的电极对本实施方式的功率用半导装置的效果没有任何影响。
另外，虽然未进行图示说明，但也可以残留能够与外部的控制电路连接那样的开口而用氮化硅膜、聚酰亚胺等的保护膜覆盖功率用半导体装置的上部表面的源极焊盘10、栅极焊盘11、栅极布线12。
进而，在本实施方式的功率用半导体装置中，说明了作为栅电极50的材料使用了添加杂质的多晶硅的例子，但由于添加杂质的多晶硅的电阻并非充分低，所以远离与栅极焊盘11的连接位置的部位的栅电极50的电位有时在与栅极焊盘11、栅极布线12的电位之间产生时间上的偏移。根据由在与栅电极50的电阻等电阻分量以及源极焊盘10等之间形成的寄生电容决定的时间常数，决定该时间上的偏移。在本实施方式中，对外周部的栅电极50并联地设置了低电阻的栅极布线12，所以抑制发生上述那样的时间性的偏移。
另外，在本实施方式的功率用半导体装置中，图示说明了第1阱区域41、第2阱区域42、43各自的p型杂质浓度以及深度相同的例子，但这些区域的杂质浓度以及深度不是必须相同，可以是分别不同的值。
进而，对于单元区域内的器件单元的配置方法，不必须是格子状地排列了正方形的器件单元的图2所示的结构，例如也可以相互错开地配置邻接的列的器件单元。另外，器件单元的形状不是必须是正方形，也可以是长方形、六角形、三角形等。
另外，在本实施方式的功率用半导体装置中，说明了阱接触区域单独地位于接触孔的下部的例子，但也可以在剖面纵深方向上连续地形成第1阱接触区域62、第2阱接触区域63。
进而，在本实施方式的功率用半导体装置中，在比作为最外周的阱的阱接触孔的第2阱接触孔63外侧配置了栅极布线12，所以无需在栅极布线12的外侧形成场板，能够缩小功率用半导体装置的大小，能够降低功率用半导体装置的成本。
实施方式2.
图14是从上面透视了本发明的实施方式2的功率用半导体装置的平面图。另外，图15是图14的C-C’剖面的剖面图，图16是图14的D-D’剖面的剖面图。
在本实施方式的功率用半导体装置中，从实施方式1的功率用半导体装置去除了第1阱接触孔62以及第2欧姆电极71b。对于其他部分，与实施方式1中说明的部分相同，所以省略说明。
在本实施方式的功率用半导体装置中，在使功率用半导体装置从ON状态切换为OFF状态时，第2阱区域42、43中发生的位移电流的大部分经由贯通在形成了栅极绝缘膜30的区域的与第1阱区域41侧相反一侧设置的场绝缘膜31的第2阱接触孔63而流入源极焊盘10。
因此，即使在使本实施方式的功率用半导体装置高速切换了的情况下，也不会对栅极绝缘膜30施加高电场。另外，无需设置第1阱接触孔62，而能够通过更简易的结构，得到可靠性高的功率用半导体装置。
这样，根据本实施方式的功率用半导体装置，通过删除实施方式1的第2阱区域43中设置的第1阱接触孔62、第2阱接触区域47、以及第2欧姆电极71b，能够缩小功率用半导体装置的剖面横向尺寸，能够使功率用半导体装置小型化。
另外，为了防止对栅极绝缘膜30施加高电场，对于第2阱区域42、43的向栅极绝缘膜30侧的突出长度，优选即便大但仍从第2阱接触孔63起10~20μm左右以下，优选即便最大但仍为100μm以下。
实施方式3.
图17以及图18是为了减小实施方式1的功率用半导体装置的第2阱区域42、43的剖面横向的电阻而在实施方式1的功率用半导体装置的第2阱区域42、43的表层部中设置了高浓度地添加了第2导电类型的杂质的高杂质浓度阱区域45的、本实施方式的功率用半导体装置的剖面示意图。对于其他部分，与实施方式1中说明的部分相同，所以省略详细的说明。图19示出本实施方式的功率用半导体装置的上面图。图17、图18分别相当于图19的E-E’剖面的剖面图、F-F’剖面的剖面图。
此处，对于高杂质浓度阱区域45的杂质浓度，在通过专用的光刻工序设定适合于高杂质浓度阱区域45的杂质浓度的情况下，设定为比第2阱区域42、43的杂质浓度高的、例如1×1020cm-3左右即可，但至多优选为1×1021cm-3左右。
另外，如在图20以及图21示出其剖面图那样，在通过离子注入法形成实施方式1的功率用半导体装置的第1~第3阱接触区域46、47、48时，通过将第2阱接触区域47以及第3阱接触区域48的离子注入掩模图案变更为与第2阱区域42、43相同的图案，无需增加光刻工序，而能够降低第2阱区域42、43的剖面横向的电阻。
根据本实施方式的功率用半导体装置，在第2阱区域42、43的表层部设置了高杂质浓度阱区域45，所以能够降低在从ON状态切换为OFF状态时，第2阱区域42、43中发生的电流所致的电压，并且，位移电流的大部分经由贯通场绝缘膜31而设置的第2阱接触孔63流入源极焊盘10。因此，即使在高速切换了的情况下，也能够抑制不仅对栅极绝缘膜30而且还对场绝缘膜31施加高电场的情况，能够得到可靠性高的功率用半导体装置。
实施方式4.
图22是从上面透视观察了本实施方式的功率用半导体装置的平面图。另外，图23以及图24分别是示意地示出图22的平面图的G－G’部分的剖面、H－H’部分的剖面的本实施方式中的功率用半导体装置的剖面示意图。
在本实施方式的功率用半导体装置中，在实施方式1的功率用半导体装置的第2阱区域42、43中的、设置了栅电极50、栅极焊盘11、栅极布线12等的区域中，仅在除了形成有栅极氧化膜30的区域的下部以外的部分，设置了高浓度地添加了第2导电类型的杂质的高杂质浓度阱区域45。对于其他部分，与实施方式1中说明的部分相同，所以省略详细的说明。
在本实施方式的功率用半导体装置中，在第2阱区域42、43中的、设置了栅电极50、栅极焊盘11、栅极布线12等的区域中，在除了形成有栅极氧化膜30的区域的下部以外的部分，设置了高浓度地添加了第2导电类型的杂质的高杂质浓度阱区域45，所以能够比实施方式1的功率用半导体装置降低第2阱区域42、43的剖面横向的电阻值，能够降低由于切换时的位移电流而发生的电压。另外，如果与实施方式3的功率用半导体装置比较，则能够避免在高浓度地添加了杂质的碳化硅层之上形成栅极绝缘膜30的情况，能够提高栅极绝缘膜30的绝缘性的可靠性。
特别，在通过热氧化法形成了栅极绝缘膜30的情况下，存在对通过离子注入法高浓度地添加了杂质的碳化硅层进行热氧化而形成的栅极绝缘膜30的绝缘可靠性降低的情况。因此，通过采用本实施方式的构造，能够得到可靠性更高的功率用半导体装置。
另外，高杂质浓度阱区域45的杂质浓度优选为3×1018cm-3以上1×1021cm-3以下的范围。另外，通过与形成第1~第3阱接触区域46、47、48时的光刻工序同时形成高杂质浓度阱区域45，无需增加工序，而能够形成高杂质浓度阱区域45。
实施方式5.
图25以及图26是示意地示出本实施方式的功率用半导体装置的剖面的剖面示意图，分别对应于实施方式2的图14的平面图的C－C’部分的剖面、D－D’部分的剖面。
在本实施方式的功率用半导体装置中，在实施方式2的功率用半导体装置的第2阱区域42、43中的、设置了栅电极50、栅极焊盘11、栅极布线12等的区域中，仅在除了形成有栅极氧化膜30的区域的下部以外的部分，设置了高浓度地添加了第2导电类型的杂质的高杂质浓度阱区域45。对于其他部分，与实施方式2中说明的部分相同，所以省略详细的说明。
根据本实施方式的功率用半导体装置，在第2阱区域42、43中的、设置了栅电极50、栅极焊盘11、栅极布线12等的区域中，在除了形成了栅极氧化膜30的区域的下部以外的部分，设置了高杂质浓度阱区域45，所以相比于比实施方式2的功率用半导体装置，能够避免在高浓度地添加了杂质的碳化硅层之上形成栅极绝缘膜30，能够提高栅极绝缘膜30的绝缘性的可靠性。
在本实施方式的功率用半导体装置中，高杂质浓度阱区域45的杂质浓度优选为3×1018cm-3以上1×1021cm-3以下的范围。另外，通过与形成第1阱接触区域46、第2阱接触区域47、第3阱接触区域48时的光刻工序同时形成高杂质浓度阱区域45，无需增加工序，而能够形成高杂质浓度阱区域45。
另外，在上述实施方式1~5中，公开了单元区域中形成的半导体元件是垂直型的MOSFET的情况，但即使通过例如在图3的半导体基板20与背面侧的背面欧姆电极72之间设置第2导电类型的集电极层来构成具有IGBT的单元区域的半导体元件，对具有IGBT的单元区域的半导体元件也同样地起到上述本发明的效果。因此，本发明的效力涉及的范围是具有MOSFET或者IGBT等MOS构造的作为开关元件的半导体元件。另外，在半导体元件是IGBT的情况下，MOSFET的漏极（电极）相当于集电极（电极），MOSFET的源极（电极）相当于发射极（电极）。
另外，即使在与半导体基板20表面垂直地形成沟道区域的沟槽型MOSFET中，通过在比场绝缘膜31的端部和栅极绝缘膜30的连接部更接近栅极焊盘11或者栅极布线12的一侧形成从第2阱区域42、43向源极焊盘10的连接部位，即使在以高速关断了的情况下，也能够降低在栅极绝缘膜30附近由于位移电流而发生的电压，能够得到可靠性高的功率用半导体装置。
进而，只要具备上述实施方式1~5中示出的功率用半导体装置的构造，本发明的效果不依赖于其制造方法，即使在使用实施方式1~5中说明的制造方法以外的制造方法制造的功率用半导体装置构造中，也能够得到可靠性高的功率用半导体装置构造。
另外，在上述实施方式1~5中，说明了主要由碳化硅材料构成的功率用半导体装置的例子，但本发明不限于由碳化硅构成的功率用半导体装置，即使是由氮化镓等宽带隙半导体材料、砷化镓材料、Si材料等其他半导体材料构成的功率用半导体装置，也起到同样的效果。
另外，在实施方式1~5中说明为垂直型MOSFET的功率用半导体装置的栅极绝缘膜30无需一定是按照MOS名字那样的二氧化硅等氧化膜，而也可以是氮化硅膜、氧化铝膜等绝缘膜。
进而，在本发明中，除了将具有实施方式1~5中记载的MOSFET构造的半导体元件自身狭义上定义为“半导体装置”以外，例如还能够将具有该MOSFET构造的半导体元件、针对该半导体元件逆并联连接的续流二极管、以及与生成并施加该半导体元件的栅极电压的控制电路等一起搭载于引线框架而密封的逆变器模块那样的、嵌入了半导体元件的动力模块自身也广义上定义为“半导体装置”。

Claims (9)

1.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板；
第1导电类型的漂移层，被形成于所述半导体基板的第1主面；
第2导电类型的第1阱区域，多个所述第2导电类型的第1阱区域被形成于所述漂移层的表层的一部分；
第1导电类型的源极区域，被形成于多个所述第1阱区域各自的表层的一部分；
第2导电类型的第2阱区域，以包围多个所述第1阱区域的方式与所述第1阱区域隔开距离地形成；
栅极绝缘膜，被形成于多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧；
场绝缘膜，被形成于所述第2阱区域之上的与所述第1阱区域侧相反一侧，且膜厚大于所述栅极绝缘膜；
栅电极，被形成于所述场绝缘膜上以及所述栅极绝缘膜上；
源极焊盘，经由在所述第1阱区域上贯通所述栅极绝缘膜而形成的源极接触孔、在所述第2阱区域上贯通所述栅极绝缘膜而形成的第1阱接触孔、以及在所述第2阱区域上贯通所述场绝缘膜而形成的第2阱接触孔，而使所述第1阱区域和所述第2阱区域电连接；
栅极焊盘，与所述栅电极电连接；以及
漏电极，被设置于所述半导体基板的第2主面。
2.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板；
第1导电类型的漂移层，被形成于所述半导体基板的第1主面；
第2导电类型的第1阱区域，多个所述第2导电类型的第1阱区域被形成于所述漂移层的表层的一部分；
第1导电类型的源极区域，被形成于多个所述第1阱区域各自的表层的一部分；
第2导电类型的第2阱区域，以包围多个所述第1阱区域的方式与所述第1阱区域隔开距离地形成；
栅极绝缘膜，被形成于多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧；
场绝缘膜，被形成于所述第2阱区域之上的与所述第1阱区域侧相反一侧，且膜厚大于所述栅极绝缘膜；
栅电极，被形成于所述场绝缘膜上以及所述栅极绝缘膜上；
源极焊盘，经由在所述第1阱区域上贯通所述栅极绝缘膜而形成的源极接触孔、以及在所述第2阱区域上贯通所述场绝缘膜而形成的第2阱接触孔，而使所述第1阱区域和所述第2阱区域电连接；
栅极焊盘，与所述栅电极电连接；以及
漏电极，被设置于所述半导体基板的第2主面。
3.根据权利要求1或者2所述的功率用半导体装置，其特征在于，
半导体基板是碳化硅半导体基板，漂移层由碳化硅材料构成。
4.根据权利要求1或者2所述的功率用半导体装置，其特征在于，
在第2阱区域的表层具备高浓度注入区域，该高浓度注入区域具有比所述第2阱区域的杂质浓度高的第2导电类型的杂质。
5.根据权利要求2所述的功率用半导体装置，其特征在于，
从第2阱区域的第2阱接触孔向栅极绝缘膜侧的突出长度是100μm以下。
6.根据权利要求1或者2所述的功率用半导体装置，其特征在于，
在漏电极的电压的切换速度以10V/nsec以上的速度关断时，在被夹在第2阱区域与栅电极之间的栅极绝缘膜中感应的电场是3MV/cm以下。
7.一种功率用半导体装置的制造方法，其特征在于，包括：
在第1导电类型的半导体基板的第1主面上形成第1导电类型的漂移层的工序；
在所述漂移层的表层的一部分，形成多个第2导电类型的第1阱区域的工序；
在所述第1阱区域各自的表层的一部分，形成第1导电类型的源极区域的工序；
以包围多个所述第1阱区域的方式与所述第1阱区域隔开距离地形成第2导电类型的第2阱区域的工序；
在所述第2阱区域上的与所述第1阱区域侧相反一侧形成场绝缘膜的工序；
在多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧，形成膜厚比所述场绝缘膜小的栅极绝缘膜的工序；
在所述场绝缘膜上以及所述栅极绝缘膜上形成栅电极的工序；
贯通所述第1阱区域上的所述栅极绝缘膜而形成源极接触孔的工序；
贯通所述第2阱区域上的所述栅极绝缘膜而形成第1阱接触孔的工序；
贯通所述第2阱区域上的所述场绝缘膜而形成第2阱接触孔的工序；
形成经由所述源极接触孔、所述第1阱接触孔、以及所述第2阱接触孔，而使所述第1阱区域和所述第2阱区域电连接的源极焊盘的工序；
形成与所述栅电极电连接的栅极焊盘的工序；以及
在所述半导体基板的第2主面形成漏电极的工序。
8.一种功率用半导体装置的制造方法，其特征在于，包括：
在第1导电类型的半导体基板的第1主面上形成第1导电类型的漂移层的工序；
在所述漂移层的表层的一部分，形成多个第2导电类型的第1阱区域的工序；
在所述第1阱区域各自的表层的一部分，形成第1导电类型的源极区域的工序；
以包围多个所述第1阱区域的方式与所述第1阱区域隔开距离地形成第2导电类型的第2阱区域的工序；
在所述第2阱区域上的与所述第1阱区域侧相反一侧形成场绝缘膜的工序；
在多个所述第1阱区域和所述源极区域之上以及所述第2阱区域上的所述第1阱区域侧，形成膜厚小于所述场绝缘膜的栅极绝缘膜的工序；
在所述场绝缘膜上以及所述栅极绝缘膜上形成栅电极的工序；
贯通所述第1阱区域上的所述栅极绝缘膜而形成源极接触孔的工序；
贯通所述第2阱区域上的所述场绝缘膜而形成第2阱接触孔的工序；
形成经由所述源极接触孔、以及所述第2阱接触孔而使所述第1阱区域和所述第2阱区域电连接的源极焊盘的工序；
形成与所述栅电极电连接的栅极焊盘的工序；以及
在所述半导体基板的第2主面形成漏电极的工序。
9.根据权利要求7或者8所述的功率用半导体装置的制造方法，其特征在于，
形成场绝缘膜的工序是部分地形成所述场绝缘膜的工序、或者在整个面形成了所述场绝缘膜之后部分地去除所述场绝缘膜的工序，在形成第2阱接触孔的位置不残留所述场绝缘膜。
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