CN102576728B - 功率用半导体装置 - Google Patents

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Abstract

在高速开关的功率用半导体装置中，在开关时流过移位电流，从而与其流路的电阻相互作用而产生高电压，由于该电压，栅极绝缘膜那样的薄的绝缘膜有时被绝缘破坏，而半导体装置被破坏。在本发明的半导体装置中，将在功率用半导体装置的外周部配置的p型的阱区域分离为内侧和外侧这2个，在外侧的阱区域上，直至该阱区域的内周的内侧，设置膜厚大于栅极绝缘膜的场氧化膜，所以能够防止由于在开关时流过移位电流所致的电压而使栅极绝缘膜绝缘破坏。

Description

功率用半导体装置
技术领域
本发明涉及碳化硅半导体装置等功率用半导体装置。
背景技术
在专利文献1记载的由功率用纵型金属-氧化膜-半导体场效应型晶体管(Metal Oxide Semiconductor Field Effect Transistor：MOSFET，金属氧化物半导体场效应晶体管)和二极管构成的功率用半导体装置中，如该文献的图1以及图2所示，在MOSFET的单元区域的周缘部、即与栅极焊盘部邻接的区域中，至少配置了一列的二极管。这样的各个二极管在MOSFET从ON(导通)状态切换为OFF(断开)状态时，吸收从该文献的图2所示的P阱以及P衬底向漏极侧的N型半导体层内在正向偏置时注入的空穴。因此，该文献的上述构造能够防止在MOSFET从正向偏置切换为逆向偏置时，该文献的图3所示的寄生晶体管成为ON。
此处，在该文献的上述构造中，如该图2所示，作为MOSFET的P阱的P衬底经由背栅而与源电极电连接。
专利文献1：日本特开平5-198816号公报(图1～图3)
发明内容
以下，根据专利文献1的图2，说明本发明应解决的问题。
在使专利文献1记载的功率用半导体装置的MOSFET从ON状态切换为OFF状态时，MOSFET的漏极电压、即漏电极的电压急剧上升，而有时达到几百V左右。通过该漏极电压的上升，如果成为OFF状态时，则经由在P阱与N-漏极层之间形成的耗尽层电容，在漏电极侧和源电极侧分别产生移位电流。只要是P阱或者与P阱同样地在N-漏极层中设置了P型的区域的部位，则不仅是在MOSFET的P阱而且在二极管中也产生该移位电流。
对于这样产生的移位电流，在漏电极侧产生的电流原样地流入漏电极，但在源电极侧产生的电流经由P阱或者P型的区域而流至源电极。
在专利文献1所示那样的功率用半导体装置的情况下，如该以往例的说明中记载的那样，源电极和场板电连接，所以例如在图2(C)所示的剖面中，流入到栅极焊盘下的P阱内的移位电流在栅极焊盘下的P阱内从MOSFET单元方向流向与场板连接的接触孔，经由场板流入源电极。
此处，相对于MOSFET单元的P阱和二极管单元的P阱的面积，栅极焊盘下的P阱的面积非常大，所以如果移位电流流入到栅极焊盘下的P阱，则由于在面积大的P阱自身以及接触孔中具有大到某种程度的电阻值的电阻，所以在P阱内产生无法忽略的值的电压。其结果，在从P阱经由场板而与源电极(通常与地电位连接)电连接的部位(接触孔)起在平面方向的距离大的P阱内的位置，产生比较大的电位。
移位电流越大，该电位越大，上述漏极电压V相对时间t的变动dV/dt越大，该电位越大。
此处，重新说明对碳化硅MOSFET进行高速驱动、即以高dV/dt进行驱动的情况。
在作为以往的使用了Si(硅)的单极元件的Si-MOSFET中，作为动作速度，以20V/nsec以上这样的比较高的速度动作，但如果从1kV前后以其以上的高电压动作，则导通损失变得非常大，所以其动作电压限定于几10至几100V。因此，从1kV前后在其以上的高电压区域中，仅利用Si-IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。但是，由于IGBT是双极元件，所以由于少数载流子的影响，而难以得到单极元件那样的高速开关特性。即，即使使dV/dt增加，也无法大幅减少开关损失，所以无需以高dV/dt驱动，最多以几V/nsec左右的动作速度使用。
相对于此，在使用了碳化硅的MOSFET中，即使在1kV以上的高电压区域中也能够得到低的导通损失，并且，由于是单极元件，所以能够进行高速动作，能够通过高速开关降低开关损失，所以能够进一步降低逆变器动作时的损失。
在这样的1kV以上的高电压区域动作中例如10V/nsec以上的高速开关这样的、以往的Si元件中没有的动作环境中，之前说明那样的由于开关时的移位电流而在P阱中产生的电压变得更显著。
进而，在使用碳化硅来形成了这样的MOSFET的情况下，在碳化硅的能带隙内不存在具有充分浅的p型的杂质水平的元素，所以在室温附近得不到电阻率低的p型碳化硅，并且，该p型碳化硅与金属的接触电阻也变高。因此，在使用碳化硅来构成了MOSFET功率用半导体装置的情况下，特别由p型碳化硅构成的P阱以及其与金属的接触电阻的值变大，由于移位电流而产生的电压也变大。
在具备这样的MOSFET的功率用半导体装置中，在MOSFET的栅极绝缘膜被P阱和栅电极夹住的部位，在使MOSFET刚刚从ON状态切换为OFF状态之后，栅电极的电压成为0V附近时，如上所述在P阱中产生高的电压，有时由于由该高电压引起的高电场而使栅极绝缘膜破坏。为了得到高可靠性的功率用半导体装置，优选使对作为栅极绝缘膜的二氧化硅膜施加的电场成为3MV/cm以下，为此，需要使通过移位电流而在P阱中产生的电压成为某一定的值以下。
本发明是为了解决这样的问题而完成的，其目的在于提供一种在具备高速开关的MOSFET的功率用半导体装置中能够抑制在开关时在栅电极与源电极之间产生绝缘破坏的可靠性高的功率用半导体装置。
本发明的功率用半导体装置，其特征在于，具备：第1导电类型的半导体基板；第1导电类型的漂移层，形成于所述半导体基板的第1主面侧；具有多个组件单元的单元区域，形成于所述漂移层的表层的一部分；第2导电类型的第2阱区域，以包围所述单元区域的方式，与所述单元区域隔离地形成；栅极绝缘膜，形成于所述单元区域上、和所述第2阱区域上的至少所述单元区域侧；第2导电类型的第3阱区域，在所述第2阱区域的外侧与所述第2阱区域隔离地形成，且面积大于所述第2阱区域；场氧化膜，形成至所述第3阱区域上的所述第3阱区域的内周的内侧，且膜厚大于所述栅极绝缘膜；栅电极，形成于所述场氧化膜上以及所述栅极绝缘膜上；贯通所述单元区域上的所述栅极绝缘膜而形成的源极接触孔；贯通所述第2阱区域上的所述栅极绝缘膜而形成的第1阱接触孔；贯通所述第3阱区域上的所述场氧化膜而形成的第2阱接触孔；源极焊盘，经由所述源极接触孔、所述第1阱接触孔以及所述第2阱接触孔，将所述单元区域、所述第2阱区域以及所述第3阱区域电连接；以及漏电极，设置于与所述第1主面相反的第2主面侧。
根据本发明的功率用半导体装置，能够提供可靠性更高的功率用半导体装置，即使在对功率用半导体装置进行了高速驱动的情况下，也不会对栅极绝缘膜施加大的强度的电场而能够抑制栅极绝缘膜绝缘破坏。
附图说明
图1是示意地示出本发明的实施方式1中的功率用半导体装置的俯视图。
图2是示意地示出本发明的实施方式1中的功率用半导体装置的俯视图。
图3是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面的剖面图。
图4是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面的剖面图。
图5是示意地示出用于说明本发明的实施方式1中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图6是示意地示出用于说明本发明的实施方式1中的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图。
图7是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的剖面图。
图8是示意地示出本发明的实施方式1中的功率用半导体装置的一部分的俯视图。
图9是示意地示出本发明的实施方式2中的功率用半导体装置的一部分的剖面图。
图10是示意地示出本发明的实施方式2中的功率用半导体装置的一部分的剖面图。
(符号说明)
10：源极焊盘；11：栅极焊盘；12：栅极布线；13：漏电极；20：基板；21：漂移层；30：栅极绝缘膜；31：场氧化膜；32：层间绝缘膜；33：栅极绝缘膜场氧化膜边界；40：JTE区域；41：第1阱区域；42：第2阱区域；43、44：第3阱区域；46、47、48：阱接触区域；50：栅电极；61：源极接触孔；62：第1阱接触孔；63：第2阱接触孔；64：栅极接触孔；71：欧姆电极；72：背面欧姆电极；80：源极区域
具体实施方式
实施方式1.
在本发明的实施方式1中，作为功率用半导体装置的一个例子，使用以纵型的n型沟道碳化硅MOSFET为主的结构来进行说明。另外，在下述各实施方式中，将第1导电类型设为n型、将第2导电类型设为p型而进行说明，但对于半导体的导电类型，也可以相逆。
图1是从上面示意地观察了以作为本发明的实施方式1的功率用半导体装置的碳化硅MOSFET为主的功率用半导体装置的俯视图。在图1中，在功率用半导体装置的上表面的中央部，设置了源极焊盘10。在从源极焊盘10的上面观察的一侧，设置了栅极焊盘11。另外，以从栅极焊盘11延伸而包围源极焊盘10的方式，设置了栅极布线12。
源极焊盘10与在源极焊盘10的下部设置了多个的MOSFET的组件单元的源电极电连接，栅极焊盘11以及栅极布线12与组件单元的栅电极电连接，将从外部的控制电路供给的栅极电压施加到栅电极。
图2是从上部透视了图1所示的本实施方式中的功率用半导体装置的与源极焊盘10、栅极焊盘11等层相比处于下部的层的俯视图。在图2中，在图1所示的源极焊盘10的下部的周围，在源极焊盘10的下部全面中设置的未图示的层间绝缘膜中形成了被称为第2阱接触孔63的孔。在第2阱接触孔63各自的下部的由碳化硅构成的层中，形成了p型碳化硅的第3阱区域43、44。另外，在第3阱区域43、44的外侧，设置了p型的接合终端构造(Junction TerminationExtension，结终端扩展：JTE)区域40。
在俯视图中观察时，在由第2阱接触孔63以及第3阱区域43、44包围的内侧，与第2阱接触孔63以及第3阱区域43、44隔开0.5μm以上的规定的间隔，在层间绝缘膜中形成了第1阱接触孔62并在其下部形成了第2阱区域42。第2阱区域42由p型碳化硅构成。
在俯视图中观察时，在由第1阱接触孔62以及第2阱区域42包围的内侧，设置了设置有多个上述组件单元的单元区域。在单元区域中，在层间绝缘膜中形成了多个源极接触孔61并在各自的下部形成了第1阱区域41。使用剖面图，在后面独立地详细说明单元区域。
另外，在第3阱区域43、44的上部的一部分中形成了未图示的栅电极，在层间绝缘膜中形成了作为电连接栅极焊盘11、栅极布线12和栅电极的孔的栅极接触孔64。
图3以及图4是分别示意地示出图2的俯视图的A-A部分的剖面、B-B部分的剖面的本实施方式中的功率用半导体装置的剖面示意图。
在图3以及图4中，在由n型且低电阻的碳化硅构成的基板20的表面上，形成了由n型的碳化硅构成的漂移层21。在图2中说明的设置了栅极焊盘11以及栅电极12的区域的漂移层21的表层部中，设置了由p型的碳化硅构成的第3阱区域44、43。
在从第3阱区域43、44的功率用半导体装置整体观察时，在内侧(在图3中第3阱区域44的两侧、在图4中第3阱区域43的右侧)的漂移层21的表层部中，从第3阱区域43、44隔开规定的间隔，而设置了由碳化硅构成的p型的第2阱区域42。进而，在从该功率用半导体装置整体观察时，在内侧(在图3中第2阱区域42的两侧、在图4中第2阱区域42的右侧)的漂移层21的表层部中，从第2阱区域42隔开至少规定的间隔，而设置了多个p型的由且碳化硅构成的第1阱区域41。
在第1阱区域41各自的表层部中，在从各个第1阱区域41的外周向内部进入了规定的间隔的位置，形成了n型的源极区域80。另外，在由第1阱区域41的源极区域80包围的内部的表层部中，设置了第1阱接触区域46。另外，在第2阱区域42以及第3阱区域43、44的表层部中，分别设置了低电阻p型的第2阱接触区域47、第3阱接触区域48。
在图4中，在第3阱区域43的进一步从功率用半导体装置整体观察时，在外侧(图4的左侧)的漂移层21的表层部中，如图2中的说明，形成了p型的JTE区域40。进而，在JTE区域40的外侧(图4的左侧)，隔开规定的间隔，而形成了n型的场阻挡(stopper)区域81。
在形成了第1～第3阱区域41～44、源极区域80、第1～第3阱接触区域46～48、场阻挡区域81的漂移层21上相接地形成了由二氧化硅构成的栅极绝缘膜30或者由二氧化硅构成的场氧化膜31。形成了栅极绝缘膜30的区域是作为单元区域的第1阱区域41的上部、和第2阱区域42的上部的一部分，形成了场氧化膜31的区域是在从功率用半导体装置整体观察时其外侧(图3的内侧、图4的左侧)。在本实施方式的功率用半导体装置中，栅极绝缘膜30与场氧化膜31的栅极绝缘膜场氧化膜边界33形成于第2阱区域42的上部。
在栅极绝缘膜30以及场氧化膜31的上部的一部分中，与栅极绝缘膜30、场氧化膜31相接地形成了栅电极50。栅电极50设置于第1阱区域41的外周之上的栅极绝缘膜30上等，从栅极绝缘膜30上的部分至场氧化膜31上的部分被电连接，在场氧化膜31上，通过贯通在场氧化膜31上形成的层间绝缘膜32地形成的栅极接触孔64，与栅电极11或者栅极布线12连接。
在第1阱区域41的源极区域80以及第1阱接触区域46的上部，设置有贯通包括层间绝缘膜32的绝缘膜地设置的源极接触孔61。另外，在第2阱区域42的第2阱接触区域47的上部，设置有贯通包括层间绝缘膜32的绝缘膜地设置的第1阱接触孔62。进而，并且，在第3阱区域43、44的第3阱接触区域48的上部，设置有贯通层间绝缘膜32和场氧化膜31而设置的第2阱接触孔63。
通过该源极接触孔61、第1～第2阱接触孔62～63，第1～第3阱区域41～44将欧姆电极71夹在中间而通过源极焊盘10相互电连接。
另外，在基板20的背面侧，隔着背面欧姆电极72形成了漏电极13。
此处，在通过第1阱接触孔62以及第2阱接触孔63而与源极焊盘10连接的p型的第2阱区域42以及第3阱区域43、和经由基板20和背面欧姆电极72而与漏电极13连接的n型的漂移层21之间，形成了二极管。另外，在纵型的MOSFET中，在n型的源极区域80与n型的漂移层21之间的p型的第1阱区域41中，能够通过栅极绝缘膜30上的栅电极50的电压，控制与栅极绝缘膜30相接的区域(沟道区域)的导通。在本实施方式的功率用半导体装置中，在MOSFET的源极与漏极之间，并联地连接了二极管。
接下来，使用图5、图6，说明本实施方式的功率用半导体装置的制造方法。图5以及图6是示意地示出用于说明本实施方式的功率用半导体装置的制造工序的功率用半导体装置的一部分的剖面图，在图5以及图6中，(a)对应于图2的A-A剖面部的剖面图、(b)对应于图2的B-B剖面部的剖面图。
首先，在n型且低电阻的碳化硅的基板20上的表面(第1主面)上，通过化学气相沉积(Chemical Vapor Deposition：CVD)法，外延生长由1×1013cm-3～1×1018cm-3的n型的杂质浓度、4～200μm的厚度的碳化硅构成的漂移层21。在碳化硅半导体的基板20中，使用了第1主面的面方位是(0001)面且具有4H的多型并相对c轴向倾斜为8°以下的结构，但也可以是其他面方位、多型、倾斜角度，并且也可以不倾斜。
接下来，如图5所示，在漂移层21的表面的规定的位置，通过离子注入，形成p型的第1阱区域41、p型的第2阱区域42、p型的第3阱区域43、44、p型的JTE区域40、n型的源极区域80、场阻挡区域81、第1阱接触区域46、第2阱接触区域47、第3阱接触区域48。作为离子注入的p型杂质，优选为Al(铝)或者B(硼)，作为离子注入的n型杂质，优选为N(氮)或者P(磷)。另外，对于离子注入时的半导体基板20的加热，也可以并非积极地进行，也可以在200～800℃下进行加热。
需要将第1阱区域41、第2阱区域42以及第3阱区域43、44各自的深度设定为不比作为外延晶体生长层的漂移层21的底面深，例如，设为0.3～2μm的范围的值。另外，第1阱区域41、第2阱区域42以及第3阱区域43、44各自的p型杂质浓度比作为外延晶体生长层的漂移层21的杂质浓度高、并且被设定为1×1015cm-3～1×1019cm-3的范围内。
对于源极区域80的深度，设定为其底面不超过第1阱区域41的底面，对于其n型杂质浓度，比第1阱区域41的p型杂质浓度高、并且被设定为1×1017cm-3～1×1021cm-3的范围内。对于场阻挡区域81，在与源极区域80同样的条件下形成即可。
但是，仅在漂移层21的最表面附近，为了提高碳化硅MOSFET的沟道区域中的导电性，也可以使第1阱区域41、第2阱区域42以及第3阱区域43、44各自的p型杂质浓度低于漂移层21的n型杂质浓度。
为了使第1阱区域41、第2阱区域42以及第3阱区域43、44和源极焊盘10良好地电接触，将欧姆电极71夹在中间而设置了第1阱接触区域46、第2阱接触区域47、第3阱接触区域48，并优选将第1阱接触区域46、第2阱接触区域47、第3阱接触区域48设定为比浓度第1阱区域41、第2阱区域42以及第3阱区域43、44的p型杂质浓度高的杂质浓度。另外，在对这些高浓度的杂质进行离子注入时，优选将半导体基板20加热至150℃以上而进行离子注入。
接下来，在氩气(Ar)气体或者氮气气体等惰性气体气氛中或者真空中，进行1500～2200℃的温度范围、0.5～60分钟的范围的时间的退火，使离子注入了的杂质电气地活性化。在进行该退火时，也可以在用碳膜覆盖了半导体基板20以及在其中形成的膜的状态下进行退火。通过用碳膜覆盖来进行退火，能够防止在退火时由于装置内的残留水分、残留氧等而使碳化硅表面变粗糙。
接下来，通过对如上所述离子注入了的漂移层21的表面进行牺牲氧化来形成热氧化膜，并通过利用氢氟酸去除该热氧化膜，去除离子注入了的漂移层21的表面变质层而使清洁的面露出。接下来，使用CVD法、光刻技术等，使以单元区域为中心的活性区域开口，而在单元区域以外的区域中，形成称为场氧化膜31的膜厚是0.5～2μm左右的二氧化硅膜。此处，在第3阱区域43、44上将成为场氧化膜31的第2阱接触孔63的位置的场氧化膜31也被去除。由此，例如，能够在与形成源极接触孔61的条件相同的条件下，同时形成第2阱接触孔63，能够简化工序。
另外，在以单元区域为中心的活性区域中，使用热氧化法或者沉积法，形成厚度小于场氧化膜31、例如厚度是场氧化膜31的1/10左右的由二氧化硅膜构成的栅极绝缘膜30。
作为栅极绝缘膜30的膜厚，优选为30nm以上300nm以下，更优选为50nm以上150nm以下。另外，该膜厚值依赖于通过何种程度的栅极电压以及栅极电场而对MOSFET进行驱动(开关动作)，作为栅极电场(对栅极绝缘膜30施加的电场)优选为3MV/cm以下的大小。
接下来，在栅极绝缘膜30以及场氧化膜31上，使用CVD法、光刻技术等，在规定的部位，形成多晶硅材料的栅电极50。优选在该栅电极50中使用的多晶硅中加入P、B而设为低电阻。P、B既可以在多晶硅的成膜中导入，也可以在成膜之后通过离子注入法等来导入。另外，栅电极50也可以是多晶硅和金属的多层膜、或者多晶硅和金属硅化物的多层膜。
另外，也可以将栅电极50的最外端面配置于场氧化膜31上。由此，能够防止由于干蚀刻处理所致的端面的过蚀刻而在端面露出的栅极绝缘膜30的质量劣化。
接下来，在栅电极50等上，通过CVD法等沉积法，形成由二氧化硅膜构成的层间绝缘膜32。接下来，使用光刻技术、干蚀刻技术，去除成为源极接触孔61、第1阱接触孔62、第2阱接触孔63的部位的层间绝缘膜32。
接下来，通过溅射法等形成以Ni为主成分的金属膜，接着进行600～1100℃的温度的热处理，使以Ni为主成分的金属膜与碳化硅层反应，而在碳化硅层与金属膜之间形成硅化物。接下来，通过利用硫酸、硝酸、盐酸中的某一个或者它们与过氧化氢水的混合液等的湿蚀刻，去除反应而形成的硅化物以外的层间绝缘膜32上残留的金属膜。
这样在源极接触孔61、第1阱接触孔62、第2阱接触孔63内形成的硅化物如图3、图4所示成为欧姆电极71(a)、71(b)、71(c)，针对源极区域80等n型的碳化硅区域、和第1阱区域41等p型的碳化硅区域这两方进行欧姆连接。
进而，使用光刻技术、干蚀刻技术，去除成为栅极接触孔64的部位的层间绝缘膜32。接下来，在基板20的背面(第2主面)中形成以Ni为主成分的金属并进行热处理，从而在基板20的背侧形成背面欧姆电极72。
之后，在基板的表面，通过溅射法或者蒸镀法形成Al等布线金属，通过光刻技术加工为规定的形状，从而形成源极焊盘10、栅极焊盘11、栅极布线12。进而，在基板的背面的背面欧姆电极72的表面上形成金属膜，从而形成漏电极13，制造出图3、图4的剖面图所示的功率用半导体装置。
接下来，说明本实施方式的功率用半导体装置的动作。
在本发明的功率用半导体装置中，如图2中的说明，在并联地形成了多个构成MOSFET的组件单元(与图2的第1阱区域41的位置大致一致)的单元区域的周围，设置了pn二极管(图2的第1阱区域42、第3阱区域43、44的位置等与其相当)。此处，MOSFET(在本实施方式中n型MOSFET)的源极和栅极与pn二极管的第2导电类型(在本实施方式中p型)的电极成为一体，并且MOSFET(在本实施方式中n型MOSFET)的漏极与pn二极管的第1导电类型(在本实施方式中n型)的电极成为一体。
在变更当前对MOSFET的栅极(在本实施方式中栅极焊盘11)施加的电压以使MOSFET从ON状态切换为OFF状态时，MOSFET的漏极(在本实施方式中漏电极13)的电压急剧上升，从大致0V变化至几百V。由此，经由在p型的第1阱区域41、第2阱区域42、第3阱区域43、44、JTE区域40、与n型的漂移层21之间分别产生的寄生电容，向p型、n型这两方的区域流过移位电流。在p型的区域中，从p型的第1阱区域41、第2阱区域42等朝向源极焊盘10流过移位电流。
虽然由于该移位电流，而产生由还包含接触部的接触电阻值的移位电流流过的区域的电阻值和移位电流的值决定的电压，但由于第1阱区域41的面积不大，所以该区域的电阻值也不大，而所产生的电压也被限定于某种程度的值。虽然第2阱区域42的面积比较大，但由于设置了大量的第1阱接触孔62且没有远离第1阱接触孔62的第2阱区域42，所以即使移位电流经由第2阱区域42、第2阱接触区域47、第1阱接触孔62的欧姆电极71b流至源极焊盘10，也不会产生大的电压。另一方面，将第3阱区域43、44和与其连接的JTE区域40合起来的p型的区域的面积大，且存在远离第2阱接触孔63的第3阱区域，所以移位电流经由第3阱区域43、44、第3阱接触区域48、第2阱接触孔63的欧姆电极71c而流至源极焊盘10，该电流路径的电阻值比较大，在第2阱接触孔63附近产生的电压也成为大的值。
上述漏极电压V相对时间t的变动dV/dt越大，在该第2阱接触孔63附近产生的电压越大。
如果在这样的产生大的电位的部位上隔着栅极绝缘膜30形成栅电极50，则使MOSFET成为OFF状态而电压成为大致0V的栅电极50、与产生大的电位的部位之间的栅极绝缘膜30有时被绝缘破坏。
在本实施方式的功率用半导体装置中，第3阱区域43、44以及JTE区域40与源极焊盘10连接的第2阱接触孔63附近的绝缘膜由膜厚比栅极绝缘膜30大的场氧化膜31形成，且在场氧化膜31上形成了栅电极50，所以即使在高dV/dt条件下动作，也能够减小所产生的电场，场氧化膜31不会绝缘破坏而能够得到可靠性高的功率用半导体装置。
为了验证本发明的效果，进行了数值计算。在不采用本发明的构造的情况下，即在第2阱区域42和第3阱区域43、44没有分离，且没有设置第3阱接触区域48的功率用半导体装置中，在对栅极焊盘11输入OFF信号而进行了产生dV/dt＝2V/nsec左右的漏极电压变化的驱动时，在由栅电极50覆盖的栅极绝缘膜场氧化膜边界33附近的栅极绝缘膜30中，过渡性地产生10MV/cm以上的电场。另一方面，在对本发明的本实施方式的功率用半导体装置的栅极焊盘11输入OFF信号而进行了产生dV/dt＝60V/nsec左右的漏极电压变化的高速驱动的情况下，由栅电极50覆盖的栅极绝缘膜场氧化膜边界33附近的栅极绝缘膜30中感应的电场被计算为3MV/cm。
进而，实际上制作采用了本实施方式的构造的功率用半导体装置和没有采用本实施方式的构造的功率用半导体装置的功率用半导体装置，并比较了两者的驱动速度响应性。在没有采用本实施方式的构造的功率用半导体装置中，在dV/dt＝10V/nsec左右的电压变动下，产生被视为绝缘不良的元件破坏，但在采用了本实施方式的构造的功率用半导体装置中，即使在dV/dt＝60V/nsec以上的电压变动下，也不产生元件破坏。
这样，即使在以使MOSFET的漏极电压的开关速度成为10V/nsec以上的速度的方式进行了切断的情况下，也能够降低由于移位电流而产生的电压，能够使栅极绝缘膜30中感应的电场的大小成为3MV/cm以下。于是，能够防止面积大的第3阱区域43、44等p阱区域的上部的绝缘膜绝缘破坏。
因此，根据本发明的本实施方式的功率用半导体装置，即使在高速开关了的情况下，也不会产生栅极绝缘膜30的绝缘不良，而能够得到高可靠性的半导体装置。
另外，在本实施方式的功率用半导体装置中，在比作为最外周的阱的阱接触孔的第2阱接触孔63更外侧配置了栅极布线12，所以无需在栅极布线12的外侧形成场板，能够缩小功率用半导体装置的大小，能够降低功率用半导体装置的成本。
另外，在本实施方式的功率用半导体装置中，使第2阱区域42与第3阱区域43、44的间隔成为0.5μm以上的规定的间隔，但不限于此，而设为与单元区域的第1阱区域41彼此的间隔相同程度的0.5～5μm左右即可。
如果使第2阱区域42与第3阱区域43、44的间隔过窄，则在开关时在第3阱区域43、44中产生的电流由于隧道现象而到达第2阱区域42，而有时消失使第2阱区域42和第3阱区域43、44隔离的效果。另外，如果使第2阱区域42与第3阱区域43、44的间隔过宽，则在MOSFET OFF时处于第2阱区域42与第3阱区域43、44之间的上方的场氧化膜31中感应的电场有时增加，根据情况，有时使元件的可靠性降低。期望使场氧化膜31中感应的电场值也成为3MV/cm左右以下而确保元件的可靠性，所以使第2阱区域42与第3阱区域43、44的间隔成为单元区域的第1阱区域41彼此的间隔左右以下、例如5μm以下即可。
另外，在本实施方式的功率用半导体装置中，说明了为了降低欧姆电极71与第1阱区域41、第2阱区域42、第3阱区域43、44各自之间的接触电阻而设置了第1阱接触区域46、第2阱接触区域47、第3阱接触区域48的结构，但这些阱接触区域并非必需而也可以不设置。即，如果将形成欧姆电极71的金属变更为适合于p型碳化硅的材料等而得到接触电阻充分低的接触电阻，则无需形成这些阱接触区域46～48。另外，对于场阻挡区域81，也同样地并非必需，而也可以不设置。
另外，在本实施方式的功率用半导体装置的制造方法的说明中，独立地进行了源极接触孔61、第1阱接触孔62、第2阱接触孔63的形成和栅极接触孔64的形成，但也可以同时进行源极接触孔61、第1阱接触孔62、第2阱接触孔63的形成和栅极接触孔64的形成。通过同时形成源极接触孔61、第1阱接触孔62、第2阱接触孔63和栅极接触孔64，能够削减工序，能够削减制造时的成本。
进而，在本实施方式的功率用半导体装置的制造方法的说明中，独立地进行了表面侧的欧姆电极71的形成中的热处理、和背面侧的背面欧姆电极72的形成中的热处理，但也可以在表面侧和背面侧这两方中形成了以Ni为主成分的金属之后进行热处理，同时形成表面侧的欧姆电极71和背面侧的背面欧姆电极72。由此，也能够削减工序，能够削减制造时的成本。
另外，在功率用半导体装置中，温度传感器用的电极以及电流传感器用的电极有时形成于功率用半导体装置的一部分，但也可以在本实施方式中的功率用半导体装置中形成这些电极。有无温度传感器用的电极、电流传感器用的电极不会对本实施方式的功率用半导体装置的效果造成任何影响。
进而，栅极焊盘11的位置、个数以及源极焊盘10的形状等也有多种多样的情形，但它们与上述有无电流传感器用电极等同样地，不会对本实施方式的功率用半导装置的效果造成任何影响。
另外，虽然未图示说明，但也可以以残留能够与外部的控制电路连接那样的开口的方式，用氮化硅膜、聚酰亚胺等保护膜，覆盖功率用半导体装置的上部表面的源极焊盘10、栅极焊盘11、栅极布线12。
进而，在本实施方式的功率用半导体装置中，说明了作为栅电极50的材料使用了杂质添加多晶硅的例子，但由于杂质添加多晶硅的电阻并不充分低，所以远离与栅极焊盘11的连接位置的部位的栅电极50的电位有时在与栅极焊盘11、栅极布线12的电位之间产生时间上的偏差。由栅电极50的电阻等电阻分量以及在与源极焊盘10等之间形成的寄生电容所决定的时间常数，决定该时间上的偏差。在本实施方式中，通过对栅极布线12下部的栅电极50并联地设置低电阻的栅极布线12，抑制产生上述那样的时间上的偏差。
另外，在本实施方式的功率用半导体装置中，说明并示出了第1阱区域41、第2阱区域42、第3阱区域43、44各自的p型杂质浓度以及深度相同的例子，但这些区域的杂质浓度以及深度无需相同，而也可以是分别不同的值。
进而，也可以如图7的剖面图所示，为了提高成为MOSFET的沟道的第1阱区域41以外的第2阱区域42、第3阱区域43、44的导电性，通过在它们的表层部进行追加的注入离子来提高p型杂质浓度。另外，也可以同时进行该追加的离子注入和JTE区域40的离子注入。在图7中，(a)是将栅极焊盘横断的剖面、(b)是终端部的剖面。
另外，在单元区域内的组件单元的配置方法中，不限于如图2所示格子状地排列正方形的组件单元，例如，也可以如图8的功率用半导体装置的一部分的上面透视图所示，相互错开配置邻接的列的组件单元。图8是从上面透视了作为功率用半导体装置的一部分的栅极焊盘11和栅极布线12的连接部附近的俯视图。进而，也可以在移位电流易于集中的第3阱区域中，在从上方观察时凹形状的角部，如图8所示，配置大量的第2阱接触孔63。在图8中，一重地配置了第2阱接触孔63，但也可以二重、三重地配置。通过这样配置，能够降低由于第2阱接触孔63的接触电阻而增加的移位电流所致的电位。
实施方式2.
图9以及图10是本发明的实施方式2的功率用半导体装置的剖面示意图，从上面观察的图与实施方式1的图1以及图2所示的图相同。图9是图2的A-A剖面的剖面图，图10是图2的B-B剖面的剖面图。
在本实施方式的功率用半导体装置中，其特征在于，如图9以及图10所示，栅极绝缘膜30与场氧化膜31的边界(栅极绝缘膜场氧化膜边界33)处于第2阱区域42与第3阱区域43、44之间的上部，对于其他方面，与实施方式1相同，所以省略详细的说明。
通过本实施方式的功率用半导体装置，也能够用比栅极绝缘膜30厚的场氧化膜31来覆盖由于移位电流而有可能产生高电压的第3阱区域43、44的全部，不易产生绝缘破坏，而能够得到可靠性高的功率用半导体装置。
另外，在上述实施方式1、2中，公开了单元区域中形成的半导体元件是纵型的MOSFET的情况，但即使通过在例如图3所示的碳化硅半导体基板20与背面侧的背面欧姆电极72之间设置第2导电类型的集电极层而构成了具有IGBT的单元区域的半导体元件，针对具有IGBT的单元区域的半导体元件也同样地起到上述本发明的效果。因此，本发明的效力所及的范围是MOSFET或者IGBT等具有MOS构造的作为开关元件的半导体元件。另外，在半导体元件是IGBT的情况下，MOSFET的漏极(电极)相当于集电极(电极)，MOSFET的源极(电极)相当于发射极(电极)。
进而，在本发明中，以狭义的含义，将在实施方式1、2中记载的具有MOSFET构造的半导体元件自身定义为“半导体装置”，除此以外，例如，以广义的含义，将具有该MOSFET构造的半导体元件、相对该半导体元件逆并联连接的续流二极管(free wheel diode)、以及与生成并施加该半导体元件的栅极电压的控制电路等一起搭载于引线框架并密封的逆变器模块那样的嵌入了半导体元件的功率模块自身定义为“半导体装置”。

Claims (12)

1.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板的第1主面侧；
具有多个组件单元的单元区域，形成于所述漂移层的表层的一部分；
第2导电类型的第2阱区域，在所述单元区域的周围，与所述单元区域隔离地形成；
栅极绝缘膜，形成于所述单元区域上、和所述第2阱区域上的至少所述单元区域侧；
第2导电类型的第3阱区域，在所述第2阱区域的外侧与所述第2阱区域隔离地形成，且面积大于所述第2阱区域；
场氧化膜，形成在所述第3阱区域上，且膜厚大于所述栅极绝缘膜；
栅电极，形成于所述场氧化膜上以及所述栅极绝缘膜上；
贯通所述单元区域上的所述栅极绝缘膜而形成的源极接触孔；
贯通所述第2阱区域上的所述栅极绝缘膜而形成的第1阱接触孔；
贯通所述第3阱区域上的所述场氧化膜而形成的第2阱接触孔；
源极焊盘，经由所述源极接触孔、所述第1阱接触孔以及所述第2阱接触孔，将所述单元区域、所述第2阱区域以及所述第3阱区域电连接；以及
漏电极，设置于所述半导体基板的与所述第1主面相反的第2主面侧，
所述栅极绝缘膜与所述场氧化膜的边界处于所述第2阱区域的上部、或处于所述第2阱区域与所述第3阱区域之间的上部。
2.根据权利要求1所述的功率用半导体装置，其特征在于，
所述第2阱区域与所述第3阱区域的间隔是0.5μm以上5μm以下。
3.根据权利要求1所述的功率用半导体装置，其特征在于，
所述半导体基板是碳化硅半导体基板，所述漂移层由碳化硅材料构成。
4.根据权利要求1所述的功率用半导体装置，其特征在于，
所述单元区域包括第2导电类型的第1阱区域、和形成于所述第1阱区域的表层的一部分的第1导电类型的源极区域，
所述第1阱区域被形成为杂质浓度低于所述第2阱区域和所述第3阱区域的杂质浓度。
5.根据权利要求1所述的功率用半导体装置，其特征在于，
在以所述漏电极的电压的开关速度是10V/nsec以上的速度进行切断时，夹在所述第2阱区域与所述栅电极之间的所述栅极绝缘膜中感应的电场是3MV/cm以下。
6.根据权利要求1所述的功率用半导体装置，其特征在于，
在所述第2阱接触孔的外侧设置了栅极布线。
7.根据权利要求1所述的功率用半导体装置，其特征在于，
与所述第3阱区域上的其他区域相比，在所述第3阱区域上的角部附近存在更多的所述第2阱接触孔。
8.根据权利要求1所述的功率用半导体装置，其特征在于，
具备温度传感器用的电极和/或电流传感器用的电极。
9.一种功率模块，其特征在于，具备引线框，该引线框搭载有权利要求1至8中的任一项记载的功率用半导体装置和控制所述功率用半导体装置的动作的控制电路。
10.一种功率用半导体装置的制造方法，其特征在于，具备：
在第1导电类型的半导体基板的第1主面侧形成第1导电类型的漂移层的工序；
在所述漂移层的表层的一部分形成具有多个组件单元的单元区域的工序；
在所述单元区域的周围，与所述单元区域隔离地形成第2导电类型的第2阱区域的工序；
在所述单元区域、和所述第2阱区域上的至少所述单元区域形成栅极绝缘膜的工序；
在所述第2阱区域的外侧与所述第2阱区域隔离地形成面积大于所述第2阱区域的第2导电类型的第3阱区域的工序；
在所述第3阱区域上形成膜厚大于所述栅极绝缘膜的场氧化膜的工序；
在所述场氧化膜上以及所述栅极绝缘膜上形成栅电极的工序；
形成贯通所述单元区域上的所述栅极绝缘膜的源极接触孔的工序；
形成贯通所述第2阱区域上的所述栅极绝缘膜的第1阱接触孔的工序；
形成贯通所述第3阱区域上的所述场氧化膜的第2阱接触孔的工序；
形成经由所述源极接触孔、所述第1阱接触孔以及所述第2阱接触孔将所述单元区域、所述第2阱区域以及所述第3阱区域电连接的源极焊盘的工序；以及
在所述半导体基板的与所述第1主面相反的第2主面侧形成漏电极的工序，
所述栅极绝缘膜与所述场氧化膜的边界处于所述第2阱区域的上部、或处于所述第2阱区域与所述第3阱区域之间的上部。
11.如权利要求10所述的功率用半导体装置的制造方法，其特征在于，
形成所述场氧化膜的工序包括去除形成了所述第2阱接触孔的部位的所述场氧化膜的工序。
12.一种功率用半导体装置，其特征在于，具备：
第1导电类型的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板的第1主面侧；
具有多个组件单元的单元区域，形成于所述漂移层的表层的一部分；
第2导电类型的第2阱区域，与所述单元区域隔离地形成；
栅极绝缘膜，形成于所述单元区域上、和所述第2阱区域上的至少所述单元区域侧；
第2导电类型的第3阱区域，在所述第2阱区域的外侧与所述第2阱区域隔离地形成，且面积大于所述第2阱区域；
场氧化膜，形成在所述第3阱区域上，且膜厚大于所述栅极绝缘膜；
栅电极，形成于所述场氧化膜上以及所述栅极绝缘膜上；
贯通所述单元区域上的所述栅极绝缘膜而形成的源极接触孔；
贯通所述第2阱区域上的所述栅极绝缘膜而形成的第1阱接触孔；
贯通所述第3阱区域上的所述场氧化膜而形成的第2阱接触孔；
源极焊盘，经由所述源极接触孔、所述第1阱接触孔以及所述第2阱接触孔，将所述单元区域、所述第2阱区域以及所述第3阱区域电连接；以及
漏电极，设置于所述半导体基板的与所述第1主面相反的第2主面侧，
所述栅极绝缘膜与所述场氧化膜的边界处于所述第2阱区域的上部、或处于所述第2阱区域与所述第3阱区域之间的上部。
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