JP6844228B2 - 半導体装置および半導体装置の製造方法 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が作製（製造）されている。縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
しかしながら、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型ＭＯＳＦＥＴにおいて、トレンチの底部を覆うようにｐ型領域が形成され、ｐ型ベース領域とｎ-型ドリフト層との間にｎ型電流拡散層が形成され、ベース領域に接しつつドリフト層に達するｐ型領域がトレンチ間に形成された半導体装置が提案されている（例えば、下記特許文献１、２参照）。
図１０は、従来の炭化珪素半導体装置の構造を示す断面図である。ｎ+型炭化珪素基板１のおもて面にｎ-型炭化珪素エピタキシャル層２が堆積される。ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ型電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）であるｎ型領域５が設けられている。また、ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ+型領域３が選択的に設けられている。ｎ-型炭化珪素エピタキシャル層２の内部には、トレンチ１８の底部を覆うように第２ｐ+型領域４が設けられている。
また、従来の縦型ＭＯＳＦＥＴには、さらにｐ型ベース層６、ｎ++型ソース領域７、ｐ++型コンタクト領域８、ゲート絶縁膜９、ゲート電極１１、層間絶縁膜１２、ソース電極１３、裏面電極１４およびトレンチ１８が設けられている。図１０において、活性領域２０は、素子構造が形成されオン状態のときに電流が流れる領域であり、ゲートパッド部４０は、ゲート電極１１と電気的に接続されたゲート電極パッド１６が設けられた領域であり、連結部３０は、ゲート電極１１とゲートパッド電極１６を接続するゲートランナー（不図示）が設けられる領域である。
図１０の構成の縦型ＭＯＳＦＥＴにおいて、ｐ+型領域３とｎ型領域５とのｐｎ接合がトレンチ１８よりも深い位置にあるため、ｐ+型領域３とｎ型領域５との境界に電界が集中し、トレンチ１８の底部の電界集中を緩和することが可能となる。また、ｎ型電流拡散領域を設けることによりオン抵抗を減少させ、トレンチ１８に流れる電流を抑えることができ耐圧を向上させることができる。
特開２０１１−１９２８２２号公報 特開２０１３−２０１２６６号公報
しかしながら、従来の炭化珪素半導体装置においては、トレンチ１８の底部の第２ｐ+型領域４とゲートパッド部４０のｐ+型領域３は、同程度の深さである。したがって、第２ｐ+型領域４におけるドレイン電圧に対する耐圧と、ｐ+型領域３におけるドレイン電圧に対する耐圧とがほぼ同じである。このため、トレンチ１８の底部の第２ｐ+型領域４の耐圧が、ｐ+型領域３の耐圧を下回る場合があり、この場合は素子全体の耐圧がトレンチ１８の底部の耐圧で律速されることになる。
したがって、トレンチ１８の底部でアバランシェ・ブレークダウンが起こり、それによってトレンチ１８の底部のゲート絶縁膜９へキャリアが注入され、注入されたキャリアがゲート絶縁膜９の内部のキャリアトラップに補獲されてゲート絶縁膜９の内部の局所電界を変調させる。また、この局所電界の変化によって局所電界が強くなり、さらなるキャリア注入が発生する悪循環になり、ゲート絶縁膜９が破壊される場合もある。
この発明は、上述した従来技術による問題点を解消するため、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導
体装置は、次の特徴を有する。第１導電型の第１エピタキシャル成長層が、第１導電型の
半導体基板のおもて面に設けられる。前記第１エピタキシャル成長層よりも不純物濃度の
高い第１導電型の第１半導体領域が、前記第１エピタキシャル成長層の内部に選択的に設
けられる。第２導電型の第２エピタキシャル成長層が、前記第１エピタキシャル成長層の
、前記半導体基板側に対して反対側に設けられる。前記第１エピタキシャル成長層よりも
不純物濃度の高い第１導電型の第２半導体領域が、前記第２エピタキシャル成長層の内部
に選択的に設けられる。前記第２半導体領域および前記第２エピタキシャル成長層を貫通
して前記第１半導体領域に達するトレンチが設けられる。前記トレンチの内部にゲート絶
縁膜を介してゲート電極が設けられる。前記第２半導体領域および前記第２エピタキシャ
ル成長層に接する第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる
。前記ゲート電極と電気的に接続されたゲート電極パッドが設けられる。前記第１エピタキシャル成長層の表面に、前記第２エピタキシャル成長層に接する第２導電型の第３半導体領域が選択的に設けられている。前記第１エピタキシャル成長層の内部に、前記トレンチの底面を覆う第２導電型の第４半導体領域が選択的に設けられている。前記第１半導体領域は、前記ゲート電極パッドの下部に設けられていない。前記第１半導体領域の深さは、前記第３半導体領域および前記第４半導体領域の深さよりも深い。前記第１半導体領域が設けられない領域における前記第３半導体領域と前記第１エピタキシャル成長層との界面は、前記第３半導体領域と前記第１半導体領域との界面より、前記半導体基板側にある。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域は、前記ゲート電極と前記ゲート電極パッドとを接続する連結部の下部に設けられていないことを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の
製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に第１導電型
の第１エピタキシャル成長層を形成する第１工程を行う。次に、前記第１エピタキシャル
成長層の内部に選択的に前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電
型の第１半導体領域を形成する第２工程を行う。次に、前記第１エピタキシャル成長層の
、前記半導体基板側に対して反対側に第２導電型の第２エピタキシャル成長層を形成する
第３工程を行う。次に、前記第２エピタキシャル成長層の内部に選択的に前記第１エピタ
キシャル成長層よりも不純物濃度の高い第１導電型の第２半導体領域を形成する第４工程
を行う。次に、前記第２半導体領域および前記第２エピタキシャル成長層を貫通して前記
第１半導体領域に達するトレンチを形成する第５工程を行う。次に、前記トレンチの内部
にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記第２半導体領
域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程を行う。次
に、前記半導体基板の裏面に第２電極を形成する第８工程を行う。次に、前記ゲート電極
と電気的に接続されたゲート電極パッドを形成する第９工程を行う。前記第１工程の後、前記第３工程の前に、第１０工程および第１１工程を行う。前記第１０工程では、前記第１エピタキシャル成長層の表面に、前記第２エピタキシャル成長層に接する第２導電型の第３半導体領域を選択的に形成する。前記第１１工程では、前記第１エピタキシャル成長層の内部に、前記トレンチの底面を覆う第２導電型の第４半導体領域を選択的に形成する。前記第２工程では、前記第１半導体領域を、前記ゲート電極パッドの下部に形成せず、かつ前記第１半導体領域の深さを、前記第３半導体領域および前記第４半導体領域の深さよりも深くすることで、前記第１半導体領域が設けられない領域における前記第３半導体領域と前記第１エピタキシャル成長層との界面を、前記第３半導体領域と前記第１半導体領域との界面より、前記半導体基板側にする。

上述した発明によれば、ｎ型領域（第１導電型の第１半導体領域）を、活性領域の下部に設けないことにより、ゲートパッド部の下部におけるｎ型不純物の濃度を、第２ｐ+型領域（第２導電型の第４半導体領域）の直下におけるｎ型不純物の濃度より低くすることができる。これにより、素子の耐圧を律速する部位を、トレンチの底部の第２ｐ+型領域ではなくゲートパッド部の下部とすることができる。すなわち、第２ｐ+型領域の耐圧をゲートパッド部の下部の耐圧よりも高くすることができる。
このため、選択的にゲートパッド部の下部においてアバランシェ・ブレークダウンを発生させ、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。したがって、例えば、トレンチの底部のゲート絶縁膜へキャリアが注入されることによるゲート絶縁膜の内部の局所電界の変調や、ゲート絶縁膜の絶縁破壊を抑制することができる。
また、炭化珪素半導体装置によれば、ゲートパッド下部ｐ+型領域（第２導電型の第３半導体領域）とｎ-型炭化珪素エピタキシャル層（第１導電型の第１エピタキシャル成長層）との界面が、ｎ型領域とｎ-型炭化珪素エピタキシャル層との界面より浅い。これにより、ｎ型領域が設けられない領域におけるｐｎ接合を、ｐ+型領域とｎ型領域とのｐｎ接合および第２ｐ+型領域とｎ型領域とのｐｎ接合より深い位置にすることができる。このため、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止し、高耐電圧化が可能となる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１エピタキシャル成長層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ＣＳＬ領域であるｎ型領域（第１導電型の第１半導体領域）５が選択的に設けられている。ｎ型領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。ｎ型領域５は、後述するトレンチ１８の底部よりも、ドレイン側に深い位置にある下側ｎ型領域５ａおよびトレンチ１８の底部よりもソース側に近い位置にある上側ｎ型領域５ｂから構成される。
ここで、ｎ型領域５は、活性領域２０、連結部３０に設けられ、ゲートパッド部４０に設けられていない。例えば、ｎ型領域５は、後述するゲート電極パッド１６の下部には、設けられていない。ここで、ゲート電極パッド１６の下部とは、ゲートパッド部４０において、ゲート電極パッド１６よりｎ+型炭化珪素基板１側の部分である。
また、ｎ型領域５は、連結部３０に設けないようにしてもよい。例えば、ｎ型領域５は、ゲート電極パッド１６の下部および連結部３０にあるソース電極パッド１５の下部には、設けないようにしてもよい。このような構造とすることで、ゲートパッド部４０におけるｎ型不純物の濃度を、第２ｐ+型領域４の直下におけるｎ型不純物の濃度より低くすることができる。第２ｐ+型領域４の直下とは、ｎ型領域５のうちの第２ｐ+型領域４に対してｎ-型炭化珪素エピタキシャル層２と隣接する領域である。
また、ｎ型領域５が設けられない領域における、後述するゲートパッド下部ｐ+型領域３ａとｎ-型炭化珪素エピタキシャル層２との界面は、ｎ型領域５とｎ-型炭化珪素エピタキシャル層２との界面より浅い位置にあることが好ましい。これにより、ｎ型領域５が設けられない領域におけるゲートパッド下部ｐ+型領域３ａとｎ-型炭化珪素エピタキシャル層２とのｐｎ接合を、ｐ+型領域３とｎ型領域５とのｐｎ接合および第２ｐ+型領域４とｎ型領域５とのｐｎ接合より深い位置にすることができる。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２エピタキシャル成長層）６が設けられている。ｐ型ベース層６は、後述するｐ+型ベース領域３に接する。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極となる裏面電極（第２電極）１４が設けられている。裏面電極１４の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１８は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型領域５に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１１が形成されている。ゲート絶縁膜９によりゲート電極１１が、ｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１１の一部は、トレンチ１８の上方（ソース電極パッド１５が設けられている側）からソース電極パッド１５側に突出していてもよい。
ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面には、ｐ+型ベース領域（第２導電型の第３半導体領域）３が選択的に設けられている。ｐ+型ベース領域３は、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。ｐ+型ベース領域３の下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。ｐ+型ベース領域３のうち、ゲートパッド部４０にある部分、つまりゲート電極パッド１６の下の部分を、ゲートパッド下部ｐ+型領域３ａと呼ぶ。
また、ｎ-型炭化珪素エピタキシャル層２の内部には、第２ｐ+型領域（第２導電型の第４半導体領域）４が選択的に設けられている。第２ｐ+型領域４は、トレンチ１８の底に接するように設けられている。第２ｐ+型領域４は、ｐ型ベース層６とｎ型領域５との界面よりもドレイン側に深い位置から、ｎ型領域５とｎ-型炭化珪素エピタキシャル層２との界面に達しない深さで設けられている。
第２ｐ+型領域４を設けることで、トレンチ１８の底部と深さ方向（ｎ+型炭化珪素基板１側）に近い位置に、第２ｐ+型領域４とｎ型領域５とのｐｎ接合を形成することができる。このように、第２ｐ+型領域４とｎ型領域５とのｐｎ接合を形成することで、トレンチ１８の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。また、トレンチ幅よりも幅の広い第２ｐ+型領域４を設けることで、トレンチ１８の底部の電界が集中するコーナー部の電界を緩和させることができるため、さらに耐電圧を高くすることができる。
ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ++型ソース領域（第１導電型の第２半導体領域）７およびｐ++型コンタクト領域８が選択的に設けられている。また、ｎ++型ソース領域７およびｐ++型コンタクト領域８は互いに接する。ｐ++型コンタクト領域８は、ｎ++型ソース領域７と同じ深さでもよいし、ｎ++型ソース領域７より深く形成されてもよい。
層間絶縁膜１２は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１１を覆うように設けられている。ソース電極（第１電極）１３は、層間絶縁膜１２に開口されたコンタクトホールを介して、ｎ++型ソース領域７およびｐ++型コンタクト領域８に接する。ソース電極１３は、層間絶縁膜１２によって、ゲート電極１１と電気的に絶縁されている。ソース電極１３上には、ソース電極パッド１５が設けられている。
また、ゲートパッド部４０において、炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、フィールド酸化膜１０が設けられ、フィールド酸化膜１０の上側にゲートパッド下部ゲート電極１１ａが設けられ、ゲートパッド下部ゲート電極１１ａ上にゲート電極パッド１６が設けられている。
図１では、２つのセル（トレンチ１８、ゲート絶縁膜９、ゲート電極１１、層間絶縁膜１２およびソース電極１３からなる構造）のみを図示しているが、さらに多くのセルのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２〜図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ-型炭化珪素エピタキシャル層２を、例えば、８．０×１０15／ｃｍ3の不純物濃度で１０μｍ程度の厚さまでエピタキシャル成長させる。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｐ型の不純物、例えばアルミニウム原子（Ａｌ）をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層に、例えば深さ０．５μｍ程度の下側ｐ+型領域３ｂおよび第２ｐ+型領域４が形成される。ここまでの状態が図２に示されている。
次に、下側ｐ+型領域３ｂおよび第２ｐ+型領域４を形成するためのイオン注入時に用いたマスクを除去する。そして、ｎ-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子を活性領域２０と連結部３０の領域に、イオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層の活性領域２０と連結部３０の領域に、例えば深さ０．７μｍ以下程度の下側ｎ型領域５ａが形成される。ここまでの状態が図３に示されている。また、ｎ型領域５を、連結部３０に設けないようにする場合、ｎ型の不純物、例えば窒素原子を活性領域２０の領域のみに、イオン注入すればよい。
活性領域２０と連結部３０の領域には、ｎ型の不純物が注入されるため、下側ｐ+型領域３ｂおよび第２ｐ+型領域４の厚さが、ゲートパッド部４０の下側ｐ+型領域３ｂの厚さより薄くなる。これにより、ゲートパッド下部ｐ+型領域３ａとｎ-型炭化珪素エピタキシャル層２との界面は、ｎ型領域５とｎ-型炭化珪素エピタキシャル層２との界面より浅い位置になる。
次に、下側ｎ型領域５ａを形成するためのイオン注入時に用いたマスクを除去する。そして、下側ｎ型領域５ａ、下側ｐ+型領域３ｂおよび第２ｐ+型領域４の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた、上側ｎ型領域５ｂとなるｎ-型領域２１を、例えば８．０×１０15／ｃｍ3の不純物濃度で０．５μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図４に示されている。
次に、ｎ-型領域２１の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとして、イオン注入法によって、ｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、ｎ-型炭化珪素エピタキシャル層２の表面層のｎ-型領域２１の一部に、上側ｐ+型領域３ｃが形成される。この上側ｐ+型領域３ｃと下側ｐ+型領域３ｂを合わせて、ｐ+型領域３となる。ここまでの状態が図５に示されている。
次に、上側ｐ+型領域３ｃを形成するためのイオン注入時に用いたマスクを除去する。そして、ｎ-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、ｎ-型領域２１をｎ型にして上側ｎ型領域５ｂが形成される。この上側ｎ型領域５ｂと下側ｎ型領域５ａを合わせて、ｎ型領域５となる。ここまでの状態が図６に示されている。
次に、上側ｎ型領域５ｂを形成するためのイオン注入時に用いたマスクを除去する。そして、ｎ-型炭化珪素エピタキシャル層２の表面（すなわち上側ｐ+型ベース領域３ｃおよび上側ｎ+型領域５ｂの表面）上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐ型ベース層６を、例えば１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐ型ベース層６を形成するためのエピタキシャル成長の条件を、例えば不純物濃度がｐ+型領域３の不純物濃度よりも低い１．５×１０17／ｃｍ3程度となるように設定してもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６を積層してなる炭化珪素半導体基体が形成される。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えばリン（Ｐ）をイオン注入する。それによって、ｐ型ベース層６の表面層の一部に例えば深さ０．３μｍ程度のｎ++型ソース領域７が形成される。ｎ++型ソース領域７を形成するためのイオン注入時のドーズ量を、例えばｎ+型炭化珪素基板１よりも不純物濃度が高くなるように設定してもよい。
次に、ｎ++型ソース領域７を形成するためのイオン注入時に用いたマスクを除去する。そして、ｐ型ベース層６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成し、この酸化膜をマスクとしてｐ型ベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、ｐ型ベース層６の表面領域の一部に深さ０．５μｍ程度のｐ++型コンタクト領域８が形成される。ｐ++型コンタクト領域８を形成するためのイオン注入時のドーズ量を、例えばｐ型ベース層６よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ++型コンタクト領域８を形成するためのイオン注入時に用いたマスクを除去する。ｎ+型ソース領域７を形成するためのイオン注入と、ｐ++型コンタクト領域８を形成するためのイオン注入と、の順序を入れ替えてもよい。ここまでの状態が図７に示されている。
次に、熱処理（アニール）を行って、例えばｐ+型領域３、第２ｐ+型領域４、ｎ型領域５、ｎ++型ソース領域７、ｐ++型コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば３分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面（すなわちｎ++型ソース領域７およびｐ++型コンタクト領域８の表面）上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、この酸化膜をマスクとしてドライエッチング等によってｎ++型ソース領域７およびｐ型ベース層６を貫通してｎ型領域５に達するトレンチ１８を形成する。トレンチ１８の底部は、第２ｐ+型領域４に達する。次に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。水素アニールは、例えば、１５００℃で行う。続いて、トレンチ１８を形成するために用いたマスクを除去する。ここまでの状態が図８に示されている。
次に、ｐ型ベース層６の表面（すなわちｎ++型ソース領域７およびｐ++型コンタクト領域８の表面）上に、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により厚さ０．７μｍの酸化膜を堆積し、フォトリソグラフィとウェットエッチングにより酸化膜の一部を除去してフィールド酸化膜１０を形成する。
次に、ｎ++型ソース領域７およびｐ++型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を形成する。この多結晶シリコン層はトレンチ１８内を埋めるように形成する。この多結晶シリコン層をパターニングして、トレンチ１８内部に残すことによって、ゲート電極１１が形成される。ゲート電極１１の一部は、トレンチ１８の上方（ソース電極パッド１５が設けられている側）からソース電極パッド１５側に突出していてもよい。
次に、ゲート絶縁膜９およびゲート電極１１を覆うように、層間絶縁膜１２を形成する。層間絶縁膜１２は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜１２およびゲート絶縁膜９をパターニングしてコンタクトホール、例えば、連結部コンタクトホール１７を形成し、ｎ++型ソース領域７およびｐ++型コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１２を平坦化する。
次に、コンタクトホール内および層間絶縁膜１２の上にソース電極１３となる導電性の膜を形成する。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。
次に、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１４を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１４とをオーミック接合する。ここまでの状態が図９に示されている。
次に、例えばスパッタ法によって、ソース電極１３および層間絶縁膜１２を覆うように、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンおよびアルミニウムを順に積層する。その後、選択的に除去して、素子全体の活性領域２０および連結部３０を覆うように残すことによって、ソース電極パッド１５を形成し、ゲートパッド部４０を覆うように残すことによって、ゲート電極パッド１６を形成する。
次に、裏面電極１４の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、裏面電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ｎ型領域を、活性領域の下部に設けないことにより、ゲートパッド部の下部におけるｎ型不純物の濃度を、第２ｐ+型領域の直下におけるｎ型不純物の濃度より低くすることができる。これにより、素子の耐圧を律速する部位を、トレンチの底部の第２ｐ+型領域ではなくゲートパッド部の下部とすることができる。すなわち、第２ｐ+型領域の耐圧をゲートパッド部の下部の耐圧よりも高くすることができる。
このため、選択的にゲートパッド部の下部においてアバランシェ・ブレークダウンを発生させ、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。したがって、例えば、トレンチの底部のゲート絶縁膜へキャリアが注入されることによるゲート絶縁膜の内部の局所電界の変調や、ゲート絶縁膜の絶縁破壊を抑制することができる。
また、実施の形態にかかる炭化珪素半導体装置によれば、ゲートパッド下部ｐ+型領域とｎ-型炭化珪素エピタキシャル層との界面が、ｎ型領域とｎ-型炭化珪素エピタキシャル層との界面より浅い。これにより、ｎ型領域が設けられない領域におけるｐｎ接合を、ｐ+型領域とｎ型領域とのｐｎ接合および第２ｐ+型領域とｎ型領域とのｐｎ接合より深い位置にすることができる。このため、トレンチの底部のゲート絶縁膜に高電界が印加されることを防止し、高耐電圧化が可能となる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。例えば、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いることで、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に適用することができる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素エピタキシャル層
３ ｐ+型領域
３ａ ゲートパッド下部ｐ+型領域
３ｂ 下側ｐ+型領域
３ｃ 上側ｐ+型領域
４ 第２ｐ+型領域
５ ｎ型領域
５ａ 下側ｎ型領域
５ｂ 上側ｎ型領域
６ ｐ型ベース層
７ ｎ++型ソース領域
８ ｐ++型コンタクト領域
９ ゲート絶縁膜
１０ フィールド酸化膜
１１ ゲート電極
１１ａ ゲートパッド下部ゲート電極
１２ 層間絶縁膜
１３ ソース電極
１４ 裏面電極
１５ ソース電極パッド
１６ ゲート電極パッド
１７ 連結部コンタクトホール
１８ トレンチ
２０ 活性領域
２１ ｎ-型領域
３０ 連結部
４０ ゲートパッド部

Claims (3)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた第１導電型の第１エピタキシャル成長層と、
    前記第１エピタキシャル成長層の内部に選択的に設けられた前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第１半導体領域と、
    前記第１エピタキシャル成長層の、前記半導体基板側に対して反対側に設けられた第２導電型の第２エピタキシャル成長層と、
    前記第２エピタキシャル成長層の内部に選択的に設けられた前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第２半導体領域と、
    前記第２半導体領域および前記第２エピタキシャル成長層を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    前記ゲート電極と電気的に接続されたゲート電極パッドと、
    前記第１エピタキシャル成長層の表面に選択的に設けられ、前記第２エピタキシャル成長層に接する第２導電型の第３半導体領域と、
    前記第１エピタキシャル成長層の内部に選択的に設けられ、前記トレンチの底面を覆う第２導電型の第４半導体領域と、
    を備え、
    前記第１半導体領域は、前記ゲート電極パッドの下部に設けられておらず、
    前記第１半導体領域の深さは、前記第３半導体領域および前記第４半導体領域の深さよりも深く、
    前記第１半導体領域が設けられない領域における前記第３半導体領域と前記第１エピタキシャル成長層との界面は、前記第３半導体領域と前記第１半導体領域との界面より、前記半導体基板側にあることを特徴とする半導体装置。
  2. 前記第１半導体領域は、前記ゲート電極と前記ゲート電極パッドとを接続する連結部の下部に設けられていないことを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板のおもて面に第１導電型の第１エピタキシャル成長層を形成する第１工程と、
    前記第１エピタキシャル成長層の内部に選択的に前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第１半導体領域を形成する第２工程と、
    前記第１エピタキシャル成長層の、前記半導体基板側に対して反対側に第２導電型の第２エピタキシャル成長層を形成する第３工程と、
    前記第２エピタキシャル成長層の内部に選択的に前記第１エピタキシャル成長層よりも不純物濃度の高い第１導電型の第２半導体領域を形成する第４工程と、
    前記第２半導体領域および前記第２エピタキシャル成長層を貫通して前記第１半導体領域に達するトレンチを形成する第５工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
    前記第２半導体領域および前記第２エピタキシャル成長層に接する第１電極を形成する第７工程と、
    前記半導体基板の裏面に第２電極を形成する第８工程と、
    前記ゲート電極と電気的に接続されたゲート電極パッドを形成する第９工程と、
    を含み、
    前記第１工程の後、前記第３工程の前に、
    前記第１エピタキシャル成長層の表面に、前記第２エピタキシャル成長層に接する第２導電型の第３半導体領域を選択的に形成する第１０工程と、
    前記第１エピタキシャル成長層の内部に、前記トレンチの底面を覆う第２導電型の第４半導体領域を選択的に形成する第１１工程と、をさらに含み、
    前記第２工程では、
    前記第１半導体領域を、前記ゲート電極パッドの下部に形成せず、かつ前記第１半導体領域の深さを、前記第３半導体領域および前記第４半導体領域の深さよりも深くすることで、前記第１半導体領域が設けられない領域における前記第３半導体領域と前記第１エピタキシャル成長層との界面を、前記第３半導体領域と前記第１半導体領域との界面より、前記半導体基板側にすることを特徴とする半導体装置の製造方法。
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