JP2016213419A - 炭化珪素半導体装置 - Google Patents

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透 日吉
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光亮 内田
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Abstract

【課題】閾値電圧の変動を低減可能な炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７とを有している。第１主面１０ａには、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、側面ＳＷと連続して設けられた底部ＢＴとにより規定されるトレンチＴＲが設けられている。１７５℃の温度下において、ゲート電極２７に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。【選択図】図１

Description

本開示は、炭化珪素半導体装置に関する。
たとえば国際公開２０１２／０１７７９８号（特許文献１）には、炭化珪素基板の主表面にゲートトレンチが設けられたトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
国際公開２０１２／０１７７９８号
本開示の目的は、閾値電圧の変動を低減可能な炭化珪素半導体装置を提供することである。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域とを含む。第１主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、側面と連続して設けられた底部とにより規定されるトレンチが設けられている。第１主面は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面である。第１主面と側面とが成す角度は、９５°以上１３０°以下である。ゲート絶縁膜は、側面において第２不純物領域と接する。ゲート電極は、ゲート絶縁膜上に設けられている。１７５℃の温度下において、ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。
本開示に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを備えている。炭化珪素基板は、第１主面と、第１主面と反対側の第２主面とを有する。炭化珪素基板は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域とを含む。第１主面には、第３不純物領域および第２不純物領域を貫通して第１不純物領域に至る側面と、側面と連続して設けられた底部とにより規定されるトレンチが設けられている。第１主面は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面である。第１主面と側面とが成す角度は、９５°以上１３０°以下である。ゲート絶縁膜は、側面において第２不純物領域と接する。ゲート電極は、ゲート絶縁膜上に設けられている。１７５℃の温度下において、ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値を、第２の閾値電圧で除した値は、０．０８以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。
本開示によれば、閾値電圧の変動を低減可能な炭化珪素半導体装置を提供することができる。
実施の形態に係る炭化珪素半導体装置の構成を示す断面模式図である。 活性領域における炭化珪素基板の形状を示す斜視模式図である。 ナトリウムの総数の定義を説明するための図である。 第１主面のオフ方向を説明するための図である。 炭化珪素半導体装置の閾値電圧の定義を説明するための図である。 第１の閾値電圧および第２の閾値電圧を説明するための図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第１工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第２工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第３工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第４工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第５工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第６工程を示す断面模式図である。 実施の形態に係る炭化珪素半導体装置の製造方法の第７工程を示す断面模式図である。 ナトリウムの総数を測定するためのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の構成を示す断面模式図である。
発明者らは、閾値電圧が変動する原因の一つとして、ゲート絶縁膜付近におけるナトリウム原子の存在に着目した。ゲート絶縁膜付近に存在するナトリウム原子は、ＭＯＳＦＥＴの動作時に電荷を供給することにより、閾値電圧が変化すると考えられる。詳細な研究の結果、ゲート絶縁膜付近におけるナトリウムの総数をある一定数以下とすることにより、ゲートバイアスストレスによる閾値電圧の変動を低減可能であることが分かってきた。
ナトリウム原子は、雰囲気中にある濃度で存在する。そのため、炭化珪素半導体装置の製造過程において、ナトリウム原子がゲート絶縁膜付近に取り込まれると考えられる。特に、熱処理工程においては、室温の製造工程と比較して、ナトリウム原子の拡散が進行しやすい。そのため、雰囲気中のナトリウム原子は、特に熱処理工程において、層間絶縁膜の表面からゲート電極中に入りこみ、さらにはゲート絶縁膜付近にまで拡散すると考えられる。たとえばソース電極の合金化アニール工程においては、炭化珪素基板が１０００℃程度にまで加熱されるため、ナトリウム原子がゲート絶縁膜付近にまで拡散しやすいと考えられる。
ゲート絶縁膜に対するナトリウム原子の拡散を抑制するためには、たとえば層間絶縁膜上に厚い珪素基板を配置した状態で合金化アニールを行うことが考えられる。珪素基板がナトリウム原子を吸収することで、ゲート絶縁膜に対するナトリウム原子の拡散が抑制されると考えられる。また層間絶縁膜の厚みを大きくすることによっても、ゲート絶縁膜に対するナトリウムの拡散を抑制可能であると考えられる。
［実施形態の説明］
（１）本開示に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７とを備えている。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１３と、第１不純物領域１２から隔てられるように第２不純物領域１３上に設けられ、かつ第１導電型を有する第３不純物領域１４とを含む。第１主面１０ａには、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、側面ＳＷと連続して設けられた底部ＢＴとにより規定されるトレンチＴＲが設けられている。第１主面１０ａは、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面である。第１主面１０ａと側面ＳＷとが成す角度θ１は、９５°以上１３０°以下である。ゲート絶縁膜１５は、側面ＳＷにおいて第２不純物領域１３と接する。ゲート電極２７は、ゲート絶縁膜１５上に設けられている。１７５℃の温度下において、ゲート電極２７に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。これにより、閾値電圧の変動を低減可能な炭化珪素半導体装置を提供することができる。また閾値電圧自体を高くすることができる。
（２）本開示に係る炭化珪素半導体装置１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７とを備えている。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素基板１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１３と、第１不純物領域１２から隔てられるように第２不純物領域１３上に設けられ、かつ第１導電型を有する第３不純物領域１４とを含む。第１主面１０ａには、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側面ＳＷと、側面ＳＷと連続して設けられた底部ＢＴとにより規定されるトレンチＴＲが設けられている。第１主面１０ａは、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面である。第１主面１０ａと側面ＳＷとが成す角度θ１は、９５°以上１３０°以下である。ゲート絶縁膜１５は、側面ＳＷにおいて第２不純物領域１３と接する。ゲート電極２７は、ゲート絶縁膜１５上に設けられている。１７５℃の温度下において、ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値を、第２の閾値電圧で除した値は、０．０８以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。これにより、閾値電圧の変動を低減可能な炭化珪素半導体装置を提供することができる。また閾値電圧自体を高くすることができる。
（３）上記（１）または（２）に係る炭化珪素半導体装置１において、オフ方向は、＜１−１００＞方向から｛０００１｝面内において５°以内の方向および＜１１−２０＞方向から｛０００１｝面内において５°以内の方向のいずれかであってもよい。
（４）上記（１）または（２）に係る炭化珪素半導体装置１において、側面は、｛０３−３８｝面を含んでもよい。これにより、チャネル移動度を向上することができる。
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１は、ゲート電極２７に接続され、かつ第１主面１０ａに対面するゲートパッド３をさらに備えていてもよい。ゲート絶縁膜１５は、第１主面１０ａと、ゲートパッド３との間に設けられた絶縁膜部１５ｂを含んでもよい。ゲート電極２７は、絶縁膜部１５ｂ上に設けられた電極部２７ｂを含んでもよい。絶縁膜部１５ｂと電極部２７ｂとの界面を第１の界面１５ｂ１とし、絶縁膜部１５ｂと炭化珪素基板１０との界面のうち、第１の界面１５ｂ１と対向する領域を第２の界面１５ｂ２とした場合、第１の界面１５ｂ１の法線方向に沿って第１の界面１５ｂ１から絶縁膜部１５ｂの厚みだけ電極部２７ｂ側に離れた第１仮想面２ａと、第２の界面１５ｂ２の法線方向に沿って第２の界面１５ｂ２から絶縁膜部１５ｂの厚みだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ｂ１の面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下であってもよい。
［実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
まず、本実施の形態に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴの構成について説明する。
図１に示されるように、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ゲートパッド３と、層間絶縁膜２２と、絶縁膜４と、ソース電極１６と、ソース配線１９と、ドレイン電極２０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素エピタキシャル層２４を含む。炭化珪素基板１０は、第１主面１０ａと、第１主面１０ａと反対側の第２主面１０ｂとを有する。炭化珪素エピタキシャル層２４は第１主面１０ａを構成し、炭化珪素単結晶基板１１は第２主面１０ｂを構成する。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素である。炭化珪素単結晶基板１１は、たとえば窒素（Ｎ）などの不純物を含みｎ型（第１導電型）の導電型を有する。炭化珪素エピタキシャル層２４は、ドリフト領域１２（第１不純物領域１２）と、ボディ領域１３（第２不純物領域１３）と、ソース領域１４（第３不純物領域１４）と、ｐ+領域１８とを主に有する。
ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１２が含むｎ型不純物の濃度は、たとえば１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。ドリフト領域１２が含むｎ型不純物の濃度は、炭化珪素単結晶基板１１が含むｎ型不純物の濃度よりも低くてもよい。
ボディ領域１３はドリフト領域１２上に設けられている。ボディ領域１３は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１３が含むｐ型不純物の濃度は、たとえば１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下である。ボディ領域１３が含むｐ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高くてもよい。
ソース領域１４は、ボディ領域１３によってドリフト領域１２から隔てられるようにボディ領域１３上に設けられている。ソース領域１４は、たとえば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４は、第１主面１０ａを構成していてもよい。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高くてもよい。
ｐ+領域１８は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含んでおり、ｐ型の導電型を有する。ｐ+領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高くてもよい。ｐ+領域１８は、コンタクト領域１８ａと、高濃度ｐ型領域１８ｂとを有する。コンタクト領域１８ａは、ソース電極１６とボディ領域１３とに接している。コンタクト領域１８ａは、ソース領域１４を貫通している。高濃度ｐ型領域１８ｂは、第２絶縁膜部１５ｂと、ボディ領域１３と、ソース領域１４とに接している。
ＭＯＳＦＥＴ１は、活性領域と、平面視（炭化珪素基板１０の第２主面１０ｂに対して垂直な方向に沿って見た視野）において活性領域を取り囲む外周領域とにより構成されている。外周領域は、たとえばガードリングまたはフィールドストップなどの耐圧構造を含む領域である。高濃度ｐ型領域１８ｂは、外周領域に設けられている。コンタクト領域１８ａは、活性領域に設けられている。コンタクト領域１８ａの一部は、外周領域に設けられていてもよい。
第１主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは、側面ＳＷと、側面ＳＷと連続して設けられた底部ＢＴにより規定される。側面ＳＷは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る。底部ＢＴは、ドリフト領域１２に位置する。ボディ領域１３は、ゲート絶縁膜１５に接するチャネル領域ＣＨを含む。チャネル領域ＣＨは、オン状態において電流が流れるように構成されている領域である。第１主面１０ａと側面ＳＷとが成す角度θ１は、たとえば９５°以上１３０°以下である。側面ＳＷは、たとえば｛０００１｝面に対して５０°以上７０°以下傾斜した面であってもよし、（０００−１）面に対して５０°以上７０°以下傾斜した面であってもよい。底部ＢＴは、第１主面１０ａとほぼ平行な面であってもよい。断面視（第２主面１０ｂに対して平行な方向から見た視野）において、トレンチＴＲは、Ｖ形状を有してもよい。
図２は、図１のＭＯＳＦＥＴ１から炭化珪素基板１０の活性領域だけを取り出して示した斜視模式図である。図２に示されるように、ソース領域１４およびボディ領域１３は、側面ＳＷに露出している。ドリフト領域１２は、側面ＳＷおよび底部ＢＴの各々に露出している。底部ＢＴと側面ＳＷとがつながる部分はトレンチＴＲの角部を構成している。平面視において、トレンチＴＲは、ハニカム構造を有する網目を構成するように延在していてもよい。平面視において、ソース領域１４およびコンタクト領域１８ａにより構成された炭化珪素基板１０の第１主面１０ａは、多角形の形状を有し、好ましくは六角形の形状を有する。平面視において、ボディ領域１３、ソース領域１４およびコンタクト領域１８ａの各々は、六角形の外形を有する。
図１に示されるように、ゲート絶縁膜１５は、底部ＢＴおよび側面ＳＷに接する第１絶縁膜部１５ａと、第１主面１０ａに接する第２絶縁膜部１５ｂとを含む。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料により構成されている。第１絶縁膜部１５ａは、底部ＢＴにおいてドリフト領域１２と接し、かつ側面ＳＷにおいてソース領域１４、ボディ領域１３およびドリフト領域１２の各々と接していてもよい。第１絶縁膜部１５ａは、たとえば活性領域と外周領域とに設けられている。第２絶縁膜部１５ｂは、たとえば外周領域に設けられている。第２絶縁膜部１５ｂは、第１主面１０ａにおいてソース領域１４と、高濃度ｐ型領域１８ｂとに接していてもよい。断面視において、角部における第２主面１０ｂに対して垂直な方向の第１絶縁膜部１５ａの厚みは、角部と角部との中間位置における第２主面１０ｂに対して垂直な方向における第１絶縁膜部１５ａの厚みよりも大きくてもよい。
ゲート電極２７は、ゲート絶縁膜１５上に設けられている。ゲート電極２７は、第１絶縁膜部１５ａ上に設けられた第１電極部２７ａと、第２絶縁膜部１５ｂ上に設けられた第２電極部２７ｂとを含む。ゲート電極２７は、たとえば不純物を含むポリシリコンから構成されている。第１電極部２７ａは、たとえば活性領域と外周領域とに設けられている。第２電極部２７ｂは、たとえば外周領域に設けられている。
ソース電極１６は、第１主面１０ａ上に設けられている。ソース電極１６は、たとえばソース領域１４と、コンタクト領域１８ａとに接している。ソース電極１６は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。ソース電極１６は、ソース領域１４とオーミック接合している。ソース電極１６は、コンタクト領域１８ａとオーミック接合している。
ドレイン電極２０は、第２主面１０ｂにおいて炭化珪素単結晶基板１１と接している。ドレイン電極２０は、ドリフト領域１２と電気的に接続されている。ドレイン電極２０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。ドレイン電極２０は、たとえば活性領域と外周領域とに設けられている。
層間絶縁膜２２は、ゲート電極２７およびゲート絶縁膜１５に接して設けられている。層間絶縁膜２２は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜２２は、ゲート電極２７とソース電極１６とを電気的に絶縁している。層間絶縁膜２２の一部は、トレンチＴＲの内部に設けられていてもよい。絶縁膜４は、第２電極部２７ｂ上に設けられている。絶縁膜４は、たとえば二酸化珪素を含む材料から構成されている。絶縁膜４は、外周領域に設けられている。ソース配線１９はソース電極１６に接している。ソース配線１９は、たとえばアルミニウムを含む材料から構成されている。ソース配線１９は、層間絶縁膜２２を覆うように設けられている。
ゲートパッド３は、ゲート電極２７に接続されている。ゲートパッド３は、ゲート電極２７に対してゲート電圧を印加可能に構成されている。ゲートパッド３は、絶縁膜４上に設けられている。ゲートパッド３は、第１主面１０ａに対面する。第２絶縁膜部１５ｂは、第１主面１０ａと、ゲートパッド３との間に設けられている。第２電極部２７ｂは、第２絶縁膜部１５ｂと、絶縁膜４と挟まれている。ゲートパッド３は、絶縁膜４の側面と、層間絶縁膜２２の側面とに接し、第２電極部２７ｂに接続されている。ゲートパッド３は、たとえばアルミニウムを含む材料から構成されている。ゲートパッド３は、外周領域に設けられている。
次に、界面領域におけるナトリウムの総数について説明する。
図１および図３に示されるように、第２絶縁膜部１５ｂと第２電極部２７ｂの界面を第１の界面１５ｂ１とし、第２絶縁膜部１５ｂと炭化珪素基板１０との界面のうち、第１の界面１５ｂ１と対向する領域を第２の界面１５ｂ２とする。第１の界面１５ｂ１の法線方向Ｙに沿って第１の界面１５ｂ１から第２絶縁膜部１５ｂの厚みａだけ第２電極部２７ｂ側に離れた第１仮想面２ａと、第２の界面１５ｂ２の法線方向Ｙに沿って第２の界面１５ｂ２から第２絶縁膜部１５ｂの厚みａだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた領域を界面領域Ｒとする。界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ｂ１の面積で除した値は、好ましくは５×１０10ａｔｏｍｓ／ｃｍ2以下であり、より好ましくは、３×１０10ａｔｏｍｓ／ｃｍ2以下であり、さらに好ましくは、１×１０10ａｔｏｍｓ／ｃｍ2以下である。
図３に示されるように、界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ｂ１の面積で除した値とは、第１の界面１５ｂ１の単位面積（１ｃｍ2）あたりの界面領域Ｒ中におけるナトリウム原子の数である。言い換えれば、界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ｂ１の面積で除した値とは、図３に示す直方体に含まれるナトリウム原子の総数である。なお、ナトリウムの総数は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｐｒｏｂｅ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｅｒ）により測定可能である。
第１主面１０ａは、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面である。好ましくは、第１主面１０ａは、（０００−１）面または（０００−１）面がオフ方向に８°以下の角度だけ傾斜した面である。つまり、第１主面１０ａのオフ角は８°以下である。図４に示されるように、第１主面１０ａが｛０００１｝面からオフ角θ２だけオフ方向ＯＤに傾斜した面である場合、第１主面１０ａの法線と＜０００１＞方向とが成す角度がオフ角θ２である。オフ方向は、＜１−１００＞方向であってもよいし、＜１１−２０＞方向であってもよい。図４に示されるように、オフ方向は、＜１−１００＞方向から｛０００１｝面内において方位角ψ以内の方向であってよい。方位角ψは、たとえば５°である。つまり、オフ方向は、＜１−１００＞方向から｛０００１｝面内において５°以内の方向であってもよい。オフ方向は、＜１１−２０＞方向から｛０００１｝面内において５°以内の方向のいずれかであってもよい。側面ＳＷは、｛０３−３８｝面を含んでもよい。
次に、炭化珪素半導体装置の閾値電圧（Ｖth）の定義について説明する。
まずゲート電圧（つまりゲートソース間電圧Ｖgs）を変化させてドレイン電流（つまりソースドレイン間電流Ｉd）を測定する。ゲート電圧が閾値電圧より低い場合、ゲート絶縁膜１５直下に位置するボディ領域１３とドリフト領域１２との間のｐｎ接合が逆バイアスとなり非導通状態（オフ状態）となり、ソース電極１６およびドレイン電極２０間にはドレイン電流は、ほとんど流れない。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ボディ領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間にドレイン電流が流れはじめる。つまり、閾値電圧は、ドレイン電流が流れ始めるゲート電圧のことである。より詳細には、図５に示すように、閾値電圧は、ソースドレイン間の電圧（Ｖds）が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧のことである。閾値電圧は、室温で測定される。閾値電圧を測定する際のドレイン電流密度は、たとえば５ｍＡ／ｃｍ2である。
次に、炭化珪素半導体装置の閾値電圧の変動量および変動率について説明する。
図６に示されるように、炭化珪素半導体装置に印加されるゲート電圧を変化させてドレイン電流を測定し、ゲート電圧とドレイン電流の関係３ａをプロットする。ゲート電圧をｘ軸とし、ドレイン電流をｙ軸とする。ソースドレイン間の電圧が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧を第１の閾値電圧（Ｖth1）とする。次に、炭化珪素半導体装置のゲート電極２７に対して正電圧または負電圧を一定時間印加するストレス試験が実施される。具体的には、ソース電極１６とドレイン電極２０を同電位にした状態で、ソース電極１６に対するゲート電極２７の電位差が正電圧（＋２０Ｖ）および負電圧（−１０Ｖ）のいずれかに保持される。その後、炭化珪素半導体装置に印加されるゲート電圧を変化させてドレイン電流を測定し、ゲート電圧とドレイン電流の関係３ｂをプロットする。ソースドレイン間の電圧が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧を第２の閾値電圧（Ｖth2）とする。図６に示すように、ストレス試験の後、閾値電圧が変動する場合がある。特に、閾値電圧が負側に変動すると、ノーマリオフ動作すべきスイッチ動作がオンとなってしまう場合がある。
本実施の形態に係るＭＯＳＦＥＴ１によれば、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値（言い換えれば、閾値電圧の変動量）は、０．２５Ｖ以下となるように構成されている。閾値電圧の変動量は、好ましくは０．２Ｖ以下となるように構成されており、より好ましくは０．１５Ｖ以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。第２の閾値電圧は、好ましくは２．７Ｖ以上となるように構成されており、より好ましくは２．９Ｖ以上となるように構成されている。第２の閾値電圧は、第１の閾値電圧よりも高くなってもよいし、第１の閾値電圧よりも低くなってもよい。
つまり、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されており、第２の閾値電圧は、２．５Ｖ以上となるように構成されているが、１７５℃の温度下において、ゲート電極２７に対して２０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖより大きくなるように構成されており、第２の閾値電圧は、２．５Ｖ未満となるように構成されていてもよい。
反対に、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖより大きくなるように構成されており、第２の閾値電圧は、２．５Ｖ未満となるように構成されているが、１７５℃の温度下において、ゲート電極２７に対して２０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されており、第２の閾値電圧は、２．５Ｖ以上となるように構成されていてもよい。
好ましくは、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下であり、第２の閾値電圧は、２．５Ｖ以上であり、かつ１７５℃の温度下において、ゲート電極２７に対して２０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されており、かつ第２の閾値電圧は、２．５Ｖ以上となるように構成されている。
本実施の形態に係るＭＯＳＦＥＴ１によれば、１７５℃の温度下において、ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値を、第２の閾値電圧で除した値（言い換えれば、閾値電圧の変動率）は、０．０８（つまり８％）以下となるように構成されている。閾値電圧の変動率は、好ましくは０．０７（つまり７％）以下となるように構成されており、より好ましくは０．０５（つまり５％）以下となるように構成されている。
上述のように、ゲート電極２７に対して−１０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合およびゲート電極２７に対して２０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合のいずれかにおいて、閾値電圧の変動量は、８％より大きくてもよい。
好ましくは、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、閾値電圧の変動率が８％以下となり、かつ１７５℃の温度下において、ゲート電極２７に対して２０Ｖのゲート電圧を１００時間印加するストレス試験を行う場合に、閾値電圧の変動率が８％以下となるように構成されている。
次に、実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず、炭化珪素基板を準備する工程が実施される。図７に示されるように、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層１２が形成される。具体的には、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層１２が形成される。エピタキシャル成長の際、不純物として、たとえば窒素（Ｎ）またはリン（Ｐ）などのｎ型不純物が導入される。炭化珪素エピタキシャル層１２は、ｎ型の導電型を有する。炭化珪素基板１０は、炭化珪素エピタキシャル層１２を構成する第１主面１０ａと、第１主面１０ａと反対側でありかつ炭化珪素単結晶基板１１を構成する第２主面１０ｂとを有する。第１主面１０ａは、たとえば｛０００１｝面であり、好ましくは（０００−１）面である。第１主面１０ａは、（０００−１）面から８°以下オフした面であってもよい。
次に、第１主面１０ａに対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、ボディ領域１３が形成される。次に、ボディ領域１３に対して、たとえばリンなどのｎ型不純物が、ボディ領域１３よりも浅い深さでイオン注入されることによりソース領域１４が形成される。次に、ソース領域１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入されることにより、ｐ+領域１８が形成される（図８参照）。ｐ+領域１８は、ソース領域１４を貫通し、ボディ領域１３に接するように形成される。ｐ+領域１８は、コンタクト領域１８ａと、コンタクト領域１８ａよりも外周側に設けられた高濃度ｐ型領域１８ｂとを含む。
次に、炭化珪素基板１０にイオン注入された不純物を活性化するため活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。活性化アニールの時間は、たとえば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
次に、トレンチを形成する工程が実施される。まず第１主面１０ａ上に、開口部を有するマスク層（図示せず）が形成される。マスク層として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。次に、マスク層の開口部において、ソース領域１４と、ボディ領域１３と、ドリフト領域１２の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、第１主面１０ａに対してほぼ垂直な側部と、側部と連接し、かつ第１主面１０ａとほぼ平行な底部とを有する凹部が形成される。
次に、凹部において熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。熱エッチング後、マスク層は、たとえばフッ酸（ＨＦ）を用いて第１主面１０ａから除去される。
上記熱エッチングにより、第１主面１０ａにトレンチＴＲが形成される（図９参照）。トレンチＴＲは、ソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至る側面ＳＷと、ドリフト領域１２に位置する底部ＢＴとにより規定されている。
次に、ゲート絶縁膜を形成する工程が実施される。炭化珪素基板１０を熱酸化することにより、ソース領域１４と、ボディ領域１３と、ドリフト領域１２と、ｐ+領域１８とに接するゲート絶縁膜１５が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、たとえば１３００℃以上１４００℃以下の温度で加熱される。これにより、トレンチＴＲ内に設けられ、かつ第１主面１０ａと接するゲート絶縁膜１５が形成される。ゲート絶縁膜１５は、側面ＳＷにおいて、ソース領域１４、ボディ領域１３およびコンタクト領域１８ａと接する第１絶縁膜部１５ａと、第１主面１０ａにおいて高濃度ｐ型領域１８ｂと接する第２絶縁膜部１５ｂとを含む。第１絶縁膜部１５ａと、第２絶縁膜部１５ｂとは、同時に形成される。
次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、たとえば１１００℃以上１３００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガス（たとえばＮ2Ｏ）が雰囲気ガスとして用いられてもよい。ＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、たとえば上記ＮＯアニールの加熱温度以上である。Ａｒアニールの時間は、たとえば１時間程度である。これにより、ゲート絶縁膜１５とボディ領域１３との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
次に、ゲート電極を形成する工程が実施される。図１０に示されるように、ゲート電極２７は、ゲート絶縁膜１５上に形成される。ゲート電極２７は、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。ゲート電極２７は、第１絶縁膜部１５ａ上に設けられる第１電極部２７ａと、第２絶縁膜部１５ｂ上に設けられる第２電極部２７ｂとを含む。第２電極部２７ｂは、第１主面１０ａに対面するように設けられる。第１電極部２７ａと、第２電極部２７ｂとは、同時に形成される。
次に、層間絶縁膜２２が形成される。具体的には、ゲート電極２７を覆い、かつゲート絶縁膜１５と接するように層間絶縁膜２２が形成される。層間絶縁膜２２は、たとえば、化学気相成長法により形成される。層間絶縁膜２２は、たとえば二酸化珪素を含む材料である。好ましくは、断面視において、ソース領域１４とボディ領域１３との境界部と、トレンチＴＲの側面ＳＷとが接する位置Ａと、層間絶縁膜２２の表面２２ａとの最短距離Ｗ（図１参照）が１．２μｍ以上となるように、層間絶縁膜２２がゲート電極２７上に形成される。これにより、外部からＮａがボディ領域１３に対面するゲート絶縁膜１５に取り込まれることを効果的に抑制することができる。好ましくは、ウエハ面内の全てのセル領域において、最短距離Ｗは１．２μｍ以上である。より好ましくは、最短距離Ｗは１．３μｍ以上である。
次に、ソース電極を形成する工程が実施される。具体的には、層間絶縁膜２２およびゲート絶縁膜１５に開口部が形成されるようにエッチングが行われることにより、当該開口部にソース領域１４およびコンタクト領域１８ａが層間絶縁膜２２およびゲート絶縁膜１５から露出する。次に、第１主面１０ａにおいてソース領域１４およびコンタクト領域１８ａに接するソース電極１６が形成される。ソース電極１６は、たとえばスパッタリング法により形成される。ソース電極１６は、たとえばＴｉ、ＡｌおよびＳｉを含む材料から構成される。
次に、層間絶縁膜２２上に珪素を含む材料から構成された蓋５が形成される（図１１参照）。蓋５は、たとえば珪素基板である。第２主面１０ｂと垂直な方向における蓋５の厚みは、たとえば５００μｍ以上である。蓋５は、層間絶縁膜２２の表面２２ａの一部に接し、かつソース電極１６から離間するように、層間絶縁膜２２上に形成される。トレンチＴＲの底部ＢＴに対面する領域において、蓋５と、層間絶縁膜２２とが離間していてもよい。ここで、第１主面１０ａ側に、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６と、層間絶縁膜２２とが形成された炭化珪素基板１０を、中間基板１００と呼ぶ。中間基板１００は、表面２２ａと、裏面１０ｂとを有する。層間絶縁膜２２が表面２２ａを構成し、炭化珪素単結晶基板１１が裏面１０ｂを構成する。
次に、表面２２ａ上に蓋５が形成された中間基板１００が、たとえば炭素製の収容部３４内に配置される。次に、炭素製のカバー６が収容部３４の開口部を覆うように配置される。これにより、中間基板１００の裏面１０ｂが収容部３４の底部と接し、蓋５はカバー６と対面するように、中間基板１００および蓋５が、収容部３４とカバー６とにより形成された空間内に配置される（図１２参照）。収容部３４およびカバー６は、たとえばグラファイトを含む材料により構成されている。
次に、合金化アニールが実施される。具体的には、ソース領域１４およびコンタクト領域１８ａと接するソース電極１６が、たとえば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、ソース電極１６の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８ａとオーミック接合する。
合金化アニール工程における熱処理によって、ナトリウムなどの金属不純物が、ゲート絶縁膜１５近傍に拡散し、閾値電圧の変動を引き起こすと考えられる。そこで、中間基板１００の表面２２ａ上に珪素製の蓋５を設けた後に合金化アニールを行うことにより、ゲート絶縁膜１５近傍にナトリウムなどの金属不純物が拡散することを抑制することができると考えられる。なお、合金化アニールを行うためのヒータが、ナトリウムの発生源の一つと推測される。
なお、トレンチ型のＭＯＳＦＥＴの場合、ソース電極１６は（０００−１）面側に設けられ、平面型（ゲートトレンチが形成されていない）ＭＯＳＦＥＴの場合、ソース電極１６は（０００１）面側に設けられる。炭化珪素の（０００−１）面は、炭化珪素の（０００１）面と比較して、ソース電極１６とオーミック接合しづらい。そのため、トレンチ型のＭＯＳＦＥＴの場合は、平面側のＭＯＳＦＥＴの場合と比較して、長時間合金化アニールが行われる。そのため、トレンチ型のＭＯＳＦＥＴの場合は、平面側のＭＯＳＦＥＴの場合と比較して、厚い蓋５を用いることが望ましい。
次に、蓋５が層間絶縁膜２２の表面２２ａから除去される。次に、ソース電極１６と電気的に接続されるソース配線１９が形成される。ソース配線１９は、ソース電極１６および層間絶縁膜２２上に形成される（図１３参照）。次に、ゲート電極２７の第２電極部２７ｂと接するゲートパッド３が絶縁膜４上に形成される。次に、炭化珪素基板１０の第２主面１０ｂと接するようにドレイン電極２０が形成される。以上により、実施の形態に係るＭＯＳＦＥＴ１（図１）が完成する。
なお上記実施の形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記実施の形態では、炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
次に、実施の形態に係るＭＯＳＦＥＴの作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１によれば、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。これにより、閾値電圧の変動を低減可能なＭＯＳＦＥＴを提供することができる。また閾値電圧自体を高くすることができる。
本実施の形態に係るＭＯＳＦＥＴ１によれば、１７５℃の温度下において、ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかゲート電圧を１００時間印加するストレス試験を行う場合に、ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値を、第２の閾値電圧で除した値は、０．０８以下となるように構成されている。第２の閾値電圧は、２．５Ｖ以上となるように構成されている。これにより、閾値電圧の変動を低減可能な炭化珪素半導体装置を提供することができる。また閾値電圧自体を高くすることができる。
また本実施の形態に係るＭＯＳＦＥＴ１によれば、オフ方向は、＜１−１００＞方向から｛０００１｝面内において５°以内の方向および＜１１−２０＞方向から｛０００１｝面内において５°以内の方向のいずれかであってもよい。
また本実施の形態に係るＭＯＳＦＥＴ１によれば、側面は、｛０３−３８｝面を含んでもよい。これにより、チャネル移動度を向上することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート電極２７に接続され、かつ第１主面１０ａに対面するゲートパッド３をさらに備えていてもよい。ゲート絶縁膜１５は、第１主面１０ａと、ゲートパッド３との間に設けられた第２絶縁膜部１５ｂを含んでもよい。ゲート電極２７は、第２絶縁膜部１５ｂ上に設けられた第２電極部２７ｂを含んでもよい。第２絶縁膜部１５ｂと第２電極部２７ｂとの界面を第１の界面１５ｂ１とし、第２絶縁膜部１５ｂと炭化珪素基板１０との界面のうち、第１の界面１５ｂ１と対向する領域を第２の界面１５ｂ２とした場合、第１の界面１５ｂ１の法線方向に沿って第１の界面１５ｂ１から第２絶縁膜部１５ｂの厚みだけ第２電極部２７ｂ側に離れた第１仮想面２ａと、第２の界面１５ｂ２の法線方向に沿って第２の界面１５ｂ２から第２絶縁膜部１５ｂの厚みだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ｂ１の面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下であってもよい。
１．サンプル準備
まず、サンプル１〜サンプル３に係るＭＯＳＦＥＴ１が、以下の条件を除き、上記実施の形態に記載の方法と同様の方法で作成される。表１に示されるように、サンプル１の層間絶縁膜２２の形成工程においては、最短距離Ｗ（図１参照）が１．３μｍとなるように、層間絶縁膜２２が形成される。サンプル２および３の層間絶縁膜２２の形成工程においては、最短距離Ｗ（図１参照）が１．０μｍとなるように層間絶縁膜２２が形成される。サンプル１および２の製造工程においては、層間絶縁膜２２の表面２２ａ上に珪素製の蓋５が配置される（図１１参照）。次に、表面２２ａに蓋５が配置された中間基板１００が収容部３４内に配置される。収容部３４上にカバー６が配置される（図１２参照）。サンプル３の製造工程においては、層間絶縁膜２２の表面２２ａ上に珪素製の蓋５が配置されることなく、中間基板１００が収容部３４内に配置され、収容部３４上にカバー６が配置される。次に、サンプル１〜３に対して合金化アニールが実施される。
Figure 2016213419
サンプル１〜サンプル３に係るＭＯＳＦＥＴが形成されるウエハと同じウエハ上に、図１４に示すＴＥＧが形成される。当該ＴＥＧは、界面領域Ｒにおけるナトリウムの総数を測定するために作成される。図１４に示されるように、炭化珪素基板１０上に二酸化珪素膜１５が設けられ、当該二酸化珪素膜１５上にポリシリコン２７が設けられる。二酸化珪素膜１５はゲート絶縁膜１５に対応し、ポリシリコン２７はゲート電極２７に対応する。ゲート絶縁膜１５の厚みは４５ｎｍである。ポリシリコン２７の厚みは３００ｎｍである。
２．実験
サンプル１〜サンプル３に係るＭＯＳＦＥＴ１の閾値電圧の変動量が測定される。具体的には、まず、サンプル１〜サンプル３に係るＭＯＳＦＥＴ１のゲート電極２７にゲートバイアスストレスが印加される前の第１の閾値電圧が測定される。次に、サンプル１〜サンプル３に係るＭＯＳＦＥＴ１に対してゲートバイアスストレスが印加される。
実験Ａでは、ゲートバイアスストレスとして、１７５℃の温度下において、ゲート電極２７に対して＋２０Ｖのゲート電圧が１００時間印加される。ゲートバイアスストレス印加後、第２の閾値電圧が測定される。第２の閾値電圧から第１の閾値電圧を差し引き閾値電圧の変動量が計算される。変動量を第２の閾値電圧で除することにより、閾値電圧の変動率が計算される。
実験Ｂでは、サンプル１〜サンプル３に係るＭＯＳＦＥＴ１のゲート電極２７にゲートバイアスストレスが印加される前の第１の閾値電圧が測定される。その後、１７５℃の温度下において、ゲート電極２７に対して−１０Ｖのゲート電圧が１００時間印加される。ゲートバイアスストレス印加後、第２の閾値電圧が測定される。第２の閾値電圧から第１の閾値電圧を差し引き閾値電圧の変動量が計算される。変動量を第２の閾値電圧で除することにより、閾値電圧の変動率が計算される。
なお、第１および第２閾値電圧は、室温で測定される。閾値電圧を測定する際のソースドレイン間の電圧Ｖｄｓは１０Ｖであり、ドレイン電流密度は５ｍＡ／ｃｍ2である。
またサンプル１〜サンプル３に係るＭＯＳＦＥＴと同じ条件で形成されるＴＥＧを用いてナトリウム濃度が測定される。ナトリウム濃度は、ＳＩＭＳによってポリシリコン２７の表面から炭化珪素基板１０の方向へＴＥＧを掘り進みながら測定される。ポリシリコン２７および二酸化珪素膜１５の第１の界面１５ｂ１から二酸化珪素膜１５の厚さ分（４５ｎｍ）だけポリシリコン２７の表面側に離れた第１仮想面２ａから、二酸化珪素膜１５および炭化珪素基板１０の第２の界面１５ｂ２から二酸化珪素膜１５の厚さ分（４５ｎｍ）だけ炭化珪素基板１０側に離れた第２仮想面２ｂまでナトリウム濃度を積分してＮａ総量を計算し、Ｎａ総量を第１の界面１５ｂ１の面積で除することにより、界面領域Ｒにおけるナトリウム原子の総量が計算される。
３．結果
次に、Ｎａ総量と、閾値電圧の変動量および閾値電圧の変動率との関係について説明する。表２は、実験Ａのゲートバイアスストレス（１７５℃、Ｖｇｓ＝＋２０Ｖ、１００時間）が印加された場合における閾値電圧の変動量と変動率である。表３は、実験Ｂのゲートバイアスストレス（１７５℃、Ｖｇｓ＝−１０Ｖ、１００時間）が印加された場合における閾値電圧の変動量と変動率である。
Figure 2016213419
表２に示されるように、実験Ａのゲートバイアスストレス（１７５℃、Ｖｇｓ＝＋２０Ｖ、１００時間）印加後において、サンプル１〜サンプル３に係るＭＯＳＦＥＴの第２の閾値電圧は、それぞれ３．１６Ｖ、３．２１Ｖおよび３．３５Ｖであり、全て２．５Ｖ以上である。サンプル１および２に係るＭＯＳＦＥＴの閾値電圧の変動量の絶対値は、それぞれ０．０６Ｖおよび０．１Ｖであり、共に０．２５Ｖ以下である。サンプル１および２に係るＭＯＳＦＥＴの閾値電圧の変動率の絶対値は、１．９％および３．１％であり、共に８％以下である。一方、サンプル３に係るＭＯＳＦＥＴの閾値電圧の変動量の絶対値は、０．２７Ｖであり、０．２５Ｖより大きい。サンプル３に係るＭＯＳＦＥＴの閾値電圧の変動率の絶対値は、８．１％であり、８％より大きい。
Figure 2016213419
表３に示されるように、実験Ｂのゲートバイアスストレス（１７５℃、Ｖｇｓ＝−１０Ｖ、１００時間）印加後において、サンプル１〜サンプル３に係るＭＯＳＦＥＴの第２の閾値電圧は、それぞれ２．９８Ｖ、２．９８Ｖおよび２．７７Ｖであり、全て２．５Ｖ以上である。サンプル１および２に係るＭＯＳＦＥＴの閾値電圧の変動量の絶対値は、それぞれ０．１２Ｖおよび０．１３Ｖであり、共に０．２５Ｖ以下である。サンプル１および２に係るＭＯＳＦＥＴの閾値電圧の変動率の絶対値は、４．０％および４．３％であり、共に８％以下である。一方、サンプル３に係るＭＯＳＦＥＴの閾値電圧の変動量の絶対値は、０．３１Ｖであり、０．２５Ｖより大きい。サンプル３に係るＭＯＳＦＥＴの閾値電圧の変動率の絶対値は、１１．２％であり、８％より大きい。
表２および表３に示されるように、サンプル１および２に係るＴＥＧのＮａ総量は、それぞれ３．００×１０９ａｔｏｍ／ｃｍ２および１．４０×１０１０ａｔｏｍ／ｃｍ２であり、共に５×１０１０ａｔｏｍ／ｃｍ２以下である。一方、サンプル３に係るＴＥＧのＮａ総量は、１．１０×１０１１ａｔｏｍ／ｃｍ２であり、５×１０１０ａｔｏｍ／ｃｍ２よりも大きい。なお、ＴＥＧのＮａ総量は、界面領域Ｒに含まれるＮａ総量と同じであると考えられる。以上の結果より、界面領域ＲのＮａ総数が５×１０1０ａｔｏｍｓ／ｃｍ２以下であるＭＯＳＦＥＴの閾値電圧の変動量は０．２５Ｖ以下であり、第２の閾値電圧は２．５Ｖ以上であり、かつ閾値電圧の変動率は８％以下であることが分かる。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 炭化珪素半導体装置（ＭＯＳＦＥＴ）
２ａ 第１仮想面
２ｂ 第２仮想面
３ ゲートパッド
３ａ，３ｂ 関係
４ 絶縁膜
５ 蓋
６ カバー
１０ 炭化珪素基板
１０ａ 第１主面
１０ｂ 第２主面
１１ 炭化珪素単結晶基板
１２ 第１不純物領域（ドリフト領域，炭化珪素エピタキシャル層）
１３ 第２不純物領域（ボディ領域）
１４ 第３不純物領域（ソース領域）
１５ ゲート絶縁膜（二酸化珪素膜）
１５ａ 第１絶縁膜部
１５ｂ 第２絶縁膜部（絶縁膜部）
１５ｂ２ 第２の界面
１５ｂ１ 第１の界面
１６ ソース電極
１８ ｐ型領域
１８ａ コンタクト領域
１８ｂ 高濃度ｐ型領域
１９ ソース配線
２０ ドレイン電極
２２ 層間絶縁膜
２２ａ 表面
２４ 炭化珪素エピタキシャル層
２７ ゲート電極（ポリシリコン）
２７ａ 第１電極部
２７ｂ 第２電極部（電極部）
３４ 収容部
１００ 中間基板
Ａ 位置
ＢＴ 底部
ＣＨ チャネル領域
ＯＤ オフ方向
Ｒ 界面領域
ＳＷ 側面
ＴＲ トレンチ
Ｗ 最短距離
Ｙ 法線方向

Claims (5)

  1. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、
    第１導電型を有する第１不純物領域と、
    前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域とを含み、
    前記第１主面には、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記側面と連続して設けられた底部とにより規定されるトレンチが設けられており、
    前記第１主面は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面であり、
    前記第１主面と前記側面とが成す角度は、９５°以上１３０°以下であり、さらに、
    前記側面において前記第２不純物領域と接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備え、
    １７５℃の温度下において、前記ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかのゲート電圧を１００時間印加するストレス試験を行う場合に、前記ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、前記ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、前記第１の閾値電圧と前記第２の閾値電圧との差の絶対値は、０．２５Ｖ以下となるように構成されており、かつ前記第２の閾値電圧は、２．５Ｖ以上となるように構成されている、炭化珪素半導体装置。
  2. 第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、
    前記炭化珪素基板は、
    第１導電型を有する第１不純物領域と、
    前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、
    前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域とを含み、
    前記第１主面には、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側面と、前記側面と連続して設けられた底部とにより規定されるトレンチが設けられており、
    前記第１主面は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下の角度だけ傾斜した面であり、
    前記第１主面と前記側面とが成す角度は、９５°以上１３０°以下であり、さらに、
    前記側面において前記第２不純物領域と接するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備え、
    １７５℃の温度下において、前記ゲート電極に対して−１０Ｖおよび２０Ｖの少なくともいずれかゲート電圧を１００時間印加するストレス試験を行う場合に、前記ストレス試験を行う前の閾値電圧を第１の閾値電圧とし、前記ストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、前記第１の閾値電圧と前記第２の閾値電圧との差の絶対値を、前記第２の閾値電圧で除した値は、０．０８以下となるように構成されており、かつ前記第２の閾値電圧は、２．５Ｖ以上となるように構成されている、炭化珪素半導体装置。
  3. 前記オフ方向は、＜１−１００＞方向から｛０００１｝面内において５°以内の方向および＜１１−２０＞方向から｛０００１｝面内において５°以内の方向のいずれかである、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記側面は、｛０３−３８｝面を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
  5. 前記ゲート電極に接続され、かつ前記第１主面に対面するゲートパッドをさらに備え、
    前記ゲート絶縁膜は、前記第１主面と、前記ゲートパッドとの間に設けられた絶縁膜部を含み、
    前記ゲート電極は、前記絶縁膜部上に設けられた電極部を含み、
    前記絶縁膜部と前記電極部との界面を第１の界面とし、前記絶縁膜部と前記炭化珪素基板との界面のうち、前記第１の界面と対向する領域を第２の界面とした場合、前記第１の界面の法線方向に沿って前記第１の界面から前記絶縁膜部の厚みだけ前記電極部側に離れた第１仮想面と、前記第２の界面の法線方向に沿って前記第２の界面から前記絶縁膜部の厚みだけ前記炭化珪素基板側に離れた第２仮想面とに挟まれた界面領域に含まれるナトリウムの総数を前記第１の界面の面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
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