JP2013243179A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】容易に形成することができる電界緩和構造を有する炭化珪素半導体装置を提供する。
【解決手段】炭化珪素基板１００は、第１の導電型を有する第１の層１２１と、第１の層１２１上に設けられ第２の導電型を有する第２の層１２２と、第２の層１２２上に設けられ、第１の導電型を付与するための不純物が添加された第３の層１２３とを有する。炭化珪素基板１００は、第３の層１２３および第２の層１２２を貫通して第１の層１２１に至るトレンチＴＲを有する。第１の層１２１は、第１の層１２１中においてトレンチＴＲから離れた位置に、不純物の濃度ピークを有する。
【選択図】図４

Description

この発明は、炭化珪素半導体装置に関するものであり、特に、トレンチを有する炭化珪素基板を含む炭化珪素半導体装置に関するものである。
トレンチゲート絶縁膜を有する炭化珪素半導体装置において、耐圧破壊を引き起こしやすい主な要因は、ゲート絶縁膜の絶縁破壊現象であると考えられている。たとえば特開２００９−１１７５９３号公報（特許文献１）に開示されているように、炭化珪素を適用したトレンチ型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)において、トレンチのコーナー部におけるゲート絶縁膜の電界による破壊が課題として認識されている。
上記公報に記載の技術によれば、電界緩和のために、トレンチよりも深いｐ+型ディープ層が設けられる。その目的で、ｐ+型ディープ層を設けるためのトレンチが形成され、次にこのトレンチ内を埋め込むエピタキシャル成長が行われる。他の技術としては、たとえば特開２００８−２７０６８１号公報（特許文献２）によれば、イオン注入によってトレンチの底部にｐ+領域が設けられる。
特開２００９−１１７５９３号公報 特開２００８−２７０６８１号公報
特開２００９−１１７５９３号公報に示された技術によれば、ｐ+型ディープ層のためのトレンチ形成工程と、このトレンチを埋め込む工程とが必要である。すなわち、工程上負担の大きい、微細加工およびエピタキシャル成長が必要である。
特開２００８−２７０６８１号公報に示された技術によれば、ｐ+領域の形成のためのイオン注入をトレンチの底部に選択的に行う必要がある。このｐ+領域は製造ばらつきに起因してトレンチにおいて、チャネルを形成するｐ領域とつながってしまうことがあり得る。この場合、チャネル構造が大きく変化するので、半導体装置の特性が大きく乱される。トレンチの微細化がより進められた場合、この問題はより顕著となる。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、容易に形成することができる電界緩和構造を有する炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は、第１の導電型を有する第１の層と、第１の層上に設けられ第２の導電型を有する第２の層と、第２の層上に設けられ、第１の導電型を付与するための不純物が添加された第３の層とを有する。炭化珪素基板は、第３の層および第２の層を貫通して第１の層に至るトレンチを有する。第１の層は、第１の層中においてトレンチから離れた位置に、不純物の濃度ピークを有する。ゲート絶縁膜はトレンチを被覆している。ゲート電極はゲート絶縁膜上に設けられている。ゲート電極はゲート絶縁膜を介して第２の層の表面に対向している。
上記炭化珪素半導体装置によれば、電界緩和のためにトレンチ近傍に形成される構造は、第１の層中における上述した不純物の濃度ピークであり、第１の層の導電型である第１の導電型と異なる第２の導電型を有する領域が形成されるわけではない。よってそのように第２の導電型を有する領域が、第２の導電型を有する第２の層と、製造ばらつきに起因して接近し過ぎてしまったりつながってしまったりすることがない。よって高い精度を要する工程が必要でない。これにより、電界緩和構造を容易に形成することができる。
第２の層は、第２の層中においてトレンチから離れた位置に、上記不純物の濃度ピークを有してもよい。これにより、上記不純物の濃度ピークがトレンチの表面上にある場合に比して、チャネル特性への上記不純物の影響を抑制することができる。
トレンチの底部における第１の層の上記不純物の濃度は、第１の層中における上記不純物の濃度の最小値以上であり、かつ最小値の１１０％以下であってもよい。これにより、より十分に電界を緩和することができる。
トレンチの底部において、上記不純物の濃度ピークのプロファイルはドース量１×１０11／ｃｍ2以上を有してもよい。これにより、より十分に電界を緩和することができる。
炭化珪素基板は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られていてもよい。これにより電力用半導体装置により適した材料を用いることができる。
好ましくは、第２の層の表面は、面方位｛０−３３−８｝を有する第１の面を含む。より好ましくは、表面は第１の面を微視的に含み、表面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。好ましくは、表面の第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している。より好ましくは、表面は｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する。
上記のように本発明によれば、電界緩和構造を容易に形成することができる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素基板の形状を概略的に示す斜視図である。 図２の斜視図におけるｐ型の面にハッチングを付した図である。 図１の拡大図である。 図４の矢印Ｚ１に沿うドナー濃度プロファイルである。 図４の矢印Ｚ２に沿うドナー濃度プロファイルおよびアクセプタ濃度プロファイルである。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の４第工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の５第工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素基板の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図１９の線ＸＸ−ＸＸに沿う（１１−２０）面の結晶構造を示す図である。 図１８の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図１８の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１８の変形例を示す図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
図１に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５００（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート酸化膜２０１（ゲート絶縁膜）と、ゲート電極２０２と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
エピタキシャル基板１００は、単結晶基板１１０と、その上に設けられたエピタキシャル層とを有する。単結晶基板１１０はｎ型（第１の導電型）を有する。エピタキシャル層は、ｎ-層１２１（第１の層）と、ｐ型ボディ層１２２（第２の層）と、ｎ領域１２３（第３の層）と、コンタクト領域１２４とを有する。
ｎ-層１２１はｎ型（第１の導電型）を有する。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低い。ｎ-層１２１のドナー濃度は、好ましくは１×１０15／ｃｍ3以上５×１０16／ｃｍ3以下であり、たとえば８×１０15／ｃｍ3である。ドナー濃度は、図中破線部にピークを有する。ピークの詳細については後述する。
ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、ｐ型（第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18／ｃｍ3である。本実施の形態においてはｐ型ボディ層１２２中に、ｐ型を付与する不純物であるアクセプタだけでなく、ｎ型を付与する不純物であるドナーも添加されている。ドナーによる作用は、より高い濃度で添加されているアクセプタによって打ち消されている。ドナーおよびアクセプタの濃度分布については後述する。
ｎ領域１２３は、ｐ型ボディ層１２２上に設けられている。コンタクト領域１２４はｐ型を有する。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
エピタキシャル基板１００は炭化珪素から作られている。この炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。単結晶基板１１０の一方主面（図１における上面）の面方位は、好ましくは、おおよそ（０００−１）面である。
さらに図２および図３を参照して、エピタキシャル基板１００は、ｎ領域１２３およびｐ型ボディ層１２２を貫通してｎ-層１２１に至るトレンチＴＲを有する。トレンチＴＲは表面ＳＷを有する側壁を有する。また本実施の形態においてはトレンチＴＲはさらに、平坦な底部を有する。表面ＳＷはｐ型ボディ層１２２上においてチャネル面を含む。好ましくは表面ＳＷは所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
エピタキシャル基板１００がトレンチＴＲを有するということは、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底面が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。
ゲート酸化膜２０１はトレンチＴＲを被覆している。具体的にはトレンチＴＲの表面ＳＷ上および底部上にゲート酸化膜２０１が設けられている。このゲート酸化膜２０１はｎ領域１２３の上面上にまで延在している。ゲート電極２０２は、トレンチＴＲの内部を充填するように（つまり直接隣接するメサ構造の間の空間を充填するように）、ゲート酸化膜２０１上に設けられている。ゲート電極２０２はゲート酸化膜２０１を介してｐ型ボディ層１２２の表面ＳＷに対向している。ゲート電極２０２の上面は、ゲート酸化膜２０１のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。ゲート酸化膜２０１のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２０２とを覆うように、層間絶縁膜２０３が設けられている。
ソース電極２２１はメサ構造の頂部上に設けられている。ソース電極２２１はコンタクト領域１２４およびｎ領域１２３の各々に接触している。ソース配線２２２はソース電極２２１に接触しており、層間絶縁膜２０３の上面上に延在している。ドレイン電極２１１は、単結晶基板１１０においてｎ-層１２１が設けられた主表面とは反対側の裏面上に設けられたオーミック電極である。保護電極２１２はドレイン電極２１１上に設けられている。
次にエピタキシャル基板１００中における不純物濃度の詳細について、以下に説明する。
図４を参照して、ｎ-層１２１は、ｎ-層１２１中の破線部に示すように、トレンチＴＲから離れた位置においてトレンチＴＲに沿ってドナーの濃度ピークを有する。ｐ型ボディ層１２２は、ｐ型ボディ層１２２中の破線部に示すように、トレンチＴＲから離れた位置においてトレンチＴＲに沿ってドナーの濃度ピークを有してもよい。ｎ領域１２３は、ｎ領域１２３中の破線部の一部（図中の破線部のうち斜めの部分）に示すようにトレンチＴＲから離れた位置においてトレンチＴＲに沿ってドナーの濃度ピークを有してもよい。また破線部の一部（図中、上部）に示すように、エピタキシャル基板１００はその主面（図中、上面）に沿うようにドナーの濃度ピークを有してもよい。主面に沿う濃度ピークは主面から離れて位置してもよい。
図５は、トレンチＴＲの底部に位置する点Ｏ１（図４）から深さ方向Ｚ１（図４）に沿う、ｎ-層１２１中のドナー濃度プロファイルの一例を示す。このプロファイルにおいて、トレンチＴＲから離れた位置、すなわち点Ｏ１から離れた位置にピーク値ｎnK1が存在する。ピーク値ｎnK1の点Ｏ１からの深さ位置は、たとえば５０ｎｍ以上１０００ｎｍ以下である。点Ｏ１における濃度ｎnG1は、ｎ-層１２１中における濃度の最小値ｎnD以上である。好ましくは濃度ｎnG1は最小値ｎnDの１１０％以下である。好ましくはピーク値ｎnK1は、最小値ｎnDの３倍以上である。
トレンチＴＲの底部において、すなわち点Ｏ１（図５）近傍において、濃度ピークのプロファイルは好ましくはドース量１×１０11／ｃｍ2以上を有する。ドース量は、濃度ピークのプロファイルに対してバックグラウンドを除去するデータ処理を行った後に、図５の横軸Ｚ１、すなわち厚さ方向において濃度の値（atoms／ｃｍ3）を積分することによって得られる値（図５のハッチング部の面積）である。バックグランド除去としては、たとえば、ｎ-層１２１のうちトレンチＴＲの近傍を除く部分の不純物濃度の値が実質的に一定の場合は、この一定の値を差し引けばよい。あるいは、ｎ-層１２１のうちトレンチＴＲの近傍を除く部分においても不純物濃度の値が変化している場合は、トレンチＴＲから十分に離れた部分での不純物濃度の変化をトレンチＴＲの近傍へと外挿することによってバックグランド除去の処理をし得る。外挿のためには、たとえば１次近似を用いることができ、また必要に応じてより高次の近似を行うことができる。
ｎ-層１２１のドナーは複数種類を有してもよい。たとえば、ｎ-層１２１中におおよそ均一にＮ（窒素）原子が存在し、かつｎ-層１２１中にＰ（リン）原子が局在することで上記濃度ピークが設けられてもよい。この場合、上記ドース量は、Ｐ原子の濃度プロファイルの単純な積分によっても得られる。
図６は、トレンチＴＲの側壁に位置する点Ｏ２（図４）から側壁におおよそ垂直な方向Ｚ２（図４）にｐ型ボディ層１２２内部へ向かう、ｐ型ボディ層１２２中のドナー濃度プロファイル（図６中の下方のグラフ線）およびアクセプタ濃度プロファイル（図６中の上方のグラフ線）の一例を示す。このプロファイルにおいて、トレンチＴＲから離れた位置、すなわち点Ｏ２から離れた位置にドナーのピーク値ｎnK2が存在する。点Ｏ２におけるドナー濃度ｎnG2は、ｐ型ボディ層１２２中におけるドナー濃度の最小値ｎnB以上である。好ましくはドナー濃度ｎnG2は最小値ｎnBの１１０％以下である。ドナー濃度のピーク値ｎnK2は、ｐ型ボディ層１２２のアクセプタ濃度ｎpBよりも小さいので、ドナー濃度のピークの位置においてもｐ型ボディ層１２２はｐ型を有する。またトレンチＴＲの側壁上、すなわち点Ｏ２上においては、ドナー濃度ｎnG2はアクセプタ濃度ｎpBに比して十分に小さい。この結果、トレンチＴＲの側壁上のチャネル面においてアクセプタがドナーによって相殺される割合は、チャネル特性に実質的な影響を与えない程度のものである。ドナー濃度ｎnG2は好ましくはアクセプタ濃度ｎpBの１０％以下であり、より好ましくは５％以下である。
次にＭＯＳＦＥＴ５００の製造方法について説明する。
図７に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長によって形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により行うことができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
図８に示すように、ｎ-層１２１の上面にイオン注入を行うことにより、ｐ型ボディ層１２２と、ｎ領域１２３と、コンタクト領域１２４とが形成される。ｐ型ボディ層１２２およびコンタクト領域１２４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりにエピタキシャル成長が用いられてもよい。
図９に示すように、ｎ領域１２３およびコンタクト領域１２４からなる面上に、開口部を有するマスク層２４７が形成される。マスク層２４７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。開口部は、トレンチＴＲ（図１）の位置に対応する位置に形成される。
図１０に示すように、マスク層２４７の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱを形成することができる。
次に、エピタキシャル基板１００に対して、凹部ＴＱの内面ＳＶにおいて、熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
図１１に示すように、熱エッチングによりトレンチＴＲが形成される。この際、トレンチＴＲの側壁として、ｎ-層１２１、ｐ型ボディ層１２２およびｎ領域１２３の各々からなる部分を有する表面ＳＷが形成される。表面ＳＷ上においては特殊面が自己形成される。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。次にマスク層２４７がエッチングなど任意の方法により除去される（図１２）。
図１３に示すように、イオンビームＩＢによるイオン注入によって、図中破線に濃度のピークが位置するようにドナーが注入される。この注入は、高精度のマスクを特に必要とせず、図示しているようにマスクを設けずに行い得る。注入のドース量は、好ましくは１×１０11／ｃｍ2以上であり、たとえば１×１０12／ｃｍ2である。注入の加速エネルギーは、たとえば４００ｋｅＶである。注入のイオン種は、たとえばリンである。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。
図１４に示すように、トレンチＴＲの側壁である表面ＳＷと底部とを含む面上にゲート酸化膜２０１が形成される。ゲート酸化膜２０１は、たとえば、炭化珪素からなるエピタキシャル層を熱酸化することにより得られる。
図１５に示すように、トレンチＴＲの内部の領域をゲート酸化膜２０１を介して埋めるように、ゲート電極２０２が形成される。ゲート電極２０２の形成方法は、たとえば、導体の成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。
図１６に示すように、ゲート電極２０２の露出面を覆うようにゲート電極２０２およびゲート酸化膜２０１上に層間絶縁膜２０３が形成される。
図１７を参照して、層間絶縁膜２０３およびゲート酸化膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。
再び図１を参照して、ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５００が得られる。
本実施の形態によれば、ｎ-層１２１は、ｎ-層１２１中の破線部（図４）に示すように、トレンチＴＲから離れた位置においてトレンチＴＲに沿ってドナーの濃度ピークを有する。これにより、図中破線部における電界が局所的に大きくなり、この結果、破線部から離れたトレンチＴＲにおける電界が小さくなる。よってトレンチＴＲ上に設けられたゲート酸化膜２０１に加わる電界も小さくなる。これによりＭＯＳＦＥＴ５００の耐圧が高められる。
本発明者らのシミュレーションの一例によれば、濃度ピークの形成によって、トレンチＴＲの角部においてゲート酸化膜２０１に加わる電界を７．８ＭＶ／ｃｍから６．９ＭＶ／ｃｍに低減することができた。このシミュレーションにおいて、ｎ-層１２１は、ドナー濃度８×１０15／ｃｍ3の層に対して、トレンチＴＲ形成後に加速電圧４００ｋｅＶでドース量１×１０12／ｃｍ2のＰイオン注入を行ったものとした。またトレンチＴＲの深さは１．８μｍとした。またドレイン電圧は６００Ｖとした。
また本実施の形態によれば、電界緩和のためにトレンチＴＲ近傍に形成される構造は、ｎ-層１２１中におけるドナーの濃度ピーク（図５）であり、ｐ型を有する領域が形成されるわけではない。よってそのようにｐ型を有する領域が、同じくｐ型を有するｐ型ボディ層１２２と、製造ばらつきに起因して接近し過ぎてしまったりつながってしまったりすることがない。よって高い精度を要する工程が必要でない。これにより、電界緩和構造を容易に形成することができる。
ｐ型ボディ層１２２は、ｐ型ボディ層１２２中においてトレンチＴＲから離れた位置に、ドナーの濃度ピーク（図６）を有してもよい。これにより、ドナーの濃度ピークがトレンチＴＲの表面上にある場合に比して、チャネル特性へのドナーの影響を抑制することができる。
トレンチＴＲの底部におけるｎ-層１２１のドナーの濃度ｎnG1は、ｎ-層１２１中におけるドナーの濃度の最小値ｎnD以上であり、かつ最小値の１１０％以下であってもよい。これにより、より十分に電界を緩和することができる。
トレンチＴＲの底部において、ドナーの濃度ピークのプロファイルはドース量１×１０11／ｃｍ2以上を有してもよい。これにより、より十分に電界を緩和することができる。
エピタキシャル基板１００は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られていてもよい。これにより電力用半導体装置により適した材料を用いることができる。
なお本実施の形態のトレンチＴＲは平坦な底部を有するが、トレンチの形状はこれに限定されるものではなく、底部が凹部であってもよい。たとえばトレンチの形状はＶ字状であってもよい。
また本実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上述した「濃度ピーク」は、ドナーの濃度ピークではなくアクセプタの濃度ピークに対応する。ただしチャネル移動度をより高くするためには、第１導電型がｎ型であることが好ましい。
また炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよい。また炭化珪素半導体装置は、ＭＩＳＦＥＴに限定されるものではなく、トレンチゲート構造を有するものであればよく、たとえばトレンチ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
（特殊面を有する表面）
チャネル面をなす、ｐ型ボディ層１２２の表面ＳＷ（図４）は、好ましくは、特殊面を有する表面である。そのような表面ＳＷは、図１８に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
より好ましくは、表面ＳＷは面Ｓ１を微視的に含み、表面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
好ましくは、表面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１９に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図２０に示すように、（１１−２０）面（図１９の線ＸＸ−ＸＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２０においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図２１に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２０）に対応する。
図２２に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２２においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２２においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２３を参照して、表面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２３のグラフにおいて、横軸は、チャネル面を有する表面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは表面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２１および図２２に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２４に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１８）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２５に示すように、表面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを表面ＳＷが含んでもよい。この場合、表面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、表面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１００ エピタキシャル基板、１１０ 単結晶基板、１２１ ｎ-層（第１の層）、１２２ ｐ型ボディ層（第２の層）、１２３ ｎ領域（第３の層）、１２４ コンタクト領域、２０１ ゲート酸化膜、２０２ ゲート電極、２０３ 層間絶縁膜、２１１ ドレイン電極、２１２ 保護電極、２２１ ソース電極、２２２ ソース配線、２４７ マスク層、５００ ＭＯＳＦＥＴ（炭化珪素半導体装置）。

Claims (9)

  1. 第１の導電型を有する第１の層と、前記第１の層上に設けられ第２の導電型を有する第２の層と、前記第２の層上に設けられ、前記第１の導電型を付与するための不純物が添加された第３の層とを有する炭化珪素基板を備え、前記炭化珪素基板は、前記第３の層および前記第２の層を貫通して前記第１の層に至るトレンチを有し、前記第１の層は、前記第１の層中において前記トレンチから離れた位置に、前記不純物の濃度ピークを有し、さらに
    前記トレンチを被覆するゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ゲート電極は前記ゲート絶縁膜を介して前記第２の層の表面に対向している、炭化珪素半導体装置。
  2. 前記第２の層は、前記第２の層中において前記トレンチから離れた位置に、前記不純物の濃度ピークを有する、請求項１に記載の炭化珪素半導体装置。
  3. 前記トレンチの底部における前記第１の層の前記不純物の濃度は、前記第１の層中における前記不純物の濃度の最小値以上であり、かつ前記最小値の１１０％以下である、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記トレンチの底部において、前記不純物の前記濃度ピークのプロファイルはドース量１×１０11／ｃｍ2以上を有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記炭化珪素基板は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られている、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第２の層の前記表面は、面方位｛０−３３−８｝を有する第１の面を含む、請求項５に記載の炭化珪素半導体装置。
  7. 前記表面は前記第１の面を微視的に含み、前記表面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む、請求項６に記載の炭化珪素半導体装置。
  8. 前記表面の前記第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している、請求項７に記載の炭化珪素半導体装置。
  9. 前記表面は｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項８に記載の炭化珪素半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748341B2 (en) * 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177086A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 縦型電界効果トランジスタとその製造方法
JP2007299861A (ja) * 2006-04-28 2007-11-15 Nissan Motor Co Ltd 半導体装置
WO2008062729A1 (fr) * 2006-11-21 2008-05-29 Sumitomo Electric Industries, Ltd. Dispositif semiconducteur en carbure de silicium et son procédé de fabrication
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2012017958A1 (ja) * 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置の製造方法
JP2012038771A (ja) * 2010-08-03 2012-02-23 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
US5939752A (en) * 1995-12-12 1999-08-17 Siliconix Incorporated Low voltage MOSFET with low on-resistance and high breakdown voltage
EP2043158B1 (en) * 1996-07-19 2013-05-15 SILICONIX Incorporated Trench DMOS transistor with trench bottom implant
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
JP5233158B2 (ja) 2007-04-25 2013-07-10 富士電機株式会社 炭化珪素半導体装置
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US20090315104A1 (en) * 2008-06-20 2009-12-24 Force Mos Technology Co. Ltd. Trench MOSFET with shallow trench structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177086A (ja) * 1997-12-09 1999-07-02 Hitachi Ltd 縦型電界効果トランジスタとその製造方法
JP2007299861A (ja) * 2006-04-28 2007-11-15 Nissan Motor Co Ltd 半導体装置
WO2008062729A1 (fr) * 2006-11-21 2008-05-29 Sumitomo Electric Industries, Ltd. Dispositif semiconducteur en carbure de silicium et son procédé de fabrication
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2012017958A1 (ja) * 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置の製造方法
JP2012038771A (ja) * 2010-08-03 2012-02-23 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276545A (zh) * 2020-02-12 2020-06-12 重庆伟特森电子科技有限公司 一种新型沟槽碳化硅晶体管器件及其制作方法

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Publication number Publication date
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