WO2013153870A1 - 炭化珪素半導体装置 - Google Patents

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silicon carbide
semiconductor device
cells
carbide semiconductor
relaxation
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増田　健良
和田　圭司
透 日吉
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住友電気工業株式会社
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    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Definitions

  • This invention relates to a silicon carbide semiconductor device.
  • Patent Document 1 discloses a MOSFET having a breakdown voltage structure surrounding the periphery of an active region.
  • Patent Document 2 a MOSFET having a trench reaching an n ⁇ drift layer is disclosed.
  • a p-type deep layer is provided on the side surface of the trench.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of suppressing current constriction while increasing the withstand voltage.
  • a silicon carbide semiconductor device has a planar layout configured by periodically arranging unit cells.
  • the silicon carbide semiconductor device has a plurality of effective cells and a plurality of invalid cells.
  • a plurality of effective cells are included in a plurality of unit cells.
  • Each of the plurality of effective cells has a switchable channel surface.
  • a plurality of invalid cells are included in a plurality of unit cells.
  • the plurality of invalid cells are for relaxing electric fields in the plurality of effective cells. At least one of the plurality of valid cells is arranged between the plurality of invalid cells adjacent to each other.
  • At least one of the plurality of effective cells is arranged between the plurality of invalid cells adjacent to each other.
  • the plurality of invalid cells are periodically arranged in the plurality of unit cells.
  • the electric field relaxation by the invalid cell can be applied to the effective cell more evenly. Therefore, the breakdown voltage can be further increased.
  • each of the plurality of effective cells preferably has a source electrode.
  • a silicon carbide semiconductor device has a planar layout configured by periodically arranging unit cells.
  • the silicon carbide semiconductor device has a plurality of effective cells and ineffective regions.
  • a plurality of effective cells are included in a plurality of unit cells.
  • the plurality of effective cells are periodically arranged so that a plurality of lattice points are provided.
  • Each of the plurality of effective cells has a switchable channel surface.
  • the plurality of lattice points includes a plurality of normal lattice points and a plurality of relaxation lattice points. At least one of a plurality of normal lattice points is arranged between adjacent ones of the plurality of relaxation lattice points.
  • the invalid area is for relaxing the electric field in the plurality of effective cells.
  • the invalid area is arranged at each of the plurality of relaxation lattice points.
  • At least one of the plurality of normal lattice points is arranged between the plurality of relaxation lattice points adjacent to each other.
  • the plurality of relaxation lattice points are periodically arranged at the plurality of lattice points.
  • the electric field relaxation by the relaxation lattice points can be more evenly applied to the effective cells. Therefore, the breakdown voltage can be further increased.
  • a silicon carbide semiconductor device has a planar layout configured by periodically arranging unit cells.
  • the silicon carbide semiconductor device has a plurality of effective cells and ineffective regions.
  • the plurality of effective cells are included in the plurality of unit cells and are periodically arranged.
  • Each of the plurality of effective cells has a switchable channel surface.
  • Each of the plurality of effective cells has an outer edge surrounded by a plurality of sides.
  • the plurality of effective cells are in contact with each other with a plurality of sides as a plurality of boundaries.
  • the plurality of boundaries have a plurality of normal boundaries and a plurality of relaxation boundaries. At least one of the plurality of normal boundaries is arranged between the plurality of relaxation boundaries adjacent to each other.
  • the invalid area is for relaxing the electric field in the plurality of effective cells.
  • the invalid area is arranged at each of the plurality of relaxation boundaries.
  • At least one of the plurality of normal boundaries is arranged between the plurality of relaxation boundaries adjacent to each other.
  • the plurality of relaxation boundaries are periodically arranged at the plurality of boundaries.
  • the electric field relaxation by the relaxation boundary can be more evenly applied to the effective cells. Therefore, the breakdown voltage can be further increased.
  • the silicon carbide semiconductor device according to each aspect described above is preferably a trench gate type. Thereby, the area of a unit cell can be made small. Therefore, the silicon carbide semiconductor device can be further reduced.
  • the silicon carbide semiconductor device preferably includes a substrate, a gate insulating film, and a gate electrode.
  • the substrate is made of silicon carbide having a polytype 4H hexagonal crystal structure.
  • the substrate is provided with a surface including a first surface having a plane orientation ⁇ 0-33-8 ⁇ .
  • the surface includes a channel surface.
  • the gate insulating film is provided on the surface of the substrate.
  • the gate electrode is provided on the gate insulating film.
  • the first surface having the surface orientation ⁇ 0-33-8 ⁇ is included in the channel surface. Accordingly, since channel resistance is suppressed, on-resistance can be suppressed.
  • the surface includes the first surface microscopically.
  • the surface further microscopically includes a second surface having a plane orientation ⁇ 0-11-1 ⁇ .
  • the first and second surfaces of the substrate constitute a composite surface having a plane orientation ⁇ 0-11-2 ⁇ .
  • the surface of the substrate has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • FIG. 1 is a partial plan view schematically showing a planar layout of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a schematic partial cross sectional view taken along line II-II in FIG. 1 and is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in the first embodiment of the present invention.
  • FIG. 3 is a perspective view schematically showing a shape of the silicon carbide substrate of FIG. 2. It is the figure which attached
  • FIG. 3 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 1 is a partial plan view schematically showing a planar layout of a silicon carbide semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a schematic partial cross sectional view taken along line II-II in FIG. 1 and is a partial cross sectional view schematically showing
  • FIG. 11 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 11 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 10 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2.
  • FIG. 12 is a partial cross section
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 2. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a fragmentary sectional view which shows schematically the structure of the silicon carbide semiconductor device in Embodiment 2 of this invention.
  • FIG. 25 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24.
  • FIG. 25 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24.
  • FIG. 25 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 24.
  • FIG. 11 is a partial plan view schematically showing a planar layout of a silicon carbide semiconductor device in a third embodiment of the present invention.
  • FIG. 29 is a schematic partial cross sectional view taken along line XXIX-XXIX in FIG. 28, and schematically shows a configuration of the silicon carbide semiconductor device in the third embodiment of the present invention. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. FIG.
  • FIG. 10 is a partial plan view schematically showing a planar layout of a silicon carbide semiconductor device in a fourth embodiment of the present invention. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a figure which shows the modification of FIG. It is a fragmentary sectional view showing roughly the fine structure of the substrate which a silicon carbide semiconductor device has.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 39 is a diagram showing a crystal structure of a (11-20) plane along line XXXIX-XXXIX in FIG. 38.
  • FIG. 38 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG.
  • FIG. 38 is a diagram when the composite surface of FIG.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • the MOSFET (silicon carbide semiconductor device) 51H has a planar layout configured by periodically arranging the unit cells UC.
  • Each unit cell UC has a polygonal shape having sides and vertices.
  • each unit cell UC has a hexagonal shape, preferably a regular hexagonal shape.
  • the unit cell UC has a valid cell AC and an invalid cell PC.
  • Each effective cell AC has a switchable channel plane CH (FIG. 2), as will be described later.
  • the invalid cell PC is for relaxing the electric field in the valid cell AC.
  • the invalid cell PC is a cell in which the main current does not substantially flow, that is, a cell in which the current path is invalidated.
  • the invalid cell PC invalidates the current path by not having the channel surface CH, for example.
  • At least one valid cell AC is arranged between the invalid cells PC adjacent to each other.
  • the invalid cells PC are periodically arranged in the unit cell UC.
  • an arrangement is made such that the three-fold symmetry of the planar layout is maintained.
  • the valid cell AC and the invalid cell PC constitute a cell group CU.
  • Each cell group CU includes an invalid cell PC and a valid cell AC surrounding it.
  • the invalid cell PC of one cell group CU is separated from the invalid cell PC of the cell group CU adjacent to the cell group CU by two or more valid cells AC.
  • the MOSFET 51H is specifically a vertical VMOSFET (V-groove MOSFET).
  • the MOSFET 51H includes an epitaxial substrate 100, a gate insulating film 201, a gate electrode 202, an interlayer insulating film 203, a source electrode 221S, a relaxation electrode 221C, a drain electrode 211, a source wiring 222, and a protective electrode 212.
  • a gate insulating film 201 a gate electrode 202
  • an interlayer insulating film 203 a source electrode 221S, a relaxation electrode 221C, a drain electrode 211, a source wiring 222, and a protective electrode 212.
  • the epitaxial substrate 100 is made of silicon carbide.
  • epitaxial substrate 100 has hexagonal polytype 4H.
  • the plane orientation of one main surface (upper surface in FIG. 2) of single crystal substrate 110 is approximately (000-1).
  • epitaxial substrate 100 includes single crystal substrate 110 and an epitaxial layer provided thereon.
  • the epitaxial layer has an n ⁇ layer 121 (breakdown voltage holding layer), a p-type body layer 122, an n region 123, a contact region 124A, and a relaxation region 124P.
  • Single crystal substrate 110, n ⁇ layer 121 and n region 123 have n type (first conductivity type), and p type body layer 122, contact region 124A and relaxation region 124P have p type (second conductivity type). Type).
  • n ⁇ layer 121 The impurity concentration of n ⁇ layer 121 is lower than the impurity concentration of single crystal substrate 110.
  • P type body layer 122 is formed on n ⁇ layer 121.
  • N region 123 is formed on part of p type body layer 122 so as to be separated from n ⁇ layer 121 by p type body layer 122.
  • Contact region 124 ⁇ / b> A is formed on part of p-type body layer 122 so as to be connected to p-type body layer 122.
  • the epitaxial layer is partially removed on the upper surface of the single crystal substrate 110, thereby forming a plurality of (three in FIG. 2) mesa structures.
  • the mesa structure has a hexagonal shape on the upper surface and the bottom surface, and the side walls thereof are inclined with respect to the upper surface of the single crystal substrate 110.
  • Epitaxial substrate 100 has an n-type surface (a surface not hatched in FIG. 4) and a p-type surface (a surface that is hatched in FIG. 4).
  • Epitaxial substrate 100 includes a relaxation region 124P (FIGS. 2 and 4) for relaxing an electric field provided at a position corresponding to invalid cell PC.
  • a trench TR (FIG. 2) having a surface SW and a bottom surface constituted by the side walls of these mesa structures is formed.
  • Surface SW includes channel surface CH on p-type body layer 122.
  • the surface SW has a predetermined crystal plane (also referred to as a special plane). Details of the special surface will be described later.
  • a gate insulating film 201 is provided on the surface SW and the bottom surface of the trench TR.
  • the gate insulating film 201 extends to the upper surface of the n region 123.
  • the gate insulating film 201 has an opening exposing the relaxation region 124P in the invalid cell PC.
  • a relaxing electrode 221C as an ohmic electrode is provided in the opening on the relaxing region 124P.
  • a gate electrode 202 is provided so as to fill the inside of the trench TR (that is, so as to fill a space between adjacent mesa structures).
  • the upper surface of the gate electrode 202 is substantially the same height as the upper surface of the portion of the gate insulating film 201 located on the upper surface of the n region 123.
  • An interlayer insulating film 203 is provided so as to cover a part of the gate insulating film 201 that extends to the upper surface of the n region 123 and the gate electrode 202.
  • the interlayer insulating film 203 has a portion 203P that separates the source wiring 222 and the gate electrode 202 on the relaxing electrode 221C.
  • the source electrode 221S is provided on the top of the mesa structure provided in each effective cell AC. Source electrode 221S is in contact with each of contact region 124A and n region 123.
  • the source wiring 222 is in contact with each of the source electrode 221S and the relaxation electrode 221C, and extends on the upper surface of the interlayer insulating film 203.
  • Drain electrode 211 is an ohmic electrode provided on the back surface of single crystal substrate 110 opposite to the main surface on which n ⁇ layer 121 is provided.
  • the protective electrode 212 is provided on the drain electrode 211.
  • n ⁇ layer 121 is formed on single crystal substrate 110 by epitaxial growth.
  • This epitaxial growth is performed by a CVD (Chemical Vapor Deposition) method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas.
  • CVD Chemical Vapor Deposition
  • H 2 hydrogen gas
  • the impurity concentration of n ⁇ layer 121 is, for example, 5 ⁇ 10 15 / cm 3 or more and 5 ⁇ 10 16 / cm 3 or less.
  • p type body layer 122 and n region 123 are formed by performing ion implantation on the upper surface of n ⁇ layer 121.
  • an impurity for imparting p-type such as aluminum (Al)
  • Al aluminum
  • ion implantation for forming n region 123 an impurity such as phosphorus (P) for imparting n-type is ion-implanted.
  • epitaxial growth may be performed instead of ion implantation.
  • a mask layer 247 having an opening is formed on the upper surface of the n region 123.
  • an insulating film such as a silicon oxide film can be used.
  • the opening is formed at a position corresponding to the position of trench TR (FIG. 2) and a position corresponding to invalid cell PC.
  • n region 123, p-type body layer 122, and part of n ⁇ layer 121 are removed by etching in the opening of mask layer 247.
  • etching method for example, reactive ion etching (RIE), particularly inductively coupled plasma (ICP) RIE can be used.
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • concave portion TQ having a surface SV whose side wall is substantially perpendicular to the main surface of single crystal substrate 110 can be formed in a region where trench TR (FIG. 2) is to be formed.
  • thermal etching is performed on the epitaxial substrate on the side wall SV of the recess TQ.
  • the thermal etching on the substrate can be performed, for example, by heating the substrate in an atmosphere containing a reactive gas having at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • thermal etching is performed using a mixed gas of chlorine gas and oxygen gas as a reaction gas and a heat treatment temperature of, for example, 700 ° C. or more and 1000 ° C. or less.
  • trench TR is formed by thermal etching.
  • surface SW having a portion formed of n ⁇ layer 121, p type body layer 122, and n region 123 is formed as a sidewall of trench TR.
  • a special surface is self-formed on the surface SW.
  • the reactive gas may contain a carrier gas in addition to the chlorine gas and the oxygen gas described above.
  • carrier gas nitrogen (N2) gas, argon gas, helium gas etc. can be used, for example.
  • N2 gas nitrogen
  • argon gas argon gas
  • helium gas helium gas
  • the SiC etching rate is, for example, about 70 ⁇ m / hour.
  • the mask layer 247 made of silicon oxide has a very high selectivity with respect to SiC, so that it is not substantially etched during the etching of SiC.
  • the mask layer 247 is removed by an arbitrary method such as etching (FIG. 10).
  • a contact region 124A is formed on a part of the n region 123 by ion implantation, and a relaxation region 124P is formed on the n ⁇ layer 121 in the invalid cell PC.
  • activation annealing is performed to activate the impurities implanted by ion implantation.
  • a gate insulating film 201 is formed on the surface including the surface SW and the bottom surface which are the side walls of the trench TR.
  • Gate insulating film 201 is obtained, for example, by thermally oxidizing an epitaxial layer made of silicon carbide.
  • the gate electrode 202 is formed so as to fill the region inside the trench TR in the effective cell AC and the region on the invalid cell PC via the gate insulating film 201.
  • the gate electrode 202 can be formed by, for example, conductor film formation and CMP (Chemical Mechanical Polishing).
  • the gate electrode 202 is removed by etching in the invalid cell PC.
  • an interlayer insulating film 203 is formed so as to cover the exposed surface of the gate electrode 202.
  • etching is performed so that openings are formed in interlayer insulating film 203 and gate insulating film 201.
  • each of n region 123 and contact region 124A is exposed on the upper surface of the mesa structure, and relaxing region 124P is exposed in invalid cell PC.
  • a source electrode 221S in contact with each of n region 123 and contact region 124A and a relaxation electrode 221C in contact with relaxation region 124P are formed on the upper surface of the mesa structure.
  • source wiring 222, drain electrode 211, and protective electrode 212 are formed. Thereby, MOSFET 51H is obtained.
  • At least one of the valid cells AC is arranged between the invalid cells PC adjacent to each other.
  • the remarkable current constriction resulting from the invalid cell PC adjoining directly can be avoided.
  • the electric field relaxation by the invalid cells PC can be more evenly applied to the valid cells AC. Therefore, the breakdown voltage can be further increased.
  • MOSFETs 52H, 51P, 52P, 51T, 52T51S or 52S having the planar layouts shown in FIGS. 17 to 23 may be used instead of the MOSFET 51H having the planar layout shown in FIG.
  • MOSFET 52H FIG. 17
  • MOSFET 52H FIG. 17
  • each unit cell UC has a rectangular shape (including a square), and preferably has a square shape.
  • MOSFETs 51T and 52T (FIGS. 20 and 21)
  • each unit cell UC has a triangular shape, and preferably has an equilateral triangular shape. When the unit cell UC is a triangle, “adjacent” means adjoining via a triangle side.
  • each unit cell UC has a stripe shape.
  • the relaxation region 124P is set to the same potential as the source wiring 222 as shown in FIG. 2, but the potential of the relaxation region 124P may be floating.
  • MOSFET 53H silicon carbide semiconductor device of the present embodiment has a planar layout similar to that of MOSFET 51H of the first embodiment (FIG. 1). Further, the MOSFET 53H is a vertical planar MOSFET as shown in FIG.
  • the MOSFET 53H includes an epitaxial substrate 300, a gate insulating film 401, a gate electrode 402, an interlayer insulating film 403, a source electrode 421, a drain electrode 211, a source wiring 422, and a protective electrode 212.
  • the epitaxial substrate 300 is made of silicon carbide.
  • epitaxial substrate 300 has hexagonal polytype 4H.
  • surface SX of epitaxial substrate 300 has a special surface.
  • Epitaxial substrate 300 includes single crystal substrate 110 and an epitaxial layer provided on single crystal substrate 110 and provided with surface SX.
  • the epitaxial layer is made of silicon carbide, and includes an n ⁇ layer 321 (a breakdown voltage holding layer), a p-type body layer 322, an n region 323, a contact region 324A, and a relaxation region 324P.
  • Single crystal substrate 110, n ⁇ layer 321 and n region 323 have n-type (first conductivity type), and p-type body layer 322, contact region 324A and relaxation region 324P have p-type (second conductivity). Type).
  • N ⁇ layer 321 is provided on the upper surface of single crystal substrate 110.
  • the impurity concentration of n ⁇ layer 321 is lower than the impurity concentration of single crystal substrate 110.
  • the p-type body layer 322 is formed in a well shape on the n ⁇ layer 321 and forms a channel surface CH on the surface SX.
  • the surface SX includes the channel surface CH on the p-type body layer 322.
  • N region 323 is formed in a well shape on p type body layer 322 so as to be separated from n ⁇ layer 321 by p type body layer 322.
  • Contact region 324 ⁇ / b> A is formed on part of p-type body layer 322 so as to be connected to p-type body layer 322.
  • a gate insulating film 401 is provided on the channel surface CH.
  • Relaxation region 324P covers n ⁇ layer 321 on surface SX at a position corresponding to invalid cell PC among valid cell AC and invalid cell PC. Thus, in invalid cell PC, channel surface CH and n ⁇ layer 321 are blocked by the p-type region.
  • Gate insulating film 401 extends to the upper surfaces of relaxing region 324P and n region 323.
  • the gate electrode 402 is provided on the gate insulating film 401.
  • the interlayer insulating film 403 covers the gate electrode 402.
  • Gate insulating film 401 and interlayer insulating film 403 have openings exposing n ⁇ layer 323 and contact region 324A on surface SX. In this opening, source electrode 421 is in contact with each of n ⁇ layer 323 and contact region 324A.
  • the source wiring 422 is in contact with the source electrode 421 and extends on the upper surface of the interlayer insulating film 403.
  • Drain electrode 211 is an ohmic electrode provided on the back surface of single crystal substrate 110 opposite to the main surface on which n ⁇ layer 321 is provided.
  • the protective electrode 212 is provided on the drain electrode 211.
  • a method for manufacturing MOSFET 53H will be described below.
  • a single crystal substrate 110 made of silicon carbide and made of silicon carbide having a hexagonal single crystal structure of polytype 4H is prepared.
  • an epitaxial layer made of silicon carbide is formed on the upper surface of single crystal substrate 110.
  • the surface of the epitaxial layer is treated by thermal etching.
  • This etching can be performed, for example, by heating epitaxial substrate 300 in an atmosphere containing at least one or more types of halogen atoms.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • a p-type body layer 322, an n region 323, a contact region 324A, and a relaxation region 324P are formed by ion implantation.
  • an activation annealing process for activating the implanted impurities is performed. For example, heating is performed for 30 minutes at a temperature of about 1700 ° C. in an atmosphere of argon (Ar) gas.
  • thermal etching may be performed after activation annealing. In this case, it is possible to prevent the atomic arrangement on the surface SX from being disturbed by the activation annealing.
  • gate insulating film 401 is formed on surface SX.
  • the gate insulating film 401 is formed by, for example, dry oxidation (thermal oxidation). Dry oxidation is performed, for example, by heating in air or oxygen at a temperature of about 1200 ° C. for about 30 minutes. Next, nitrogen annealing is performed. Thereby, the nitrogen concentration is adjusted so that the maximum value of the nitrogen concentration in the region within 10 nm from the interface between the epitaxial substrate 300 and the gate insulating film 401 becomes 1 ⁇ 10 21 / cm 3 or more. For example, heating is performed for about 120 minutes at a temperature of about 1100 ° C. in an atmosphere of a nitrogen-containing gas such as nitrogen monoxide (NO) gas.
  • a nitrogen-containing gas such as nitrogen monoxide (NO) gas.
  • an inert gas annealing treatment may be further performed. For example, heating is performed for about 60 minutes at a temperature of about 1100 ° C. in an argon gas atmosphere. Thereby, high channel mobility can be realized with good reproducibility.
  • a gate electrode 402 is formed on the gate insulating film 401.
  • an interlayer insulating film 403 is formed on the gate insulating film 401 so as to cover the gate electrode 402.
  • gate insulating film 401 and interlayer insulating film 403 are patterned to provide an opening exposing n region 323 and contact region 324A. This patterning can be done, for example, using photolithography and etching.
  • source electrode 421 is formed in contact with each of n region 323 and contact region 324A in this opening.
  • source wiring 422, drain electrode 211, and protective electrode 212 are formed. Thereby, the MOSFET 53H is obtained.
  • MOSFET 54H of the present embodiment has a planar layout configured by periodically arranging unit cells having the same shape as unit cell UC (FIG. 1) of the first embodiment. It is what you have.
  • the MOSFET 54H has a valid cell AC and an invalid area PA.
  • the effective cell AC is included in the unit cell.
  • the planar layout has a lattice shape as shown in FIG. A position where adjacent sides are connected in this way is referred to as a lattice point.
  • the effective cells AC are periodically arranged so that the lattice points LP are provided.
  • Each effective cell AC has a switchable channel plane CH (FIG. 29).
  • the lattice point LP includes a normal lattice point SP and a relaxed lattice point RP.
  • the relaxation lattice points RP at least one of the normal lattice points SP (one in FIG. 28) is disposed between the lattice lattice points RP that are adjacent to each other along the lattice.
  • the invalid area PA is for relaxing the electric field in the effective cell AC.
  • the invalid area PA is arranged at each of the relaxation lattice points RP. As shown in FIG. 29, in the invalid area PA, a configuration substantially similar to that of the invalid cell PC in the first embodiment is provided.
  • the relaxation lattice points RP are periodically arranged at the lattice points LP.
  • an arrangement is made such that the three-fold symmetry of the planar layout is maintained.
  • At least one of the normal lattice points SP is disposed between adjacent ones of the relaxation lattice points RP.
  • the electric field relaxation by the relaxation lattice points RP can be more evenly applied to the effective cells AC. Therefore, the breakdown voltage can be further increased.
  • MOSFET 54H having the planar layout shown in FIG. 28
  • MOSFETs 55H, 54P or 54T having the planar layout shown in each of FIGS. 30 to 32 may be used.
  • MOSFET 54H (FIG. 30)
  • two normal lattice points SP are arranged between adjacent ones of relaxation lattice points RP.
  • MOSFET 54P (FIG. 31)
  • each unit cell has a rectangular shape (including a square), and preferably has a square shape.
  • MOSFET 54T (FIG. 32)
  • each unit cell has a triangular shape, and preferably has an equilateral triangular shape.
  • the MOSFET 56H of the present embodiment has a planar layout configured by periodically arranging unit cells having the same shape as the unit cells UC (FIG. 1) of the first embodiment. It is what you have.
  • the MOSFET 56H has a valid cell AC and an invalid area PA.
  • the effective cells AC are included in the unit cell and are periodically arranged. Each valid cell AC has an outer edge surrounded by edges.
  • the effective cells AC are in contact with each other with the side as a boundary LB.
  • the boundary LB has a normal boundary SB and a relaxation boundary RB. At least one of the normal boundaries SB (three in FIG. 33) is arranged between the relaxation boundaries RB adjacent to each other along the lattice.
  • the invalid area PA is for relaxing the electric field in the effective cell AC.
  • the invalid area PA is arranged at each of the relaxation boundaries RB.
  • relaxation boundaries RB are periodically arranged at boundary LB.
  • At least one of the normal boundaries SB is arranged between adjacent ones of the relaxation boundaries RB.
  • the breakdown voltage can be further increased.
  • MOSFETs 57H, 57P or 57S having the planar layouts shown in FIGS. 34 to 36 may be used instead of the MOSFET 56H having the planar layout shown in FIG.
  • MOSFET 57H FIG. 34
  • one normal boundary SB is arranged between adjacent relaxation boundaries RB.
  • MOSFET 57P FIG. 35
  • each unit cell has a rectangular shape (including a square), and preferably has a square shape.
  • MOSFET 57S (FIG. 36) each unit cell has a stripe shape.
  • the MOSFET may be a p-channel MOSFET by switching the n-type and p-type of the n-channel MOSFET in each of the above embodiments. However, n-channel is preferable for higher channel mobility.
  • the silicon carbide semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • the silicon carbide semiconductor device is not limited to the MISFET, and may be any device having a channel surface, and may be, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • the channel surface CH can also have a special surface.
  • the surface SW having a special surface includes a surface S1 (first surface).
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the surface SW includes the surface S1 microscopically.
  • surface SW further includes surface S2 (second surface) microscopically.
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • a TEM Transmission Electron Microscope
  • the surface SW has a composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a method using general X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface CH, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one period described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the B layer are separated from the (0-11-2) plane. You can see that it is shifted. For this reason, even if the macroscopic plane orientation of the surface of the silicon carbide single crystal, that is, the plane orientation when ignoring the atomic level structure is limited to (0-11-2), the surface is microscopic. Can take various structures.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms).
  • the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 39).
  • the single crystal structure periodically includes a structure (part of the plane S1) equivalent to the cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • a plane having a plane orientation (001) in the structure equivalent to a cubic crystal (plane S1 in FIG. 41) and a plane connected to this plane and having a plane orientation different from this plane orientation plane in FIG. 41
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 formed by the macroscopic surface orientation of the surface SW having the channel surface CH and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic plane orientation of the surface of the channel plane CH was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM is maximized when the macroscopic surface orientation of the surface of the channel surface CH is (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 40 and 41, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, so that the surface of the channel surface CH This is probably because the proportion of the microscopic plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis represents the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis represents the mobility MB (arbitrary unit) of the channel surface CH.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 37) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the surface SW may further include a surface S3 (third surface) in addition to the composite surface SR.
  • the off angle of the surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the surface SW with respect to the (000-1) plane deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the surface SW may include a composite surface SQ formed by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).

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Abstract

　炭化珪素半導体装置（５１Ｈ）は、単位セル（ＵＣ）が周期的に配列されることによって構成された平面レイアウトを有する。単位セル（ＵＣ）は有効セル（ＡＣ）および無効セル（ＰＣ）を含む。有効セル（ＡＣ）の各々はスイッチング可能なチャネル面を有する。無効セル（ＰＣ）は有効セル（ＡＣ）中の電界を緩和するためのものである。無効セル（ＰＣ）のうち互いに隣り合うものの間には有効セル（ＡＣ）の少なくとも１つが配置されている。

Description

炭化珪素半導体装置
　この発明は、炭化珪素半導体装置に関する。
　ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）などの炭化珪素半導体装置の耐圧をより高めるための構造が検討されている。特開２００８－２７０６８１号公報（特許文献１）によれば、活性領域の周辺を囲む耐圧構造部を有するＭＯＳＦＥＴが開示されている。特開２００９－１９４０６５号公報（特許文献２）によれば、ｎ-ドリフト層に達するトレンチを有するＭＯＳＦＥＴが開示されている。このトレンチの側面にはｐ型ディープ層が設けられている。
特開２００８－２７０６８１号公報 特開２００９－１９４０６５号公報
　特開２００８－２７０６８１号公報によれば、耐圧構造部による電界緩和が活性領域の外周部においてのみ行われる。このため耐圧の向上が不十分となりやすい。特開２００９－１９４０６５号公報によれば、電界緩和のためのｐ型ディープ層がトレンチの各々に設けられる。この結果、電流狭窄が顕著となる。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、耐圧を高めつつ電流狭窄を抑制することができる炭化珪素半導体装置を提供することである。
　本発明の一の局面に従う炭化珪素半導体装置は、単位セルが周期的に配列されることによって構成された平面レイアウトを有するものである。炭化珪素半導体装置は複数の有効セルおよび複数の無効セルを有する。複数の有効セルは複数の単位セルに含まれる。複数の有効セルの各々はスイッチング可能なチャネル面を有する。複数の無効セルは複数の単位セルに含まれる。複数の無効セルは複数の有効セル中の電界を緩和するためのものである。複数の無効セルのうち互いに隣り合うものの間には複数の有効セルの少なくとも１つが配置されている。
　上記一の局面に従う炭化珪素半導体装置によれば、複数の無効セルのうち互いに隣り合うものの間には複数の有効セルの少なくとも１つが配置されている。これにより、無効セルが直接隣り合うことに起因した顕著な電流狭窄を避けることができる。
　上記一の局面に従う炭化珪素半導体装置において好ましくは、複数の無効セルは複数の単位セルにおいて周期的に配置されている。
　これにより、無効セルによる電界緩和を有効セルに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　上記一の局面に従う炭化珪素半導体装置において好ましくは、複数の有効セルの各々はソース電極を有する。
　これにより、各々の有効セルへソース電極からキャリアを供給することができる。
　本発明の他の局面に従う炭化珪素半導体装置は、単位セルが周期的に配列されることによって構成された平面レイアウトを有するものである。炭化珪素半導体装置は複数の有効セルおよび無効領域を有する。複数の有効セルは複数の単位セルに含まれる。複数の有効セルは、複数の格子点が設けられるように周期的に配列されている。複数の有効セルの各々はスイッチング可能なチャネル面を有する。複数の格子点は複数の通常格子点と複数の緩和格子点とを含む。複数の緩和格子点のうち互いに隣り合うものの間には複数の通常格子点の少なくとも１つが配置されている。無効領域は複数の有効セル中の電界を緩和するためのものである。無効領域は複数の緩和格子点の各々に配置されている。
　上記他の局面に従う炭化珪素半導体装置によれば、複数の緩和格子点のうち互いに隣り合うものの間には複数の通常格子点の少なくとも１つが配置されている。これにより、緩和格子点が直接隣り合うことに起因した顕著な電流狭窄を避けることができる。
　上記他の局面に従う炭化珪素半導体装置において好ましくは、複数の緩和格子点は複数の格子点において周期的に配置されている。
　これにより、緩和格子点による電界緩和を有効セルに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　本発明のさらに他の局面に従う炭化珪素半導体装置は、単位セルが周期的に配列されることによって構成された平面レイアウトを有するものである。炭化珪素半導体装置は複数の有効セルおよび無効領域を有する。複数の有効セルは、複数の単位セルに含まれ、周期的に配列されている。複数の有効セルの各々はスイッチング可能なチャネル面を有する。複数の有効セルの各々は複数の辺によって囲まれた外縁を有する。複数の有効セルは複数の辺を複数の境界として互いに接している。複数の境界は複数の通常境界と複数の緩和境界とを有する。複数の緩和境界のうち互いに隣り合うものの間には複数の通常境界の少なくとも１つが配置されている。無効領域は複数の有効セル中の電界を緩和するためのものである。無効領域は複数の緩和境界の各々に配置されている。
　これにより、複数の緩和境界のうち互いに隣り合うものの間には複数の通常境界の少なくとも１つが配置されている。これにより、緩和境界が直接隣り合うことに起因した顕著な電流狭窄を避けることができる。
　上記さらに他の局面に従う炭化珪素半導体装置において好ましくは、複数の緩和境界は複数の境界において周期的に配置されている。
　これにより、緩和境界による電界緩和を有効セルに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　上述した各局面に従う炭化珪素半導体装置は好ましくはトレンチゲート型である。
　これにより、単位セルの面積を小さくすることができる。よって炭化珪素半導体装置をより小さくすることができる。
　上述した各局面に従う炭化珪素半導体装置は好ましくは、基板と、ゲート絶縁膜と、ゲート電極とを有する。基板は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られている。基板には、面方位｛０－３３－８｝を有する第１の面を含む表面が設けられている。表面はチャネル面を含む。ゲート絶縁膜は基板の表面上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。
　これにより、チャネル面に面方位｛０－３３－８｝を有する第１の面が含まれる。よってチャネル抵抗が抑制されるので、オン抵抗を抑制することができる。
　また好ましくは表面は第１の面を微視的に含む。表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む。
　これにより、チャネル抵抗がより抑制され得る。よってオン抵抗をより抑制することができる。
　また好ましくは基板の第１および第２の面は、面方位｛０－１１－２｝を有する複合面を構成している。
　これにより、チャネル抵抗がより抑制され得る。よってオン抵抗をより抑制することができる。
　また好ましくは基板の表面は｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する。
　これにより、よりチャネル抵抗が抑制され得る。よってオン抵抗をより抑制することができる。
　上記のように本発明によれば、耐圧を高めつつ電流狭窄を抑制することができる。
本発明の実施の形態１における炭化珪素半導体装置の平面レイアウトを概略的に示す部分平面図である。 図１の線ＩＩ－ＩＩに沿う概略部分断面図であり、本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２の炭化珪素基板の形状を概略的に示す斜視図である。 図３の斜視図におけるｐ型の面にハッチングを付した図である。 図２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 図１の変形例を示す図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２４の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図２４の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２４の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の平面レイアウトを概略的に示す部分平面図である。 図２８の線ＸＸＩＸ－ＸＸＩＸに沿う概略部分断面図であり、本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示すものである。 図２８の変形例を示す図である。 図２８の変形例を示す図である。 図２８の変形例を示す図である。 本発明の実施の形態４における炭化珪素半導体装置の平面レイアウトを概略的に示す部分平面図である。 図３３の変形例を示す図である。 図３３の変形例を示す図である。 図３３の変形例を示す図である。 炭化珪素半導体装置が有する基板の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図３８の線ＸＸＸＩＸ－ＸＸＸＩＸに沿う（１１－２０）面の結晶構造を示す図である。 図３７の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図３７の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図３７の変形例を示す図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（実施の形態１）
　図１を参照して、はじめに本実施の形態の概要について説明する。
　本実施の形態のＭＯＳＦＥＴ（炭化珪素半導体装置）５１Ｈは、単位セルＵＣが周期的に配列されることによって構成された平面レイアウトを有するものである。各単位セルＵＣは、辺および頂点を有する多角形の形状を有する。本実施の形態においては各単位セルＵＣは、六角形の形状を有し、好ましくは正六角形の形状を有する。単位セルＵＣは有効セルＡＣおよび無効セルＰＣを有する。有効セルＡＣの各々は、後述するように、スイッチング可能なチャネル面ＣＨ（図２）を有する。無効セルＰＣは有効セルＡＣ中の電界を緩和するためのものである。無効セルＰＣは、有効セルＡＣと異なり、主電流が実質的に流れないようなセル、すなわち電流経路が無効化されているようなセルである。無効セルＰＣは、たとえば、チャネル面ＣＨを有しないことによって電流経路を無効化している。無効セルＰＣのうち互いに隣り合うものの間には有効セルＡＣの少なくとも１つが配置されている。
　好ましくは無効セルＰＣは単位セルＵＣにおいて周期的に配置されている。図１の構成においては、平面レイアウトの３回対称性が維持されるような配置がなされている。
　また本実施の形態においては、有効セルＡＣおよび無効セルＰＣは、セル群ＣＵを構成している。各セル群ＣＵは、無効セルＰＣと、それを取り囲む有効セルＡＣとを有する。これにより、一のセル群ＣＵの無効セルＰＣは、これに隣り合うセル群ＣＵの無効セルＰＣと、２つ以上の有効セルＡＣによって隔てられている。
　次に図２～図４を参照して、ＭＯＳＦＥＴ５１Ｈの構成の詳細について説明する。
　図２に示すように、ＭＯＳＦＥＴ５１Ｈは、具体的には縦型のＶＭＯＳＦＥＴ（V-groove　MOSFET）である。ＭＯＳＦＥＴ５１Ｈは、エピタキシャル基板１００と、ゲート絶縁膜２０１と、ゲート電極２０２と、層間絶縁膜２０３と、ソース電極２２１Ｓと、緩和電極２２１Ｃと、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
　エピタキシャル基板１００は炭化珪素から作られている。好ましくはエピタキシャル基板１００は六方晶のポリタイプ４Ｈを有することが好ましい。好ましくは単結晶基板１１０の一方主面（図２における上面）の面方位は、おおよそ（０００－１）面である。
　具体的には、エピタキシャル基板１００は、単結晶基板１１０と、その上に設けられたエピタキシャル層とを有する。エピタキシャル層は、ｎ-層１２１（耐圧保持層）と、ｐ型ボディ層１２２と、ｎ領域１２３と、コンタクト領域１２４Ａと、緩和領域１２４Ｐとを有する。単結晶基板１１０とｎ-層１２１とｎ領域１２３とはｎ型（第１の導電型）を有し、ｐ型ボディ層１２２とコンタクト領域１２４Ａと緩和領域１２４Ｐとはｐ型（第２の導電型）を有する。
　ｎ-層１２１の不純物濃度は、単結晶基板１１０の不純物濃度よりも低い。ｐ型ボディ層１２２はｎ-層１２１上に形成されている。ｎ領域１２３は、ｐ型ボディ層１２２によってｎ-層１２１と隔てられるようにｐ型ボディ層１２２の一部の上に形成されている。コンタクト領域１２４Ａは、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
　単結晶基板１１０の上面上においてエピタキシャル層は部分的に除去されており、これにより複数の（図２では３つの）メサ構造が形成されている。具体的には、メサ構造は、図３に示すように、上面および底面が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。またエピタキシャル基板１００は、ｎ型を有する面（図４においてハッチングが付されていない面）と、ｐ型を有する面（図４においてハッチングが付されている面）とを有する。
　メサ構造は、有効セルＡＣおよび無効セルＰＣのうち有効セルＡＣに対応する位置にのみ設けられている。またエピタキシャル基板１００は、無効セルＰＣに対応する位置に設けられた、電界を緩和するための緩和領域１２４Ｐ（図２および図４）を含む。
　直接隣り合う有効セルＡＣのメサ構造の間には、これらメサ構造の側壁によって構成された表面ＳＷと底面とを有するトレンチＴＲ（図２）が形成されている。表面ＳＷはｐ型ボディ層１２２上においてチャネル面ＣＨを含む。表面ＳＷは所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
　トレンチＴＲの表面ＳＷ上および底面上にはゲート絶縁膜２０１が設けられている。このゲート絶縁膜２０１はｎ領域１２３の上面上にまで延在している。ゲート絶縁膜２０１は、無効セルＰＣにおいて、緩和領域１２４Ｐを露出する開口部を有する。この開口部において緩和領域１２４Ｐ上に、オーミック電極としての緩和電極２２１Ｃが設けられている。
　ゲート絶縁膜２０１上において、トレンチＴＲの内部を充填するように（つまり直接隣接するメサ構造の間の空間を充填するように）ゲート電極２０２が設けられている。ゲート電極２０２の上面は、ゲート絶縁膜２０１のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。ゲート絶縁膜２０１のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２０２とを覆うように、層間絶縁膜２０３が設けられている。また層間絶縁膜２０３は緩和電極２２１Ｃ上のソース配線２２２とゲート電極２０２との間を隔てる部分２０３Ｐを有する。
　ソース電極２２１Ｓは、各有効セルＡＣに設けられたメサ構造の頂部上に設けられている。ソース電極２２１Ｓはコンタクト領域１２４Ａおよびｎ領域１２３の各々に接触している。
　ソース配線２２２はソース電極２２１Ｓおよび緩和電極２２１Ｃの各々に接触しており、層間絶縁膜２０３の上面上に延在している。
　ドレイン電極２１１は、単結晶基板１１０においてｎ-層１２１が設けられた主表面とは反対側の裏面上に設けられたオーミック電極である。保護電極２１２はドレイン電極２１１上に設けられている。
　次にＭＯＳＦＥＴ５１Ｈの製造方法について説明する。
　図５に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長によって形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により行うことができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。ｎ-層１２１の不純物の濃度は、たとえば５×１０15／ｃｍ3以上５×１０16／ｃｍ3以下である。
　図６に示すように、ｎ-層１２１の上面にイオン注入を行うことにより、ｐ型ボディ層１２２およびｎ領域１２３を形成する。ｐ型ボディ層１２２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わりにエピタキシャル成長が行われてもよい。
　図７に示すように、ｎ領域１２３の上面上に、開口部を有するマスク層２４７が形成される。マスク層２４７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。開口部は、トレンチＴＲ（図２）の位置に対応する位置と、無効セルＰＣに対応する位置とに形成される。
　図８に示すように、マスク層２４７の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２とｎ-層１２１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図２）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な表面ＳＶを有する凹部ＴＱを形成することができる。
　次に、エピタキシャル基板に対して、凹部ＴＱの側壁ＳＶにおいて、熱エッチングが行われる。基板に対する熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、基板を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
　図９に示すように、熱エッチングによりトレンチＴＲが形成される。この際、トレンチＴＲの側壁として、ｎ-層１２１、ｐ型ボディ層１２２およびｎ領域１２３の各々からなる部分を有する表面ＳＷが形成される。表面ＳＷ上においては特殊面が自己形成される。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。次にマスク層２４７がエッチングなど任意の方法により除去される（図１０）。
　図１１に示すように、イオン注入によって、ｎ領域１２３の一部の上にコンタクト領域１２４Ａが形成され、また無効セルＰＣにおいてｎ-層１２１上に緩和領域１２４Ｐが形成される。次に、イオン注入により注入された不純物を活性化するための活性化アニールが行われる。
　図１２に示すように、トレンチＴＲの側壁である表面ＳＷと底面とを含む面上にゲート絶縁膜２０１が形成される。ゲート絶縁膜２０１は、たとえば、炭化珪素からなるエピタキシャル層を熱酸化することにより得られる。
　図１３に示すように、有効セルＡＣにおけるトレンチＴＲの内部の領域と無効セルＰＣ上の領域とをゲート絶縁膜２０１を介して埋めるように、ゲート電極２０２が形成される。ゲート電極２０２の形成方法は、たとえば、導体の成膜とＣＭＰ（Chemical　Mechanical　Polishing）とによって行い得る。
　図１４に示すように、無効セルＰＣにおいてゲート電極２０２がエッチングによって除去される。
　図１５に示すように、ゲート電極２０２の露出面を覆うように層間絶縁膜２０３が形成される。
　図１６を参照して、層間絶縁膜２０３およびゲート絶縁膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４Ａの各々が露出され、また無効セルＰＣにおいて緩和領域１２４Ｐが露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４Ａの各々に接するソース電極２２１Ｓと、緩和領域１２４Ｐに接する緩和電極２２１Ｃとが形成される。
　再び図２を参照して、ソース配線２２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５１Ｈが得られる。
　本実施の形態によれば、図１に示すように、無効セルＰＣのうち互いに隣り合うものの間には有効セルＡＣの少なくとも１つが配置されている。これにより、無効セルＰＣが直接隣り合うことに起因した顕著な電流狭窄を避けることができる。また無効セルＰＣが単位セルＵＣにおいて周期的に配置されている場合、無効セルＰＣによる電界緩和を有効セルＡＣに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　なお図１に示す平面レイアウトを有するＭＯＳＦＥＴ５１Ｈの代わりに、図１７～図２３のそれぞれに示す平面レイアウトを有するＭＯＳＦＥＴ５２Ｈ、５１Ｐ、５２Ｐ、５１Ｔ、５２Ｔ５１Ｓまたは５２Ｓが用いられてもよい。ＭＯＳＦＥＴ５２Ｈ（図１７）においては、無効セルＰＣのうち互いに隣り合うものの間には有効セルＡＣが１つだけ配置されている。ＭＯＳＦＥＴ５１Ｐおよび５２Ｐ（図１８および図１９）においては、各単位セルＵＣが長方形（正方形を含む）の形状を有し、好ましくは正方形の形状を有する。ＭＯＳＦＥＴ５１Ｔおよび５２Ｔ（図２０および図２１）においては、各単位セルＵＣは三角形の形状を有し、好ましくは正三角形の形状を有する。なお単位セルＵＣが三角形の場合、「隣り合う」とは三角形の辺を介して隣り合うことを意味する。ＭＯＳＦＥＴ５１Ｓおよび５２Ｓにおいては、各単位セルＵＣはストライプ形状を有する。
　また本実施の形態においては、図２に示すように緩和領域１２４Ｐがソース配線２２２と同電位とされるが、緩和領域１２４Ｐの電位がフローティングとされてもよい。
　（実施の形態２）
　本実施の形態のＭＯＳＦＥＴ５３Ｈ（炭化珪素半導体装置）は、実施の形態１のＭＯＳＦＥＴ５１Ｈの平面レイアウト（図１）と同様の平面レイアウトを有する。またＭＯＳＦＥＴ５３Ｈは、図２４に示すように、縦型のプレーナ型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ５３Ｈは、エピタキシャル基板３００と、ゲート絶縁膜４０１と、ゲート電極４０２と、層間絶縁膜４０３と、ソース電極４２１と、ドレイン電極２１１と、ソース配線４２２と、保護電極２１２とを有する。
　エピタキシャル基板３００は炭化珪素から作られている。好ましくはエピタキシャル基板３００は六方晶のポリタイプ４Ｈを有することが好ましい。また好ましくはエピタキシャル基板３００の表面ＳＸは特殊面を有する。
　エピタキシャル基板３００は、単結晶基板１１０と、単結晶基板１１０上に配置され表面ＳＸが設けられたエピタキシャル層とを有する。エピタキシャル層は、炭化珪素から作られており、ｎ-層３２１（耐圧保持層）と、ｐ型ボディ層３２２と、ｎ領域３２３と、コンタクト領域３２４Ａと、緩和領域３２４Ｐとを有する。単結晶基板１１０とｎ-層３２１とｎ領域３２３とはｎ型（第１の導電型）を有し、ｐ型ボディ層３２２とコンタクト領域３２４Ａと緩和領域３２４Ｐとはｐ型（第２の導電型）を有する。
　ｎ-層３２１は、単結晶基板１１０の上面に設けられている。ｎ-層３２１の不純物濃度は、単結晶基板１１０の不純物濃度よりも低い。ｐ型ボディ層３２２はｎ-層３２１上にウエル状に形成されており、表面ＳＸ上においてチャネル面ＣＨをなしている。言い換えれば、表面ＳＸはｐ型ボディ層３２２上においてチャネル面ＣＨを含む。ｎ領域３２３は、ｐ型ボディ層３２２によってｎ-層３２１と隔てられるように、ｐ型ボディ層３２２上にウエル状に形成されている。コンタクト領域３２４Ａは、ｐ型ボディ層３２２につながるようにｐ型ボディ層３２２の一部の上に形成されている。
　チャネル面ＣＨ上にはゲート絶縁膜４０１が設けられている。緩和領域３２４Ｐは、有効セルＡＣおよび無効セルＰＣのうち無効セルＰＣに対応する位置において、表面ＳＸ上においてｎ-層３２１を覆っている。これにより無効セルＰＣにおいては、チャネル面ＣＨとｎ-層３２１との間がｐ型領域によって遮られている。このゲート絶縁膜４０１は緩和領域３２４Ｐおよびｎ領域３２３の上面上にまで延在している。
　ゲート電極４０２はゲート絶縁膜４０１上に設けられている。層間絶縁膜４０３はゲート電極４０２を覆っている。ゲート絶縁膜４０１および層間絶縁膜４０３は、表面ＳＸ上においてｎ-層３２３およびコンタクト領域３２４Ａの各々を露出する開口部を有する。この開口部においてソース電極４２１は、ｎ-層３２３およびコンタクト領域３２４Ａの各々に接触している。
　ソース配線４２２はソース電極４２１に接触しており、層間絶縁膜４０３の上面上に延在している。
　ドレイン電極２１１は、単結晶基板１１０においてｎ-層３２１が設けられた主表面とは反対側の裏面上に設けられたオーミック電極である。保護電極２１２はドレイン電極２１１上に設けられている。
　次にＭＯＳＦＥＴ５３Ｈの製造方法について、以下に説明する。
　図２５を参照して、炭化珪素からなり、ポリタイプ４Ｈの六方晶の単結晶構造を有する炭化珪素からなる単結晶基板１１０が準備される。次に単結晶基板１１０の上面上に、炭化珪素からなるエピタキシャル層が形成される。
　次にエピタキシャル層の表面が熱エッチングによって処理される。このエッチングは、たとえば、少なくとも１種類以上のハロゲン原子を含む雰囲気中で、エピタキシャル基板３００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。この熱エッチングによって、エピタキシャル層上に、特殊面を有する表面ＳＸが自己形成される。
　次にイオン注入によって、ｐ型ボディ層３２２と、ｎ領域３２３と、コンタクト領域３２４Ａと、緩和領域３２４Ｐとが形成される。次に、注入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。
　なお上述した熱エッチングは、活性化アニール後に行われてもよい。この場合、活性化アニールによって表面ＳＸ上の原子配列が乱れることを防止することができる。
　図２６を参照して、表面ＳＸ上にゲート絶縁膜４０１が形成される。ゲート絶縁膜４０１の形成は、たとえばドライ酸化（熱酸化）により行われる。ドライ酸化は、たとえば、空気中または酸素中で、１２００℃程度の温度で、３０分間程度加熱することで行われる。次に窒素アニールが行われる。これにより、エピタキシャル基板３００とゲート絶縁膜４０１との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０21／ｃｍ3以上となるように窒素濃度が調整される。たとえば、一酸化窒素（ＮＯ）ガスなどの窒素を含有するガスの雰囲気中で、１１００℃程度の温度で、１２０分間程度の加熱が行われる。この窒素アニール処理の後、さらに、不活性ガスアニール処理が行われてもよい。たとえば、アルゴンガスの雰囲気中で、１１００℃程度の温度で、６０分間程度の加熱が行われる。これにより、高いチャネル移動度を再現性よく実現することができる。
　次にゲート絶縁膜４０１上にゲート電極４０２が形成される。次にゲート絶縁膜４０１上においてゲート電極４０２を覆うように層間絶縁膜４０３が形成される。
　図２７を参照して、次にゲート絶縁膜４０１および層間絶縁膜４０３がパターニングされることで、ｎ領域３２３およびコンタクト領域３２４Ａを露出する開口部が設けられる。このパターニングは、たとえば、フォトリソグラフィおよびエッチングを用いて行われ得る。次にこの開口部においてｎ領域３２３およびコンタクト領域３２４Ａの各々に接触するソース電極４２１が形成される。
　再び図２４を参照して、ソース配線４２２、ドレイン電極２１１および保護電極２１２が形成される。これにより、ＭＯＳＦＥＴ５３Ｈが得られる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　（実施の形態３）
　図２８に示すように、本実施の形態のＭＯＳＦＥＴ５４Ｈは、実施の形態１の単位セルＵＣ（図１）と同様の形状を有する単位セルが周期的に配列されることによって構成された平面レイアウトを有するものである。ＭＯＳＦＥＴ５４Ｈは有効セルＡＣおよび無効領域ＰＡを有する。有効セルＡＣは単位セルに含まれる。隣り合う単位セルの辺がつながることで、平面レイアウトは、図２８に示すように、格子の形状を有する。このように、隣り合う辺がつながっている位置を格子点と称する。有効セルＡＣは、格子点ＬＰが設けられるように周期的に配列されている。有効セルＡＣの各々はスイッチング可能なチャネル面ＣＨ（図２９）を有する。
　格子点ＬＰは通常格子点ＳＰと緩和格子点ＲＰとを含む。緩和格子点ＲＰのうち、格子に沿って互いに隣り合うものの間には、通常格子点ＳＰの少なくとも１つ（図２８においては１つ）が配置されている。無効領域ＰＡは有効セルＡＣ中の電界を緩和するためのものである。無効領域ＰＡは緩和格子点ＲＰの各々に配置されている。図２９に示すように、無効領域ＰＡにおいては、実施の形態１における無効セルＰＣとほぼ同様の構成が設けられている。
　好ましくは、緩和格子点ＲＰは格子点ＬＰにおいて周期的に配置されている。図２８の構成においては、平面レイアウトの３回対称性が維持されるような配置がなされている。
　本実施の形態によれば、緩和格子点ＲＰのうち互いに隣り合うものの間には通常格子点ＳＰの少なくとも１つが配置されている。これにより、緩和格子点ＲＰが直接隣り合うことに起因した顕著な電流狭窄を避けることができる。
　また緩和格子点ＲＰが格子点ＬＰにおいて周期的に配置されている場合、緩和格子点ＲＰによる電界緩和を有効セルＡＣに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また図２８に示す平面レイアウトを有するＭＯＳＦＥＴ５４Ｈの代わりに、図３０～図３２のそれぞれに示す平面レイアウトを有するＭＯＳＦＥＴ５５Ｈ、５４Ｐまたは５４Ｔが用いられてもよい。ＭＯＳＦＥＴ５４Ｈ（図３０）においては、緩和格子点ＲＰのうち互いに隣り合うものの間には通常格子点ＳＰが２つ配置されている。ＭＯＳＦＥＴ５４Ｐ（図３１）においては、各単位セルが長方形（正方形を含む）の形状を有し、好ましくは正方形の形状を有する。ＭＯＳＦＥＴ５４Ｔ（図３２）においては、各単位セルは三角形の形状を有し、好ましくは正三角形の形状を有する。
　（実施の形態４）
　図３３に示すように、本実施の形態のＭＯＳＦＥＴ５６Ｈは、実施の形態１の単位セルＵＣ（図１）と同様の形状を有する単位セルが周期的に配列されることによって構成された平面レイアウトを有するものである。ＭＯＳＦＥＴ５６Ｈは有効セルＡＣおよび無効領域ＰＡを有する。有効セルＡＣは、単位セルに含まれ、周期的に配列されている。有効セルＡＣの各々は辺によって囲まれた外縁を有する。有効セルＡＣは、辺を境界ＬＢとして互いに接している。
　境界ＬＢは通常境界ＳＢと緩和境界ＲＢとを有する。緩和境界ＲＢのうち、格子に沿って互いに隣り合うものの間には、通常境界ＳＢの少なくとも１つ（図３３においては３つ）が配置されている。無効領域ＰＡは有効セルＡＣ中の電界を緩和するためのものである。無効領域ＰＡは緩和境界ＲＢの各々に配置されている。好ましくは、緩和境界ＲＢは境界ＬＢにおいて周期的に配置されている。
　本実施の形態によれば、緩和境界ＲＢのうち互いに隣り合うものの間には通常境界ＳＢの少なくとも１つが配置されている。これにより、緩和境界ＲＢが直接隣り合うことに起因した顕著な電流狭窄を避けることができる。
　また緩和境界ＲＢが境界ＬＢにおいて周期的に配置されている場合、緩和境界ＲＢによる電界緩和を有効セルＡＣに対してより均等に作用させることができる。よって耐圧をより高めることができる。
　なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。たとえば図３３における線ＣＳ－ＣＳに沿う断面での構成は、実施の形態３の図２９に示す構成と同様である。
　また図３３に示す平面レイアウトを有するＭＯＳＦＥＴ５６Ｈの代わりに、図３４～図３６のそれぞれに示す平面レイアウトを有するＭＯＳＦＥＴ５７Ｈ、５７Ｐまたは５７Ｓが用いられてもよい。ＭＯＳＦＥＴ５７Ｈ（図３４）においては、緩和境界ＲＢのうち互いに隣り合うものの間には通常境界ＳＢが１つ配置されている。ＭＯＳＦＥＴ５７Ｐ（図３５）においては、各単位セルが長方形（正方形を含む）の形状を有し、好ましくは正方形の形状を有する。ＭＯＳＦＥＴ５７Ｓ（図３６）においては、各単位セルはストライプ形状を有する。
　上記各実施の形態におけるｎチャネルのＭＯＳＦＥＴのｎ型とｐ型とが入れ替えられることによって、ＭＯＳＦＥＴがｐチャネルのものとされてもよい。ただしチャネル移動度をより高くするためにはｎチャネルの方が好ましい。また炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal　Insulator　Semiconductor　Field　Effect　Transistor）であってもよい。また炭化珪素半導体装置は、ＭＩＳＦＥＴに限定されるものではなく、チャネル面を有するものであればよく、たとえばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。
　（特殊面を有する表面）
　チャネル面ＣＨを含む表面ＳＷ（図２）が特殊面を有することで、チャネル面ＣＨも特殊面を有し得る。図３７に示すように、特殊面を有する表面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは表面ＳＷは面Ｓ１を微視的に含む。好ましくは表面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。
　好ましくは表面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面ＣＨ上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図３８に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図３９に示すように、（１１－２０）面（図３８の線ＸＸＸＩＸ－ＸＸＸＩＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図３９においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＢ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図４０に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図３９）に対応する。
　図４１に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図４１においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図４１においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図４２を参照して、表面ＳＷの結晶面と、チャネル面ＣＨの移動度ＭＢとの関係について説明する。図４２のグラフにおいて、横軸は、チャネル面ＣＨを有する表面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは表面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面ＣＨの表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面ＣＨの表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図４０および図４１に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面ＣＨの表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図４３に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面ＣＨの移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図３７）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図４４に示すように、表面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、表面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、表面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には表面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。
　上記において特殊面を有する表面ＳＷについて詳しく説明したが、特殊面を有する表面ＳＸ（図２４）についても同様である。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　５１Ｈ，５１Ｐ，５１Ｓ，５１Ｔ，５２Ｈ，５３Ｈ，５４Ｈ，５４Ｐ，５４Ｔ，５５Ｈ，５６Ｈ，５７Ｈ，５７Ｐ，５７Ｓ　ＭＯＳＦＥＴ（炭化珪素半導体装置）、１００，３００　エピタキシャル基板（基板）、１１０　単結晶基板、１２２，３２２　ｐ型ボディ層、１２３，３２３　ｎ領域、１２４Ａ，３２４Ａ　コンタクト領域、１２４Ｐ，３２４Ｐ　緩和領域、２０１，４０１　ゲート絶縁膜、２０２，４０２　ゲート電極、２０３，４０３　層間絶縁膜、２１１　ドレイン電極、２１２　保護電極、２２１Ｃ　緩和電極、２２１Ｓ，４２１　ソース電極、２２２，４２２　ソース配線、２４７　マスク層、ＡＣ　有効セル、ＣＤ　チャネル方向、ＣＨ　チャネル面、ＣＵ　セル群、ＬＰ　格子点、ＰＡ　無効領域、ＰＣ　無効セル、ＲＢ　緩和境界、ＲＰ　緩和格子点、Ｓ１　面（第１の面）、Ｓ２　面（第２の面）、ＳＢ　通常境界、ＳＰ　通常格子点、ＳＱ，ＳＲ　複合面、ＳＶ，ＳＷ　表面、ＴＲ　トレンチ、ＵＣ　単位セル。

Claims (12)

  1. 　単位セルが周期的に配列されることによって構成された平面レイアウトを有する炭化珪素半導体装置であって、
    　前記複数の単位セルに含まれ、各々がスイッチング可能なチャネル面を有する複数の有効セルと、
    　前記複数の単位セルに含まれた、前記複数の有効セル中の電界を緩和するための複数の無効セルとを備え、前記複数の無効セルのうち互いに隣り合うものの間には前記複数の有効セルの少なくとも１つが配置されている、炭化珪素半導体装置。
  2. 　前記複数の無効セルは前記複数の単位セルにおいて周期的に配置されている、請求項１に記載の炭化珪素半導体装置。
  3. 　前記複数の有効セルの各々はソース電極を有する、請求項１または２に記載の炭化珪素半導体装置。
  4. 　単位セルが周期的に配列されることによって構成された平面レイアウトを有する炭化珪素半導体装置であって、
    　前記複数の単位セルに含まれ、複数の格子点が設けられるように周期的に配列され、各々がスイッチング可能なチャネル面を有する複数の有効セルを備え、前記複数の格子点は複数の通常格子点と複数の緩和格子点とを含み、前記複数の緩和格子点のうち互いに隣り合うものの間には前記複数の通常格子点の少なくとも１つが配置されており、さらに
    　前記複数の緩和格子点の各々に配置された、前記複数の有効セル中の電界を緩和するための無効領域を備える、炭化珪素半導体装置。
  5. 　前記複数の緩和格子点は前記複数の格子点において周期的に配置されている、請求項４に記載の炭化珪素半導体装置。
  6. 　単位セルが周期的に配列されることによって構成された平面レイアウトを有する炭化珪素半導体装置であって、
    　前記複数の単位セルに含まれ、周期的に配列され、各々がスイッチング可能なチャネル面を有する複数の有効セルを備え、前記複数の有効セルの各々は複数の辺によって囲まれた外縁を有し、前記複数の有効セルは前記複数の辺を複数の境界として互いに接しており、前記複数の境界は複数の通常境界と複数の緩和境界とを有し、前記複数の緩和境界のうち互いに隣り合うものの間には前記複数の通常境界の少なくとも１つが配置されており、さらに
    　前記複数の緩和境界の各々に配置された、前記複数の有効セル中の電界を緩和するための無効領域を備える、炭化珪素半導体装置。
  7. 　前記複数の緩和境界は前記複数の境界において周期的に配置されている、請求項６に記載の炭化珪素半導体装置。
  8. 　トレンチゲート型である、請求項１～７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られ、面方位｛０－３３－８｝を有する第１の面を含む表面が設けられた基板を備え、前記表面は前記チャネル面を含み、さらに
    　前記基板の前記表面上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極とを備える、請求項１～８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記表面は前記第１の面を微視的に含み、前記表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む、請求項９に記載の炭化珪素半導体装置。
  11. 　前記基板の前記第１および第２の面は、面方位｛０－１１－２｝を有する複合面を構成している、請求項１０に記載の炭化珪素半導体装置。
  12. 　前記基板の前記表面は｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する、請求項１１に記載の炭化珪素半導体装置。
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