JP5983415B2 - 炭化珪素半導体装置 - Google Patents

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Description

この発明は、炭化珪素半導体装置に関するものである。
広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴのドリフト層全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法はドリフト層の不純物濃度を低くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
特開平９−１９１１０９号公報において、典型的なＳｉ ＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎ型ベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎ型ベース層は、各々等しい厚さを有する下段と中断と上段とに区分される。この公報によれば、３つの段の各々によって等しい電圧が分担され、各段の最大電界が限界電界強度以下に保たれる。
また上記公報は、ガードリング（"Field Limiting Ring"とも称される）を有する終端構造を設けることを開示している。具体的には、終端構造において、上述した３つの段の各々に対応する深さ位置にガードリングが設けられる。より具体的には終端部において、ｎ型ベース層中において２つの互いに異なる深さ位置のそれぞれに埋込みガードリングが設けられ、さらにｎ型ベース層の表面上にもガードリングが設けられる。これら３種類のガードリングによって、終端構造においても、各段の最大電界が限界強度以下に保たれる。
なおより一般的には、上記のような埋込みガードリングを有さずｎ型ベース層の表面上にのみガードリングを有する終端構造の方が、広く用いられている。
特開平９−１９１１０９号公報
オン抵抗と耐圧との間のトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣを用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。すなわち、そのような電界強度下において、Ｓｉ層は破壊されやすいが、ＳｉＣ層は破壊されない。このように高い電界が印加され得る場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、ＳｉＣ層中ではなくゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用することは最善の策ではない。よって、耐圧を維持するための終端構造についても、ＳｉＣ半導体装置に最適なものを用いることが好ましい。
上記公報に記載の技術によれば、平面レイアウトにおける終端構造の面積がそのまま半導体装置の面積の増大につながっていた。しかしながら、半導体装置の大きさは、より小さくされることが望ましい。
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い耐圧と小さな大きさとを有する炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、中央部と、中央部を取り囲み外縁をなす外縁部とからなる平面レイアウトを有する。炭化珪素半導体装置は、炭化珪素膜と、第１の電極と、第２の電極とを有する。炭化珪素膜は、第１の主面と、厚さ方向において第１の主面と反対の第２の主面とを有する。炭化珪素膜は、第１の主面をなす第１の範囲と、第２の主面をなす第２の範囲とを有する。第１および第２の範囲は第１および第２の範囲の間に、第１および第２の主面から離れた界面ＩＦを有する。第１の範囲は、第１の主面をなし第１の導電型を有する第１の耐圧保持層と、外縁部において界面に部分的に設けられ第２の導電型を有する外縁埋込領域とを含む。第２の範囲は、界面を構成し第１の導電型を有する第２の耐圧保持層を含む。第１および第２の耐圧保持層は、外縁埋込領域を埋め込む耐圧保持領域を構成している。第２の範囲には、第２の主面および界面の一方から他方への電流を制御するための半導体素子が形成されている。第１の範囲は、中央部において半導体素子に厚さ方向に対向する中央区画と、外縁部において半導体素子に厚さ方向に対向する外縁区画とを有する。第２の導電型に寄与する不純物に関して界面上において、外縁区画は、外縁埋込領域の少なくとも一部を有することによって、中央区画が有する不純物濃度とは異なる不純物濃度を有する部分を含む。第１の電極は中央部および外縁部の各々において第１の主面に面している。第２の電極は中央部および外縁部の各々において第２の主面に接している。
この炭化珪素半導体装置によれば、外縁部は、半導体素子に厚さ方向に対向する外縁区画を有する。すなわち、中央部だけでなく外縁部にも半導体素子が設けられている。また外縁区画は、外縁埋込領域の少なくとも一部を有することによって、中央区画が有する不純物濃度とは異なる不純物濃度を有する部分を含む。これにより外縁区画に、耐圧を高めるための終端構造を設けることができる。以上のように外縁部に半導体素子と終端構造との両方を設けることができるので、耐圧を高めつつ装置の大きさを小さくすることができる。
好ましくは外縁埋込領域はガードリング領域を有する。ガードリング領域は界面上において中央部を取り囲んでいる。これにより耐圧をより高めることができる。
好ましくは第１の範囲は緩和領域を有する。緩和領域は、界面に部分的に設けられ、界面上において外縁埋込領域に取り囲まれ、少なくとも一部が中央部に含まれ、第２の導電型を有する。これにより耐圧をより高めることができる。
好ましくは外縁埋込領域は接合終端領域を含む。接合終端領域は、緩和領域に接しており、緩和領域の不純物濃度に比して低い不純物濃度を有する。これにより耐圧をより高めることができる。
好ましくは第１の範囲はフィールドストップ領域を有する。フィールドストップ領域は、外縁部において界面に部分的に設けられ、界面上において外縁埋込領域を取り囲んでおり、第１の導電型を有し、第１の耐圧保持層の不純物濃度に比して高い不純物濃度を有する。これにより耐圧をより高めることができる。
本発明によれば上述したように、高い耐圧と小さな大きさとを有する炭化珪素半導体装置が得られる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す平面図である。 図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。 図１の破線部ＩＩＩにおける、炭化珪素半導体装置が有する炭化珪素膜の概略的な部分断面斜視図である。 図２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図２の変形例における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 炭化珪素半導体装置が有する炭化珪素膜の表面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図１６の線ＸＶＩＩ−ＸＶＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図１５の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図１５の複合面を（０１−１０）面から見た図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１５の変形例を示す図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（炭化珪素半導体装置の構成）
図１に示すように、電力用半導体装置としてのＭＯＳＦＥＴ２００（炭化珪素半導体装置）は、中央部ＰＣと、中央部ＰＣを取り囲み外縁をなす外縁部ＰＴとからなる平面レイアウトを有する。
図２に示すように、ＭＯＳＦＥＴ２００は、単結晶基板８０と、エピタキシャル膜９０（炭化珪素膜）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４（第２の電極）と、ソース配線層９５と、ドレイン電極９８（第１の電極）とを有する。
単結晶基板８０はｎ型（第１の導電型）の炭化珪素から作られている。単結晶基板８０は、好ましくは六方晶系の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。
エピタキシャル膜９０（図３）は、単結晶基板８０上にエピタキシャルに形成された膜である。エピタキシャル膜９０は、図２に示すように、下面Ｐ１（第１の主面）と、厚さ方向（図２における縦方向）において下面Ｐ１と反対の上面Ｐ２（第２の主面）とを有する。エピタキシャル膜９０は、下面Ｐ１をなす下側範囲ＲＡ（第１の範囲）と、上面Ｐ２をなす上側範囲ＲＢ（第２の範囲）とを有する。下側範囲ＲＡおよび上側範囲ＲＢは下側範囲ＲＡおよび上側範囲ＲＢの間に、下面Ｐ１および上面Ｐ２の各々から離れた界面ＩＦを有する。
下側範囲ＲＡは、下側ドリフト層８１Ａ（第１の耐圧保持層）と、緩和領域７１と、外縁埋込領域ＴＢと、フィールドストップ領域７４とを有する。下側ドリフト層８１Ａは下面Ｐ１をなしている。下側ドリフト層８１Ａは、ｎ型（第１の導電型）を有する。下側ドリフト層８１Ａは単結晶基板８０の不純物濃度に比して低い不純物濃度を有することが好ましい。下側ドリフト層８１Ａの不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
緩和領域７１は、界面ＩＦに部分的に設けられており、界面ＩＦ上において外縁埋込領域ＴＢに取り囲まれており、少なくとも一部が中央部ＰＣに含まれている。緩和領域７１はｐ型を有する。緩和領域７１は２．５×１０13ｃｍ-3程度以上の不純物濃度を有することが好ましい。
外縁埋込領域ＴＢは、外縁部ＰＴにおいて界面ＩＦに部分的に設けられており、ｐ型（第２の導電型）を有する。外縁埋込領域ＴＢはＪＴＥ（Junction Termination Extension）領域７２（接合終端領域）およびガードリング領域７３を有する。ＪＴＥ領域７２は、緩和領域７１に接しており、好ましくは界面ＩＦ上において中央部ＰＣを取り囲んでいる。ＪＴＥ領域７２は緩和領域７１の不純物濃度に比して低い不純物濃度を有する。ガードリング領域７３は界面ＩＦ上において中央部ＰＣを取り囲んでいる。ガードリング領域７３はＪＴＥ領域７２から離れている。ガードリング領域７３は、緩和領域７１の不純物濃度に比して低い不純物濃度を有することが好ましく、たとえばＪＴＥ領域７２の不純物濃度と同じ不純物濃度を有する。
フィールドストップ領域７４は、外縁部ＰＴにおいて界面ＩＦに部分的に設けられており、界面ＩＦ上において外縁埋込領域ＴＢを取り囲んでいる。フィールドストップ領域７４は、ｎ型を有し、下側ドリフト層８１Ａの不純物濃度に比して高い不純物濃度を有する。
上側範囲ＲＢは、図２および図３に示すように、上側ドリフト層８１Ｂ（第２の耐圧保持層）と、ベース層８２（チャネル形成領域）と、ソース領域８３と、コンタクト領域８４とを有する。上側ドリフト層８１Ｂは界面ＩＦを構成している。上側ドリフト層８１Ｂはｎ型を有する。上側ドリフト層８１Ｂの不純物濃度は、たとえば、下側ドリフト層８１Ａの不純物濃度と同じである。
ベース層８２は上側ドリフト層８１Ｂ上に設けられている。ベース層８２はｐ型を有する。ベース層８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ソース領域８３は、ベース層８２上に設けられており、ベース層８２によって上側ドリフト層８１Ｂから隔てられている。ソース領域８３はｎ型を有する。コンタクト領域８４はベース層８２につながっている。コンタクト領域８４はｐ型を有する。
中央部ＰＣおよび外縁部ＰＴの各々において、エピタキシャル膜９０の上側範囲ＲＢの上面Ｐ２上にトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷは、ソース領域８３およびベース層８２を貫通して上側ドリフト層８１Ｂに至っている。よって側壁面ＳＷは、ベース層８２によって構成された部分を含む。
ゲート酸化膜９１はトレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。
ゲート電極９２は、ＭＯＳＦＥＴ２００のオン状態およびオフ状態の間のスイッチングを行うためのものである。ゲート電極９２はゲート酸化膜９１上に設けられている。ゲート電極９２はゲート酸化膜９１を介して側壁面ＳＷ上に配置されている。
上述した構成により、上側範囲ＲＢに設けられたトレンチＴＲの側壁面ＳＷ上に、ＭＯＳ構造を有するトランジスタ素子ＥＬ（半導体素子）が形成されている。トランジスタ素子ＥＬは、ゲート電極９２に印加されるゲート電位によって、ソース電極９４からコレクタ電極９８への、キャリアとしての電子の流れを制御することができる。言い換えれば、トランジスタ素子ＥＬは、ゲート電位によって、上面Ｐ２および界面ＩＦの一方から他方への電流を制御することができる。
下側範囲ＲＡは、中央区画ＣＣと、外縁区画ＣＴと、付加区画ＣＥとを有する。中央区画ＣＣは、中央部ＰＣにおいてトランジスタ素子ＥＬに厚さ方向に対向している。外縁区画ＣＴは、外縁部ＰＴにおいてトランジスタ素子ＥＬに厚さ方向に対向している。付加区画ＣＥは、外縁部ＰＴにおいて外縁区画ＣＴよりも外側に配置されており、トランジスタ素子ＥＬに厚さ方向に対向していない。
界面ＩＦ上において外縁区画ＣＴはＪＴＥ領域７２およびガードリング領域７３（外縁埋込領域ＴＢの少なくとも一部）を有する。アクセプタ不純物（ｐ型に寄与する不純物）に関して界面ＩＦ上において、ＪＴＥ領域７２およびガードリング領域７３の各々の不純物濃度は、緩和領域７１の不純物濃度よりも低い。よって、アクセプタ不純物に関して界面ＩＦ上において、ＪＴＥ領域７２およびガードリング領域７３の各々は、緩和領域７１が有する不純物濃度とは異なる不純物濃度を有する。以上のように、ｐ型に寄与する不純物に関して界面ＩＦ上において、外縁区画ＣＴは、外縁埋込領域ＴＢの少なくとも一部を有することによって、中央区画ＣＣが有する不純物濃度とは異なる不純物濃度を有する部分を含む。
界面ＩＦ上において付加区画ＣＥはガードリング領域７３およびフィールドストップ領域７４を有する。なお付加区画ＣＥは、ガードリング領域７３を有していなくてもよく、さらにフィールドストップ領域７４も有していなくてもよい。また付加区画ＣＥが省略されることによって、外縁区画ＣＴが最も外縁に位置してもよい。
ソース電極９４は中央部ＰＣおよび外縁部ＰＴの各々において上面Ｐ２に接している。具体的にはソース電極９４はソース領域８３およびコンタクト領域８４の各々に接している。ソース電極９４はオーミック電極であり、たとえばシリサイドから作られている。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
ドレイン電極９８は中央部ＰＣおよび外縁部ＰＴの各々において下面Ｐ１に面している。具体的にはドレイン電極９８は単結晶基板８０を介してエピタキシャル膜９０の下面Ｐ１上に設けられている。
なお下側ドリフト層８１Ａおよび上側ドリフト層８１Ｂは、外縁埋込領域ＴＢと、緩和領域７１と、フィールドストップ領域７４とを埋め込むドリフト領域８１（耐圧保持領域）を構成している。ＭＯＳＦＥＴ２００はオフ状態において、ドリフト領域８１中の最大電界強度が０．４ＭＶ／ｃｍ以上となるようにソース電極９４とドレイン電極９８との間に電圧が印加された場合に、上側範囲ＲＢにおける最大電界強度が下側範囲ＲＡにおける最大電界強度の半分未満となるように構成されていることが好ましい。このような構成は、緩和領域７１、ＪＴＥ領域７２およびガードリング領域７３の不純物濃度を十分に高くすれば、得ることができる。
底面ＢＴは上側範囲ＲＢによって下側範囲ＲＡから離れている。底面ＢＴは、本実施の形態においてはエピタキシャル膜９０の上面Ｐ２とほぼ平行な平坦な形状を有する。なお底面ＢＴは平坦面でなくてもよく、図２の断面視においてほぼ点状であってもよく、この場合、トレンチＴＲはＶ字形状を有する。
側壁面ＳＷはエピタキシャル膜９０の上面Ｐ２に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００−１｝面に対して５０°以上８０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上８０°以下傾斜していることがより好ましい。側壁面ＳＷは、巨視的に見て、面方位｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝のいずれかを有してもよい。なお面方位｛０−３３−８｝は｛０００−１｝面から５４．７度のオフ角を有する。面方位｛０−１１−１｝は｛０００−１｝面から７５．１度のオフ角を有する。よって面方位｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝は、オフ角５４．７〜７５．１度に対応する。オフ角について５度程度の製造誤差が想定されることを考慮すると、側壁面ＳＷが｛０００−１｝面に対して５０度以上８０度以下程度傾斜するような加工を行うことで、側壁面ＳＷの巨視的な面方位を、｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝のいずれかとしやすくなる。側壁面ＳＷは、特にベース層８２上の部分において、所定の結晶面（特殊面とも称する）を有することが好ましい。特殊面の詳細については後述する。
（炭化珪素半導体装置の製造方法）
図４に示すように、単結晶基板８０上における炭化珪素のエピタキシャル成長によって下側ドリフト層８１Ａが形成される。エピタキシャル成長が行われる面は、｛０００−１｝面から８度以内のオフ角を有することが好ましく、（０００−１）面から８度以内のオフ角を有することがより好ましい。エピタキシャル成長はＣＶＤ法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
図５に示すように、この時点では露出されている界面ＩＦ上への不純物イオン注入によって、不純物領域が形成される。具体的には、中央区画ＣＣの界面ＩＦ上に部分的に、緩和領域７１が形成される。また外縁部ＰＴ内において界面ＩＦ上に部分的に、ＪＴＥ領域７２と、ガードリング領域７３と、フィールドストップ領域７４とが形成される。各不純物領域の形成の順番は任意である。アクセプタ不純物としては、たとえばアルミニウムを用い得る。ドナー不純物としては、たとえばリンを用い得る。
図６に示すように、下側ドリフト層８１Ａと同様の方法によって、上側ドリフト層８１Ｂが形成される。これにより下側範囲ＲＡおよび上側範囲ＲＢを有するエピタキシャル膜９０が得られる。
図７に示すように、エピタキシャル膜９０の上面Ｐ２上への不純物イオン注入によって、不純物領域が形成される。具体的には上側ドリフト層８１Ｂ上にベース層８２が形成される。またベース層８２によって上側ドリフト層８１Ｂから隔てられたソース領域８３が、ベース層８２上に形成される。また上面Ｐ２からベース層８２まで延びるコンタクト領域８４が形成される。各不純物領域の形成の順番は任意である。次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン雰囲気である。
図８に示すように、エピタキシャル膜９０の上面Ｐ２上に、開口部を有するマスク層６１が形成される。開口部はトレンチＴＲ（図２）の位置に対応して形成される。マスク層６１は、二酸化珪素から作られることが好ましく、熱酸化によって形成されることがより好ましい。
図９に示すように、マスク層６１を用いた熱エッチングが行われる。熱エッチングの詳細については後述する。この熱エッチングによりエピタキシャル膜９０の上面Ｐ２にトレンチＴＲが形成される。この時に、トレンチＴＲの側壁面ＳＷ上、特にベース層８２上において、特殊面が自己形成される。次にマスク層６１がエッチングなど任意の方法により除去される（図１０）。
図１１に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの上にゲート酸化膜９１が形成される。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。ゲート酸化膜９１は、熱酸化により形成されることが好ましい。
ゲート酸化膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とベース層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とベース層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
図１２に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical Mechanical Polishing）とによって行い得る。
図１３を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてソース領域８３およびコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてソース領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。
再び図２を参照して、下側ドリフト層８１Ａ上に単結晶基板８０を介してドレイン電極９８が形成される。ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ２００が得られる。
（熱エッチング）
熱エッチングとは、エッチングされる対象を高温下で反応性ガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。反応性ガスは、加熱下において炭化珪素と反応し得るものである。反応性ガスが加熱下でエピタキシャル膜９０へ供給されることで、エピタキシャル膜９０がエッチングされる。
反応性ガスはハロゲン元素を含有することが好ましい。ハロゲン元素は塩素またはフッ素を含むことが好ましい。たとえば、反応性ガスとしてＣｌ2、ＢＣｌ3、ＣＦ4、およびＳＦ6の少なくともいずれかを含有するプロセスガスを用いることができる。特に好適な反応性ガスはＣｌ2である。プロセスガスはさらに酸素ガスを含んでもよい。プロセスガスはキャリアガスを含むことが好ましい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスを用いることができる。
熱エッチングのためのエピタキシャル膜９０の加熱温度の下限は、エッチング速度を確保する観点で、７００℃程度が好ましく、８００℃程度がより好ましく、９００℃程度がさらに好ましい。また加熱温度の上限は、エッチングダメージを抑制する観点で、１２００℃程度が好ましく、１１００℃程度がより好ましく、１０００℃程度がさらに好ましい。
熱エッチングにおける炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。これに比して二酸化珪素のエッチング速度は極めて小さいので、マスク層６１（図８および図９）が二酸化珪素から作られていれば、その消耗を顕著に抑制することができる。
（本実施の形態の作用効果）
本実施の形態のＭＯＳＦＥＴ２００（図２）によれば、中央部ＰＣだけでなく外縁部ＰＴにもトランジスタ素子ＥＬが設けられている。言い換えれば、中央部ＰＣだけでなく外縁部ＰＴにも、半導体装置本来の機能（たとえばスイッチング機能）を有するための素子構造が設けられている。
また外縁区画ＣＴは、外縁埋込領域ＴＢの少なくとも一部を有することによって、中央区画ＣＣが有する不純物濃度とは異なる不純物濃度を有する部分を含む。これにより外縁区画ＣＴに、ＭＯＳＦＥＴ２００の耐圧を高めるための終端構造（たとえばＪＴＥ領域７２およびガードリング領域７３）を設けることができる。
以上のように、外縁部ＰＴには素子構造および終端構造の両方が設けられている。これにより、外縁部ＰＴが素子構造および終端構造のいずれか一方しか有しない場合に比して、外縁部ＰＴは平面レイアウトにおいて有効に利用されている。よって、耐圧を高めつつ、ＭＯＳＦＥＴ２００の大きさを小さくすることができる。
またエピタキシャル膜９０の材料が炭化珪素であることにより、ＭＯＳＦＥＴ２００は、ドリフト領域８１中に０．４ＭＶ／ｃｍ以上の最大電界が印加されるような高い電圧を扱うことができる。また緩和領域７１および外縁埋込領域ＴＢが設けられることで、上記のような電圧印加の下で、上側範囲ＲＢにおける最大電界強度が、下側範囲ＲＡにおける最大電界強度の半分未満となるように、ＭＯＳＦＥＴ２００を構成し得る。これにより、耐圧の決定要因となる、トランジスタ素子ＥＬ近傍での上側範囲ＲＢにおける電界強度が、より低くされる。具体的には、トレンチＴＲの側壁面ＳＷと底面ＢＴとがなす角部においてゲート酸化膜９１に加わる電界強度が、より低くされる。逆に言えば、下側範囲ＲＡにおける最大電界強度が、中央部ＰＣ内の上側範囲ＲＢにおける最大電界強度の倍を超えることにより、耐圧の決定要因とならない下側範囲ＲＡにおける最大電界強度が、より高くされる。これによりＭＯＳＦＥＴ２００に、より高い電圧を印加することができる。すなわち耐圧を高めることができる。
なおＭＯＳＦＥＴ２００（図２）の構造は、オフ状態の際に外縁部ＰＴにおいて、上側範囲ＲＢに比して下側範囲ＲＡによる電圧負担を高めるものである。このような構造を、仮にＳｉＣ半導体装置でなくＳｉ半導体装置に適用したとすると、下側範囲ＲＡにおけるＳｉ層の破壊現象が生じやすくなり、高い耐圧が得られなくなる。上面Ｐ２のうち付加区域ＣＥに厚さ方向に対応する部分にガードリングが用いられていない場合、高い耐圧が特に得にくくなる。よってＭＯＳＦＥＴ２００の構造は、Ｓｉ半導体装置にはあまり適しておらず、ＳｉＣ半導体装置に特に適したものである。
（変形例）
図１４に示すように、ＭＯＳＦＥＴ２００（図２）の変形例のＭＯＳＦＥＴ２００Ｐはプレーナ型である。すなわち、エピタキシャル膜９０の上面Ｐ２上にトレンチＴＲ（図２）が設けられておらず、平坦なＰ２上に、ベース層８２Ｐと、ソース領域８３Ｐと、コンタクト領域８４Ｐとの不純物領域が形成されている。また平坦なＰ２上にゲート酸化膜９１Ｐが設けられている。ゲート酸化膜９１Ｐ上にゲート電極９２Ｐが設けられている。
（特殊面の構成）
上述したように、トレンチＴＲの側壁面ＳＷ（図２）は、特にベース層８２上において「特殊面」を有することが好ましい。以下、側壁面ＳＷが特殊面を有する場合について説明する。
図１５に示すように、特殊面を有する側壁面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する。好ましくは側壁面ＳＷは面Ｓ１を微視的に含む。好ましくは側壁面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０−１１−１｝を有し、好ましくは面方位（０−１１−１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。
好ましくは側壁面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。複合面ＳＲは面方位｛０−１１−２｝を有し、好ましくは面方位（０−１１−２）を有する。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図１７に示すように、（１１−２０）面（図１６の線ＸＶＩＩ−ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図１８に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図１７）に対応する。
図１９に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１９においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
次に図２０を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
図２２に示すように、側壁面ＳＷは複合面ＳＲ（図２２においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
より具体的には側壁面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。
（特殊面を有する炭化珪素半導体装置）
トレンチＴＲの側壁面ＳＷ（図２）が面Ｓ１（図１５）を含む場合、面方位｛０−３３−８｝を有する面にチャネルが形成される。これにより、オン抵抗のうちチャネル抵抗が占める部分が抑制される。よってオン抵抗を所定の値以下に維持しつつ、ドリフト領域８１による抵抗を大きくし得る。よってドリフト領域８１の不純物濃度をより低くすることができる。よってＭＯＳＦＥＴ２００の耐圧をより高めることができる。トレンチＴＲの側壁面ＳＷが面Ｓ１および面Ｓ２を微視的に含む場合は、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。側壁面ＳＷの面Ｓ１およびＳ２が複合面ＳＲを構成している場合、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
たとえば、炭化珪素半導体装置のチャネル型はｐチャネル型であってもよく、この場合、上述した実施の形態においてｐ型とｎ型とが入れ替えられた構成を用いることができる。炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよく、またＭＩＳＦＥＴ以外のものであってもよい。ＭＩＳＦＥＴ以外の炭化珪素半導体装置としては、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。また外縁埋込領域は必ずしもガードリング領域およびＪＴＥ領域の両方を含む必要はない。緩和領域は省略されてもよい。フィールドストップ領域は省略されてもよい。単結晶基板が除去されることで、第１の電極は炭化珪素膜の第１の主面に直接接してもよい。
７１ 緩和領域、７２ ＪＴＥ領域（接合終端領域）、７３ ガードリング領域、７４ フィールドストップ領域、８０ 単結晶基板、８１ ドリフト領域（耐圧保持領域）、８１Ａ 下側ドリフト層（第１の耐圧保持層）、８１Ｂ 上側ドリフト層（第２の耐圧保持層）、８２，８２Ｐ ベース層、８３，８３Ｐ ソース領域、８４，８４Ｐ コンタクト領域、９０ エピタキシャル膜（炭化珪素膜）、９１，９１Ｐ ゲート酸化膜（ゲート絶縁膜）、９２，９２Ｐ ゲート電極、９３ 層間絶縁膜、９４ ソース電極（第２の主電極）、９５ ソース配線層、９８ ドレイン電極（第１の主電極）、２００，２００Ｐ ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＣＣ 中央区画、ＣＥ 付加区画、ＣＴ 外縁区画、ＥＬ トランジスタ素子（半導体素子）、ＩＦ 界面、Ｐ１ 下面（第１の主面）、Ｐ２ 上面（第２の主面）、ＰＣ 中央部、ＰＴ 外縁部、ＲＡ 下側範囲（第１の範囲）、ＲＢ 上側範囲（第２の範囲）、ＳＷ 側壁面、ＴＲ トレンチ。

Claims (3)

  1. 中央部と前記中央部を取り囲み外縁をなす外縁部とからなる平面レイアウトを有する炭化珪素半導体装置であって、
    第１の主面と、厚さ方向において前記第１の主面と反対の第２の主面とを有する炭化珪素膜を備え、
    前記炭化珪素膜は前記第１の主面をなす第１の範囲と前記第２の主面をなす第２の範囲とを有し、前記第１および第２の範囲は前記第１および第２の範囲の間に前記第１および第２の主面から離れた界面を有し、前記第１の範囲は、前記第１の主面をなし第１の導電型を有する第１の耐圧保持層と、前記外縁部において前記界面に部分的に設けられ第２の導電型を有する外縁埋込領域とを含み、前記第２の範囲は、前記界面を構成し前記第１の導電型を有する第２の耐圧保持層を含み、前記第１および第２の耐圧保持層は、前記外縁埋込領域を埋め込む耐圧保持領域を構成しており、前記第２の範囲には、前記第２の主面および前記界面の一方から他方への電流を制御するための半導体素子が形成されており、前記第１の範囲は、前記中央部において前記半導体素子に厚さ方向に対向する中央区画と、前記外縁部において前記半導体素子に厚さ方向に対向する外縁区画とを有し、前記第２の導電型に寄与する不純物に関して前記界面上において、前記外縁区画は、前記外縁埋込領域の少なくとも一部を有することによって、前記中央区画が有する不純物濃度とは異なる不純物濃度を有する部分を含み、前記炭化珪素半導体装置はさらに
    前記中央部および前記外縁部の各々において前記第１の主面に面する第１の電極と、
    前記中央部および前記外縁部の各々において前記第２の主面に接する第２の電極とを備え、
    前記中央区画が有する不純物濃度とは異なる不純物濃度を有する部分が前記半導体素子と対向し、
    前記第１の範囲は、前記界面に部分的に設けられ、前記界面上において前記外縁埋込領域に取り囲まれ、少なくとも一部が前記中央部に含まれ、前記第２の導電型を有する緩和領域を含み、
    前記外縁埋込領域は、前記緩和領域に接し、前記緩和領域の不純物濃度に比して低い不純物濃度を有する接合終端領域を含む、炭化珪素半導体装置。
  2. 前記外縁埋込領域は、前記界面上において前記中央部を取り囲むガードリング領域を含む、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の範囲は、前記外縁部において前記界面に部分的に設けられ、前記界面上において前記外縁埋込領域を取り囲み、前記第１の導電型を有し、前記第１の耐圧保持層の不純物濃度に比して高い不純物濃度を有するフィールドストップ領域を含む、請求項１または請求項２に記載の炭化珪素半導体装置。
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