JPH11330496A - 半導体装置 - Google Patents
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- JPH11330496A JPH11330496A JP14054698A JP14054698A JPH11330496A JP H11330496 A JPH11330496 A JP H11330496A JP 14054698 A JP14054698 A JP 14054698A JP 14054698 A JP14054698 A JP 14054698A JP H11330496 A JPH11330496 A JP H11330496A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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Abstract
(57)【要約】
【課題】 ＳｉＣなどのワイドギャップ半導体材料にお
いて、保護膜として用いた絶縁膜の破壊を防ぎ、高い耐
圧を達成することにある。 【解決手段】 半導体基板の一方の主表面５０と、一方
の主表面側に接する表面を持つｎ~型の第一の半導体領
域２と、一方の主表面より第一の半導体領域内に延びる
ｐ型の第二の半導体領域３と、第二の半導体領域を囲む
ように形成され、一方の主表面に露出しないｐ型の第三
の半導体領域５と、他方の主表面５１に形成された主電
極９と、第二の半導体領域に低抵抗接触した主電極８
と、第二の半導体領域を囲むように形成され、一方の主
表面より第一の半導体領域上に延びる絶縁膜２０を備え
た半導体装置において、絶縁膜と接し、絶縁膜と第三の
半導体領域間の第一の半導体領域に高抵抗領域２１を設
ける。
いて、保護膜として用いた絶縁膜の破壊を防ぎ、高い耐
圧を達成することにある。 【解決手段】 半導体基板の一方の主表面５０と、一方
の主表面側に接する表面を持つｎ~型の第一の半導体領
域２と、一方の主表面より第一の半導体領域内に延びる
ｐ型の第二の半導体領域３と、第二の半導体領域を囲む
ように形成され、一方の主表面に露出しないｐ型の第三
の半導体領域５と、他方の主表面５１に形成された主電
極９と、第二の半導体領域に低抵抗接触した主電極８
と、第二の半導体領域を囲むように形成され、一方の主
表面より第一の半導体領域上に延びる絶縁膜２０を備え
た半導体装置において、絶縁膜と接し、絶縁膜と第三の
半導体領域間の第一の半導体領域に高抵抗領域２１を設
ける。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｆｉｅｌｄ Ｌｉ
ｍｉｔｔｉｎｇ Ｒｉｎｇ（ＦＬＲ）を有する半導体装
置に関する。
ｍｉｔｔｉｎｇ Ｒｉｎｇ（ＦＬＲ）を有する半導体装
置に関する。
【０００２】
【従来の技術】電力変換器の大電力かつ高周波化の要求
にともなって、可制御電流が大きいだけでなく、低損失
かつ高速に動作する半導体スイッチング素子の開発が望
まれている。このような要求に応える方法として、以下
に示す二つの取り組みが考えられる。一つは今日、最も
多用されているシリコンを素子材料に使い、素子構造や
動作原理の組み合わせを見直して、既存素子の一層の高
性能化を図る方法である。この方法には、高度に確立し
た製造技術と多くの知見を活用できることから、素子性
能の向上が容易である反面、性能がシリコンの持つ物理
的理論限界で制限を受け、素子性能の大幅な向上は望め
ない、という課題がある。もう一つは、素子の原材料か
ら見直して、シリコンの限界をはるかに越えた、高性能
なパワー半導体素子を実現する方法がある。例えば、シ
リコンカーバイド（以下、ＳｉＣ）を用いた場合、素子
性能がシリコンを用いた素子の１０倍以上になること
が、文献：ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ，Ｖｏｌ．１０，Ｎｏ．１０，ｐ．４
５５（１９８９）の中に示されている。このように、Ｓ
ｉＣを利用することにより、優れた素子性能のデバイス
が実現できる理由は、アバランシェ降伏電界が大きいこ
とにある。例えば、ＳｉＣはアバランシェ降伏電界がシ
リコンの約１０倍と大きく、素子のドリフト層の電気抵
抗を約２桁小さくできることが、文献：ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ，Ｖｏｌ．４０，Ｎｏ．３，ｐ．６４５（１９
９３）に示されている。そのため、素子がオン状態の時
に発生する電力損失を小さくできるとして、大きな期待
がもたれている。ＳｉＣデバイスは、オフ状態で素子内
部にシリコンの約１０倍の強電界がかかるため、電界集
中によるブレークダウンが起きやすい。そこで、効果的
に電界を緩和するために、ターミネーション構造が重要
となる。
にともなって、可制御電流が大きいだけでなく、低損失
かつ高速に動作する半導体スイッチング素子の開発が望
まれている。このような要求に応える方法として、以下
に示す二つの取り組みが考えられる。一つは今日、最も
多用されているシリコンを素子材料に使い、素子構造や
動作原理の組み合わせを見直して、既存素子の一層の高
性能化を図る方法である。この方法には、高度に確立し
た製造技術と多くの知見を活用できることから、素子性
能の向上が容易である反面、性能がシリコンの持つ物理
的理論限界で制限を受け、素子性能の大幅な向上は望め
ない、という課題がある。もう一つは、素子の原材料か
ら見直して、シリコンの限界をはるかに越えた、高性能
なパワー半導体素子を実現する方法がある。例えば、シ
リコンカーバイド（以下、ＳｉＣ）を用いた場合、素子
性能がシリコンを用いた素子の１０倍以上になること
が、文献：ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ，Ｖｏｌ．１０，Ｎｏ．１０，ｐ．４
５５（１９８９）の中に示されている。このように、Ｓ
ｉＣを利用することにより、優れた素子性能のデバイス
が実現できる理由は、アバランシェ降伏電界が大きいこ
とにある。例えば、ＳｉＣはアバランシェ降伏電界がシ
リコンの約１０倍と大きく、素子のドリフト層の電気抵
抗を約２桁小さくできることが、文献：ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ，Ｖｏｌ．４０，Ｎｏ．３，ｐ．６４５（１９
９３）に示されている。そのため、素子がオン状態の時
に発生する電力損失を小さくできるとして、大きな期待
がもたれている。ＳｉＣデバイスは、オフ状態で素子内
部にシリコンの約１０倍の強電界がかかるため、電界集
中によるブレークダウンが起きやすい。そこで、効果的
に電界を緩和するために、ターミネーション構造が重要
となる。
【０００３】一般に、シリコンのダイオードでは、高耐
圧を得るため、複数個のＦｉｅｌｄＬｉｍｉｔｔｉｎｇ
Ｒｉｎｇ（以下、ＦＬＲ）と呼ばれる環状の領域がチ
ップ周辺部に、主接合を取り囲むように形成される。Ｆ
ＬＲは、阻止時にチップ周辺部の電界分布を均等化する
ことにより、低い電圧での局所的な高電界の発生による
降伏をなくす。この技術により、主接合が浅くともｋＶ
オーダの耐圧を得ることができる。図４は、ＦＬＲによ
る素子の平面パターンを示す。素子の中央部のアクティ
ブ領域１１は、素子のオン時に負荷電流が流れる領域で
ある。また、図２は、図４のターミネーション領域Ａ−
Ａ’間の断面図を示す。８がアノード電極、９がカソー
ド電極である。オフ時にはアノード電極８とカソード電
極９間に印加される高電圧が阻止される必要がある。１
０が主接合の外縁部であり、主接合を構成するｐ＋型領
域３はアノード電位すなわち最低電位とされる。そし
て、このｐ＋型領域３から離れるにつれて、カソード電
位に近づく。すなわち、高電位となる。６が主接合を取
り囲む環状ｐ型領域のＦＬＲである。ＦＬＲ６は、これ
らに挟まれた領域に電圧を分担させつつ、周辺領域の構
造を等価的に一次元ｐｎ接合に近づけ、接合の湾曲によ
る耐圧低下の影響を緩和する。かくして、素子の耐圧を
高くできる。なお、１はｎ＋型領域、２はｎ−型領域、
４はｎ＋型領域、２０は絶縁膜を表す。図３は、ＦＬＲ
５をｐ型の埋め込み領域から構成した場合の素子の断面
図を示す。図３では、図２と比べて、表面にｎ＋型領域
７が形成されているため、表面電荷による影響を受けに
くく、長期信頼性が向上する。なお、本図の構成に関わ
る従来技術として特開平７−１４２７１３号公報に記載
されているものが知られている。
圧を得るため、複数個のＦｉｅｌｄＬｉｍｉｔｔｉｎｇ
Ｒｉｎｇ（以下、ＦＬＲ）と呼ばれる環状の領域がチ
ップ周辺部に、主接合を取り囲むように形成される。Ｆ
ＬＲは、阻止時にチップ周辺部の電界分布を均等化する
ことにより、低い電圧での局所的な高電界の発生による
降伏をなくす。この技術により、主接合が浅くともｋＶ
オーダの耐圧を得ることができる。図４は、ＦＬＲによ
る素子の平面パターンを示す。素子の中央部のアクティ
ブ領域１１は、素子のオン時に負荷電流が流れる領域で
ある。また、図２は、図４のターミネーション領域Ａ−
Ａ’間の断面図を示す。８がアノード電極、９がカソー
ド電極である。オフ時にはアノード電極８とカソード電
極９間に印加される高電圧が阻止される必要がある。１
０が主接合の外縁部であり、主接合を構成するｐ＋型領
域３はアノード電位すなわち最低電位とされる。そし
て、このｐ＋型領域３から離れるにつれて、カソード電
位に近づく。すなわち、高電位となる。６が主接合を取
り囲む環状ｐ型領域のＦＬＲである。ＦＬＲ６は、これ
らに挟まれた領域に電圧を分担させつつ、周辺領域の構
造を等価的に一次元ｐｎ接合に近づけ、接合の湾曲によ
る耐圧低下の影響を緩和する。かくして、素子の耐圧を
高くできる。なお、１はｎ＋型領域、２はｎ−型領域、
４はｎ＋型領域、２０は絶縁膜を表す。図３は、ＦＬＲ
５をｐ型の埋め込み領域から構成した場合の素子の断面
図を示す。図３では、図２と比べて、表面にｎ＋型領域
７が形成されているため、表面電荷による影響を受けに
くく、長期信頼性が向上する。なお、本図の構成に関わ
る従来技術として特開平７−１４２７１３号公報に記載
されているものが知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、図３の
構造では、ＦＬＲ５間の電界強度が絶縁膜２０とｎ＋型
領域７界面に生じる電界強度と等しくなる。図５は、図
３のオフ状態における等電位線３１を示す。表面の等電
位線は局所的に密な部分が存在し、高い電界強度が生じ
ていることが分かる。図７は、図５の点線３２、点線３
３により示した（ａ）ＳｉＣ−ＳｉＯ2界面の電界分布
と（ｂ）ＦＬＲ間の電界分布を示す。なお、ここでは絶
縁膜２０をシリコンデバイスで一般に用いられるＳｉＯ
2とした。ＳｉＣの電界強度の上限は３ＭＶ／ｃｍ、Ｓ
ｉＯ2の電界強度の上限は信頼性を考慮して２ＭＶ／ｃ
ｍとした。（ｂ）ＦＬＲ間の電界強度分布において、最
大電界強度はＳｉＣの上限以下であるため、素子内部で
ブレークダウンすることはない。しかしながら、（ａ）
ＳｉＣ−ＳｉＯ2界面の電界分布では、最大電界強度が
ＳｉＯ2の上限を越えるため、ＳｉＯ2で破壊が生じるこ
とが分かる。以上より、ＳｉＣデバイスでは、ＳｉＯ2
とＳｉＣ界面の電界強度がＳｉＯ2の上限を越えるた
め、ＳｉＯ2で破壊が生じることが問題となる。なお、
シリコンデバイスでは上記した問題は生じない。何故な
ら、シリコンの絶縁破壊電界はＳｉＯ２と比べて１桁程
度小さいため、ＳｉＯ2で破壊が生じる前にシリコン内
部でブレークダウンが生じるからである。
構造では、ＦＬＲ５間の電界強度が絶縁膜２０とｎ＋型
領域７界面に生じる電界強度と等しくなる。図５は、図
３のオフ状態における等電位線３１を示す。表面の等電
位線は局所的に密な部分が存在し、高い電界強度が生じ
ていることが分かる。図７は、図５の点線３２、点線３
３により示した（ａ）ＳｉＣ−ＳｉＯ2界面の電界分布
と（ｂ）ＦＬＲ間の電界分布を示す。なお、ここでは絶
縁膜２０をシリコンデバイスで一般に用いられるＳｉＯ
2とした。ＳｉＣの電界強度の上限は３ＭＶ／ｃｍ、Ｓ
ｉＯ2の電界強度の上限は信頼性を考慮して２ＭＶ／ｃ
ｍとした。（ｂ）ＦＬＲ間の電界強度分布において、最
大電界強度はＳｉＣの上限以下であるため、素子内部で
ブレークダウンすることはない。しかしながら、（ａ）
ＳｉＣ−ＳｉＯ2界面の電界分布では、最大電界強度が
ＳｉＯ2の上限を越えるため、ＳｉＯ2で破壊が生じるこ
とが分かる。以上より、ＳｉＣデバイスでは、ＳｉＯ2
とＳｉＣ界面の電界強度がＳｉＯ2の上限を越えるた
め、ＳｉＯ2で破壊が生じることが問題となる。なお、
シリコンデバイスでは上記した問題は生じない。何故な
ら、シリコンの絶縁破壊電界はＳｉＯ２と比べて１桁程
度小さいため、ＳｉＯ2で破壊が生じる前にシリコン内
部でブレークダウンが生じるからである。
【０００５】本発明の課題は、ＳｉＣなどのワイドギャ
ップ半導体材料において、保護膜として用いた絶縁膜の
破壊を防ぎ、高い耐圧を達成することにある。
ップ半導体材料において、保護膜として用いた絶縁膜の
破壊を防ぎ、高い耐圧を達成することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、絶縁膜直下の基板表面に高抵抗領域を設ける。ま
た、高抵抗領域と第一のＦｉｅｌｄ Ｌｉｍｉｔｔｉｎ
ｇ Ｒｉｎｇ（ＦＬＲ）の間に第二のＦＬＲを設ける。
に、絶縁膜直下の基板表面に高抵抗領域を設ける。ま
た、高抵抗領域と第一のＦｉｅｌｄ Ｌｉｍｉｔｔｉｎ
ｇ Ｒｉｎｇ（ＦＬＲ）の間に第二のＦＬＲを設ける。
【０００７】本発明では、オフ状態において高抵抗領域
を流れる僅かな電流により、絶縁膜と基板界面の電界が
均一となるため、最大電界強度を絶縁膜の絶縁破壊電界
強度以下に抑えることができる。また、第一のＦＬＲの
間で分担される電圧を第一のＦＬＲと第二のＦＬＲによ
り二段階で分割するため、安定して高耐圧を得ることが
できる。
を流れる僅かな電流により、絶縁膜と基板界面の電界が
均一となるため、最大電界強度を絶縁膜の絶縁破壊電界
強度以下に抑えることができる。また、第一のＦＬＲの
間で分担される電圧を第一のＦＬＲと第二のＦＬＲによ
り二段階で分割するため、安定して高耐圧を得ることが
できる。
【０００８】
【発明の実施の形態】以下、本発明を実施形態を図面を
用いて説明する。図１は、本発明の第１の実施形態であ
り、素子のターミネーション領域の断面図を示す。シリ
コンカーバイド（ＳｉＣ）を基体としたダイオードの場
合である。このダイオードチップの半導体基板は、ｎ＋
型領域１とｎ−型領域２とｐ＋型領域３とｎ＋型領域４
からなり、ｎ−型領域２とｐ＋型領域３を含む表面上に
は絶縁膜２０が設けられ、ｐ＋型領域３にはアノード電
極８が設けられ、ｎ＋型領域１にはカソード電極９が設
けられている。１０が主接合の外縁部である。５はｐ型
の埋め込み領域から構成したＦＬＲである。このような
半導体基板において、ｐ＋型領域３からｎ＋型領域４に
至る絶縁膜２０直下の基板表面とＦＬＲ５の間のｎ−型
領域２に高抵抗領域２１を設ける。具体的には、ダイオ
ードチップの半導体基板の一方の主表面５０側に、ｎ−
型領域２の表面が接するように形成され、ｐ＋型領域３
とｎ＋型領域４がその主表面５０側よりｎ−型領域２内
に延びるように形成される。また、ｐ＋型領域３の表面
上からｎ−型領域２上に延びた絶縁膜２０が設けられ、
ｐ＋型領域３には低抵抗接触したアノード電極８が設け
られる。ＦＬＲ５はｐ＋型領域３を囲むように、かつ、
その主表面５０に露出しないように形成される。高抵抗
領域２１は絶縁膜２０に接すると共に、絶縁膜２０とＦ
ＬＲ５の間のｎ−型領域２に設ける。一方、ダイオード
チップの半導体基板の他方の主表面５１側に、ｎ＋型領
域１が形成され、カソード電極９が設けられる。本実施
形態の特徴は、ｐ＋型領域３からｎ＋型領域４に至る絶
縁膜２０直下の基板表面とＦＬＲ５の間のｎ−型領域２
に高抵抗領域２１を設けることにある。逆電圧印加試験
の結果、従来技術による素子は絶縁膜２０として用いた
ＳｉＯ2中で絶縁破壊が生じ、低い耐圧に止まってい
た。一方、本実施形態による素子では、ＳｉＣ内部でブ
レークダウンが生じ、高い耐圧が得られた。
用いて説明する。図１は、本発明の第１の実施形態であ
り、素子のターミネーション領域の断面図を示す。シリ
コンカーバイド（ＳｉＣ）を基体としたダイオードの場
合である。このダイオードチップの半導体基板は、ｎ＋
型領域１とｎ−型領域２とｐ＋型領域３とｎ＋型領域４
からなり、ｎ−型領域２とｐ＋型領域３を含む表面上に
は絶縁膜２０が設けられ、ｐ＋型領域３にはアノード電
極８が設けられ、ｎ＋型領域１にはカソード電極９が設
けられている。１０が主接合の外縁部である。５はｐ型
の埋め込み領域から構成したＦＬＲである。このような
半導体基板において、ｐ＋型領域３からｎ＋型領域４に
至る絶縁膜２０直下の基板表面とＦＬＲ５の間のｎ−型
領域２に高抵抗領域２１を設ける。具体的には、ダイオ
ードチップの半導体基板の一方の主表面５０側に、ｎ−
型領域２の表面が接するように形成され、ｐ＋型領域３
とｎ＋型領域４がその主表面５０側よりｎ−型領域２内
に延びるように形成される。また、ｐ＋型領域３の表面
上からｎ−型領域２上に延びた絶縁膜２０が設けられ、
ｐ＋型領域３には低抵抗接触したアノード電極８が設け
られる。ＦＬＲ５はｐ＋型領域３を囲むように、かつ、
その主表面５０に露出しないように形成される。高抵抗
領域２１は絶縁膜２０に接すると共に、絶縁膜２０とＦ
ＬＲ５の間のｎ−型領域２に設ける。一方、ダイオード
チップの半導体基板の他方の主表面５１側に、ｎ＋型領
域１が形成され、カソード電極９が設けられる。本実施
形態の特徴は、ｐ＋型領域３からｎ＋型領域４に至る絶
縁膜２０直下の基板表面とＦＬＲ５の間のｎ−型領域２
に高抵抗領域２１を設けることにある。逆電圧印加試験
の結果、従来技術による素子は絶縁膜２０として用いた
ＳｉＯ2中で絶縁破壊が生じ、低い耐圧に止まってい
た。一方、本実施形態による素子では、ＳｉＣ内部でブ
レークダウンが生じ、高い耐圧が得られた。
【０００９】高い耐圧が得られたメカニズムを以下に説
明する。図６は、図１のオフ状態での等電位線３１を示
す。表面の等電位線はほぼ等間隔となっており、表面の
電界強度が均一化されていることが分かる。図８は、図
６の点線３２、点線３３で示した（ａ）ＳｉＣ−ＳｉＯ
2界面の電界分布と（ｂ）ＦＬＲ間の電界分布を示す。
（ｂ）ＦＬＲ間の電界強度分布において、最大電界強度
はＳｉＣの上限以下であるため、素子内部でブレークダ
ウンすることはない。（ａ）ＳｉＣ−ＳｉＯ2界面の電
界分布から、表面の電界強度は、均一となり、ＳｉＯ2
の上限以下に抑えられていることが分かる。これは、オ
フ状態において、高抵抗領域２１を僅かに流れる電流の
ため、ＳｉＣ−ＳｉＯ2界面の電界強度分布が均一とな
るからである。
明する。図６は、図１のオフ状態での等電位線３１を示
す。表面の等電位線はほぼ等間隔となっており、表面の
電界強度が均一化されていることが分かる。図８は、図
６の点線３２、点線３３で示した（ａ）ＳｉＣ−ＳｉＯ
2界面の電界分布と（ｂ）ＦＬＲ間の電界分布を示す。
（ｂ）ＦＬＲ間の電界強度分布において、最大電界強度
はＳｉＣの上限以下であるため、素子内部でブレークダ
ウンすることはない。（ａ）ＳｉＣ−ＳｉＯ2界面の電
界分布から、表面の電界強度は、均一となり、ＳｉＯ2
の上限以下に抑えられていることが分かる。これは、オ
フ状態において、高抵抗領域２１を僅かに流れる電流の
ため、ＳｉＣ−ＳｉＯ2界面の電界強度分布が均一とな
るからである。
【００１０】図９は、本発明の第２の実施形態であり、
素子のターミネーション領域の断面図を示す。ＳｉＣを
基体としたダイオードの場合である。このダイオードチ
ップの半導体基板は、ｎ＋型領域１とｎ−型領域２とｐ
＋型領域３とｎ＋型領域４からなり、ｎ−型領域２とｐ
＋型領域３を含む表面上には絶縁膜２０が設けられ、ｐ
＋型領域３にはアノード電極８が設けられ、ｎ＋型領域
１にはカソード電極９が設けられている。１０が主接合
の外縁部である。５はｐ型の埋め込み領域から構成した
ＦＬＲである。本実施形態の特徴は、ｐ＋型領域３から
ｎ＋型領域４に至る絶縁膜２０直下に高抵抗領域２１を
設け、高抵抗領域２１と第一のＦＬＲ５の間に第二のＦ
ＬＲ２４を設けることにある。第二のＦＬＲ２４を設け
ることが第１の実施形態と異なる。逆電圧印加試験の結
果、従来技術による素子は絶縁膜２０として用いたＳｉ
Ｏ2中で絶縁破壊が生じ、低い耐圧に止まっていた。一
方、本実施形態による素子では、ＳｉＣ内部でブレーク
ダウンが生じ、高い耐圧が得られた。本実施形態の場
合、耐圧向上のメカニズムは第１の実施形態と同じであ
るが、第一のＦＬＲ５の間で分担される電圧が第二のＦ
ＬＲ２４によりさらに小さい電圧に分けられることが第
１の実施形態と異なる。すなわち、第一のＦＬＲ５と第
二のＦＬＲ２４により、二段階で電圧を分割するため、
第二のＦＬＲ２４で分担する電圧は小さくなり、安定し
て高耐圧を得られるようになった。
素子のターミネーション領域の断面図を示す。ＳｉＣを
基体としたダイオードの場合である。このダイオードチ
ップの半導体基板は、ｎ＋型領域１とｎ−型領域２とｐ
＋型領域３とｎ＋型領域４からなり、ｎ−型領域２とｐ
＋型領域３を含む表面上には絶縁膜２０が設けられ、ｐ
＋型領域３にはアノード電極８が設けられ、ｎ＋型領域
１にはカソード電極９が設けられている。１０が主接合
の外縁部である。５はｐ型の埋め込み領域から構成した
ＦＬＲである。本実施形態の特徴は、ｐ＋型領域３から
ｎ＋型領域４に至る絶縁膜２０直下に高抵抗領域２１を
設け、高抵抗領域２１と第一のＦＬＲ５の間に第二のＦ
ＬＲ２４を設けることにある。第二のＦＬＲ２４を設け
ることが第１の実施形態と異なる。逆電圧印加試験の結
果、従来技術による素子は絶縁膜２０として用いたＳｉ
Ｏ2中で絶縁破壊が生じ、低い耐圧に止まっていた。一
方、本実施形態による素子では、ＳｉＣ内部でブレーク
ダウンが生じ、高い耐圧が得られた。本実施形態の場
合、耐圧向上のメカニズムは第１の実施形態と同じであ
るが、第一のＦＬＲ５の間で分担される電圧が第二のＦ
ＬＲ２４によりさらに小さい電圧に分けられることが第
１の実施形態と異なる。すなわち、第一のＦＬＲ５と第
二のＦＬＲ２４により、二段階で電圧を分割するため、
第二のＦＬＲ２４で分担する電圧は小さくなり、安定し
て高耐圧を得られるようになった。
【００１１】図１０は、本発明の第３の実施形態であ
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｎ−型領域２
とｐ＋型領域３を含む表面上には絶縁膜２０が設けら
れ、ｐ＋型領域３にはアノード電極８が設けられ、ｎ＋
型領域１にはカソード電極９が設けられ、ｎ＋型領域４
には補助電極１２が設けられる。１０が主接合の外縁部
である。５はｐ型の埋め込み領域から構成したＦＬＲで
ある。本実施形態の特徴は、アノード電極８から補助電
極１２に至る絶縁膜２０上に高抵抗率膜２２を用い、絶
縁膜２０と第一のＦＬＲ５の間に第二のＦＬＲ２４を設
けることにある。逆電圧印加試験の結果、従来技術によ
る素子は絶縁膜２０として用いたＳｉＯ2中で絶縁破壊
が生じ、低い耐圧に止まっていた。一方、本実施形態に
よる素子では、ＳｉＣ内部でブレークダウンが生じ、高
い耐圧が得られた。これは、オフ状態において、高抵抗
率膜２２を僅かに流れる電流のため、ｐ型領域３とｎ＋
型領域４間の電圧が均一に分担されるからである。した
がって、基板表面の電界強度分布は均一となる。さら
に、本実施形態の場合、第２の実施形態と同様に、第一
のＦＬＲ５の間で分担される電圧が第二のＦＬＲ２４に
よりさらに小さい電圧に分けられる。すなわち、第一の
ＦＬＲ５と第二のＦＬＲ２４により、二段階で電圧を分
割するため、第二のＦＬＲ２４で分担する電圧は小さく
なり、安定して高耐圧を得られるようになった。
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｎ−型領域２
とｐ＋型領域３を含む表面上には絶縁膜２０が設けら
れ、ｐ＋型領域３にはアノード電極８が設けられ、ｎ＋
型領域１にはカソード電極９が設けられ、ｎ＋型領域４
には補助電極１２が設けられる。１０が主接合の外縁部
である。５はｐ型の埋め込み領域から構成したＦＬＲで
ある。本実施形態の特徴は、アノード電極８から補助電
極１２に至る絶縁膜２０上に高抵抗率膜２２を用い、絶
縁膜２０と第一のＦＬＲ５の間に第二のＦＬＲ２４を設
けることにある。逆電圧印加試験の結果、従来技術によ
る素子は絶縁膜２０として用いたＳｉＯ2中で絶縁破壊
が生じ、低い耐圧に止まっていた。一方、本実施形態に
よる素子では、ＳｉＣ内部でブレークダウンが生じ、高
い耐圧が得られた。これは、オフ状態において、高抵抗
率膜２２を僅かに流れる電流のため、ｐ型領域３とｎ＋
型領域４間の電圧が均一に分担されるからである。した
がって、基板表面の電界強度分布は均一となる。さら
に、本実施形態の場合、第２の実施形態と同様に、第一
のＦＬＲ５の間で分担される電圧が第二のＦＬＲ２４に
よりさらに小さい電圧に分けられる。すなわち、第一の
ＦＬＲ５と第二のＦＬＲ２４により、二段階で電圧を分
割するため、第二のＦＬＲ２４で分担する電圧は小さく
なり、安定して高耐圧を得られるようになった。
【００１２】図１１は、本発明の第４の実施形態であ
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｎ−型領域２
とｐ＋型領域３を含む表面上には絶縁膜２０が設けら
れ、ｐ＋型領域３にはアノード電極８が設けられ、ｎ＋
型領域１にはカソード電極９が設けられ、ｎ＋型領域４
には補助電極１２が設けられている。１０が主接合の外
縁部である。５はｐ型の埋め込み領域から構成したＦＬ
Ｒである。本実施形態の特徴は、アノード電極８から補
助電極１２に至る絶縁膜２０上に高誘電率膜２３を用
い、絶縁膜２０と第一のＦＬＲ５の間に第二のＦＬＲ２
４を設けることにある。逆電圧印加試験の結果、従来技
術による素子は絶縁膜２０として用いたＳｉＯ2中で絶
縁破壊が生じ、低い耐圧に止まっていた。一方、本実施
形態による素子では、ＳｉＣ内部でブレークダウンが生
じ、高い耐圧が得られた。これは、オフ状態において、
高誘電率膜２３にかかる電圧が均一に分担され、絶縁膜
２０の電界強度分布は均一となるからである。さらに、
本実施形態の場合、第２の実施形態と同様に、第一のＦ
ＬＲ５の間で分担される電圧が第二のＦＬＲ２４により
さらに小さい電圧に分けられる。すなわち、第一のＦＬ
Ｒ５と第二のＦＬＲ２４により、二段階で電圧を分割す
るため、第二のＦＬＲ２４で分担する電圧は小さくな
り、安定して高耐圧を得られるようになった。
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｎ−型領域２
とｐ＋型領域３を含む表面上には絶縁膜２０が設けら
れ、ｐ＋型領域３にはアノード電極８が設けられ、ｎ＋
型領域１にはカソード電極９が設けられ、ｎ＋型領域４
には補助電極１２が設けられている。１０が主接合の外
縁部である。５はｐ型の埋め込み領域から構成したＦＬ
Ｒである。本実施形態の特徴は、アノード電極８から補
助電極１２に至る絶縁膜２０上に高誘電率膜２３を用
い、絶縁膜２０と第一のＦＬＲ５の間に第二のＦＬＲ２
４を設けることにある。逆電圧印加試験の結果、従来技
術による素子は絶縁膜２０として用いたＳｉＯ2中で絶
縁破壊が生じ、低い耐圧に止まっていた。一方、本実施
形態による素子では、ＳｉＣ内部でブレークダウンが生
じ、高い耐圧が得られた。これは、オフ状態において、
高誘電率膜２３にかかる電圧が均一に分担され、絶縁膜
２０の電界強度分布は均一となるからである。さらに、
本実施形態の場合、第２の実施形態と同様に、第一のＦ
ＬＲ５の間で分担される電圧が第二のＦＬＲ２４により
さらに小さい電圧に分けられる。すなわち、第一のＦＬ
Ｒ５と第二のＦＬＲ２４により、二段階で電圧を分割す
るため、第二のＦＬＲ２４で分担する電圧は小さくな
り、安定して高耐圧を得られるようになった。
【００１３】図１２は、本発明の第５の実施形態であ
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｐ＋型領域３
にはアノード電極８が設けられ、ｎ＋型領域１にはカソ
ード電極９が設けられ、ｎ＋型領域４には補助電極１２
が設けられる。１０が主接合の外縁部である。５はｐ型
の埋め込み領域から構成したＦＬＲである。本実施形態
の特徴は、アノード電極８から補助電極１２に至るｎ−
型領域２とｐ＋型領域３を含む表面上に高抵抗ショット
キーメタル２５を用いることにある。ここで、高抵抗シ
ョットキーメタル２５は、高抵抗率かつｎ−型領域２と
ショットキー接合を形成する金属である。逆電圧印加試
験の結果、従来技術による素子は絶縁膜２０として用い
たＳｉＯ2中で絶縁破壊が生じ、低い耐圧に止まってい
た。一方、本実施形態による素子では、ＳｉＣ内部でブ
レークダウンが生じ、高い耐圧が得られた。これは、オ
フ状態において、高抵抗ショットキーメタル２５を僅か
に流れる電流のため、絶縁状態を呈する高抵抗ショット
キーメタル２５とｎ−型領域２界面の電圧が均一に分担
されるからである。したがって、絶縁膜２２の電界強度
分布は均一となる。なお、本実施形態において、第２の
実施形態と同様に、高抵抗ショットキーメタル２５と第
一のＦＬＲ５の間に第二のＦＬＲ２４（図示せず）を設
け、第一のＦＬＲ５の間で分担される電圧を第一のＦＬ
Ｒ５と第二のＦＬＲ２４により二段階で分割し、第二の
ＦＬＲ２４で分担する電圧を小さくすることにより、安
定して高耐圧を得ることができる。
り、素子のターミネーション領域の断面図を示す。Ｓｉ
Ｃを基体としたダイオードの場合である。このダイオー
ドチップの半導体基板は、ｎ＋型領域１とｎ−型領域２
とｐ＋型領域３とｎ＋型領域４からなり、ｐ＋型領域３
にはアノード電極８が設けられ、ｎ＋型領域１にはカソ
ード電極９が設けられ、ｎ＋型領域４には補助電極１２
が設けられる。１０が主接合の外縁部である。５はｐ型
の埋め込み領域から構成したＦＬＲである。本実施形態
の特徴は、アノード電極８から補助電極１２に至るｎ−
型領域２とｐ＋型領域３を含む表面上に高抵抗ショット
キーメタル２５を用いることにある。ここで、高抵抗シ
ョットキーメタル２５は、高抵抗率かつｎ−型領域２と
ショットキー接合を形成する金属である。逆電圧印加試
験の結果、従来技術による素子は絶縁膜２０として用い
たＳｉＯ2中で絶縁破壊が生じ、低い耐圧に止まってい
た。一方、本実施形態による素子では、ＳｉＣ内部でブ
レークダウンが生じ、高い耐圧が得られた。これは、オ
フ状態において、高抵抗ショットキーメタル２５を僅か
に流れる電流のため、絶縁状態を呈する高抵抗ショット
キーメタル２５とｎ−型領域２界面の電圧が均一に分担
されるからである。したがって、絶縁膜２２の電界強度
分布は均一となる。なお、本実施形態において、第２の
実施形態と同様に、高抵抗ショットキーメタル２５と第
一のＦＬＲ５の間に第二のＦＬＲ２４（図示せず）を設
け、第一のＦＬＲ５の間で分担される電圧を第一のＦＬ
Ｒ５と第二のＦＬＲ２４により二段階で分割し、第二の
ＦＬＲ２４で分担する電圧を小さくすることにより、安
定して高耐圧を得ることができる。
【００１４】図１３は、第１の実施形態の素子の作製工
程の一部を示す。ＦＬＲ以外の工程終了後、レジスト４
１によるパターンを形成し（ａ）、このレジスト４１を
マスクとして、イオン注入により、埋め込みｐ型領域の
ＦＬＲ５を形成する（ｂ）。レジスト４１除去後に、イ
オン注入により、高抵抗領域２１を形成する（ｃ）。そ
の後、絶縁膜２０、アノード電極８、カソード電極９を
形成し（ｄ）、素子は完成する。（ｂ）のイオン注入に
用いるイオン種として、アルゴン、ボロンなどがある。
程の一部を示す。ＦＬＲ以外の工程終了後、レジスト４
１によるパターンを形成し（ａ）、このレジスト４１を
マスクとして、イオン注入により、埋め込みｐ型領域の
ＦＬＲ５を形成する（ｂ）。レジスト４１除去後に、イ
オン注入により、高抵抗領域２１を形成する（ｃ）。そ
の後、絶縁膜２０、アノード電極８、カソード電極９を
形成し（ｄ）、素子は完成する。（ｂ）のイオン注入に
用いるイオン種として、アルゴン、ボロンなどがある。
【００１５】図１４は、本発明を適用したＩＧＢＴおよ
びダイオードを用いて、電動機駆動用インバータを構成
した一例を示す。６個のＩＧＢＴ、ＳＷ１１、ＳＷ１
２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２により、
三相誘導電動機を制御する例である。ＩＧＢＴはスイッ
チング速度の大きい素子であり、これに本発明を適用す
ることにより、高耐圧のＩＧＢＴおよびダイオードを長
期にわたり使用しても、耐圧の低下がないので、インバ
ータ装置の小型、軽量、低損失化および低雑音化などの
効果があり、インバータ装置を用いたシステムの低コス
ト化、高効率化が達成できる。
びダイオードを用いて、電動機駆動用インバータを構成
した一例を示す。６個のＩＧＢＴ、ＳＷ１１、ＳＷ１
２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２により、
三相誘導電動機を制御する例である。ＩＧＢＴはスイッ
チング速度の大きい素子であり、これに本発明を適用す
ることにより、高耐圧のＩＧＢＴおよびダイオードを長
期にわたり使用しても、耐圧の低下がないので、インバ
ータ装置の小型、軽量、低損失化および低雑音化などの
効果があり、インバータ装置を用いたシステムの低コス
ト化、高効率化が達成できる。
【００１６】以上、本発明の実施形態を説明したが、本
発明はさらに多くの適用範囲あるいは派生範囲をカバー
するものである。本実施形態として、ＳｉＣ素子の場合
のみを述べたが、他の半導体材料にも適用できる。特
に、ダイヤモンド、ガリウムナイトライドなどのワイド
ギャップ半導体材料に有効である。また、本実施形態と
して、ｎ型素子の場合のみを述べたが、本実施形態にお
けるｎ型層をｐ型層に変えた素子にも、本発明の構造を
適用することができる。また、適用できる素子は、ＩＧ
ＢＴ、ＧＴＯ、ＳＩサイリスタ、ダイオード、サイリス
タ他幅広く、アクティブ領域あるいは主接合の構造とし
ては、プレーナ型、トレンチ型、埋め込み型などいずれ
の場合にも適用できる。
発明はさらに多くの適用範囲あるいは派生範囲をカバー
するものである。本実施形態として、ＳｉＣ素子の場合
のみを述べたが、他の半導体材料にも適用できる。特
に、ダイヤモンド、ガリウムナイトライドなどのワイド
ギャップ半導体材料に有効である。また、本実施形態と
して、ｎ型素子の場合のみを述べたが、本実施形態にお
けるｎ型層をｐ型層に変えた素子にも、本発明の構造を
適用することができる。また、適用できる素子は、ＩＧ
ＢＴ、ＧＴＯ、ＳＩサイリスタ、ダイオード、サイリス
タ他幅広く、アクティブ領域あるいは主接合の構造とし
ては、プレーナ型、トレンチ型、埋め込み型などいずれ
の場合にも適用できる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ＳｉＣなどのワイドギャップ半導体材料において、保護
膜として用いた絶縁膜の破壊が発生せず、高い耐圧を達
成することができる。また、第一のＦｉｅｌｄ Ｌｉｍ
ｉｔｔｉｎｇ Ｒｉｎｇ（ＦＬＲ）の外に、第二のＦＬ
Ｒを設けることにより、安定して高耐圧を得ることがで
きる。
ＳｉＣなどのワイドギャップ半導体材料において、保護
膜として用いた絶縁膜の破壊が発生せず、高い耐圧を達
成することができる。また、第一のＦｉｅｌｄ Ｌｉｍ
ｉｔｔｉｎｇ Ｒｉｎｇ（ＦＬＲ）の外に、第二のＦＬ
Ｒを設けることにより、安定して高耐圧を得ることがで
きる。
【図１】本発明の第１の実施形態を示す半導体装置のタ
ーミネーション領域を示す断面図
ーミネーション領域を示す断面図
【図２】従来の半導体装置の表面ＦＬＲ領域を示す断面
図
図
【図３】従来の半導体装置の埋め込みＦＬＲ領域を示す
断面図
断面図
【図４】従来のプレーナ型半導体装置の平面図
【図５】図３の逆電圧印加時の等電位線を示す断面図
【図６】図１の逆電圧印加時の等電位線を示す断面図
【図７】従来の半導体装置の（ａ）絶縁膜−ＳｉＣ界面
の電界強度分布と（ｂ）ＦＬＲ間の電界強度分布を示す
グラフ
の電界強度分布と（ｂ）ＦＬＲ間の電界強度分布を示す
グラフ
【図８】本発明の半導体装置の（ａ）絶縁膜−ＳｉＣ界
面の電界強度分布と（ｂ）ＦＬＲ間の電界強度分布を示
すグラフ
面の電界強度分布と（ｂ）ＦＬＲ間の電界強度分布を示
すグラフ
【図９】本発明の第２の実施形態を示すターミネーショ
ン領域を示す断面図
ン領域を示す断面図
【図１０】本発明の第３の実施形態を示すターミネーシ
ョン領域を示す断面図
ョン領域を示す断面図
【図１１】本発明の第４の実施形態を示すターミネーシ
ョン領域を示す断面図
ョン領域を示す断面図
【図１２】本発明の第５の実施形態を示すターミネーシ
ョン領域を示す断面図
ョン領域を示す断面図
【図１３】本発明の第１の実施形態の作製過程の特徴的
な部分を示した断面図
な部分を示した断面図
【図１４】本発明を適用したＩＧＢＴおよびダイオード
によるインバータ装置の主回路
によるインバータ装置の主回路
１…ｎ＋型領域 ２…ｎ−型領域 ３…ｐ＋型領域 ４
…ｎ＋型領域 ５…埋込ＦＬＲ ６…表面ＦＬＲ ７…
ｎ＋型領域 ８…アノード電極 ９…カソード電極 １
０…主接合の外縁部 １１…アクティブ領域 １２…補
助電極 ２０…絶縁膜 ２１…高抵抗領域 ２２…高抵
抗率膜 ２３…高誘電率膜 ２４…ｐ型第二ＦＬＲ ２
５…高抵抗ショットキーメタル ３１…等電位線 ３２
…絶縁膜と半導体界面 ３３基板表面に平行にＦＬＲを
横切る面 ４１…レジスト ５０…ダイオードチップの
半導体基板の一方の主表面 ５１…ダイオードチップの
半導体基板の他方の主表面
…ｎ＋型領域 ５…埋込ＦＬＲ ６…表面ＦＬＲ ７…
ｎ＋型領域 ８…アノード電極 ９…カソード電極 １
０…主接合の外縁部 １１…アクティブ領域 １２…補
助電極 ２０…絶縁膜 ２１…高抵抗領域 ２２…高抵
抗率膜 ２３…高誘電率膜 ２４…ｐ型第二ＦＬＲ ２
５…高抵抗ショットキーメタル ３１…等電位線 ３２
…絶縁膜と半導体界面 ３３基板表面に平行にＦＬＲを
横切る面 ４１…レジスト ５０…ダイオードチップの
半導体基板の一方の主表面 ５１…ダイオードチップの
半導体基板の他方の主表面
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/80 Ｖ (72)発明者 八尾 勉 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 菅原 良孝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 浅野 勝則 大阪府大阪市北区中之島三丁目３番22号 関西電力株式会社内 (72)発明者 林 智基 大阪府大阪市北区中之島三丁目３番22号 関西電力株式会社内
Claims (7)
- 【請求項１】 半導体基板の一方の主表面と、前記一方
の主表面側に接する表面を持つ第一導電型の第一の半導
体領域と、前記一方の主表面より第一の半導体領域内に
延びる第二導電型の第二の半導体領域と、第二の半導体
領域を囲むように形成され、前記一方の主表面に露出し
ない第二導電型の第三の半導体領域と、前記他方の主表
面に形成された第一の主電極と、第二の半導体領域に低
抵抗接触した第二の主電極と、第二の半導体領域を囲む
ように形成され、前記一方の主表面より第一の半導体領
域上に延びる絶縁膜を備えた半導体装置において、絶縁
膜と接し、絶縁膜と第三の半導体領域間の第一の半導体
領域に高抵抗領域を設けたことを特徴とする半導体装
置。 - 【請求項２】 請求項２において、高抵抗領域と第三の
半導体領域の間に、第二の半導体領域を囲むように第二
導電型の第四の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項３】 半導体基板の一方の主表面と、前記一方
の主表面側に接する表面を持つ、第一導電型の第一の半
導体領域と、前記一方の主表面より第一の半導体領域内
に延びる第二導電型の第二の半導体領域と、第二の半導
体領域を囲むように形成され、前記一方の主表面に露出
しない第二導電型の第三の半導体領域と、前記他方の主
表面に形成された第一の主電極と、第二の半導体領域に
低抵抗接触した第二の主電極と、第三の半導体領域を囲
むように形成され、第一の半導体領域と低抵抗接触した
補助電極と、第二の半導体領域を囲むように形成され、
前記一方の主表面より第一の半導体領域上に延び、補助
電極に至る絶縁膜を備えた半導体装置において、第二の
主電極と接触し、絶縁膜を介して第一の半導体領域の表
面を覆い、補助電極に至る高抵抗率膜を設けると共に、
絶縁膜と第三の半導体領域の間に、第二の半導体領域を
囲むように第二導電型の第四の半導体領域を設けたこと
を特徴とする半導体装置。 - 【請求項４】 半導体基板の一方の主表面と、前記一方
の主表面側に接する表面を持つ、第一導電型の第一の半
導体領域と、前記一方の主表面より第一の半導体領域内
に延びる第二導電型の第二の半導体領域と、第二の半導
体領域を囲むように形成され、前記一方の主表面に露出
しない第二導電型の第三の半導体領域と、前記他方の主
表面に形成された第一の主電極と、第二の半導体領域に
低抵抗接触した第二の主電極と、第三の半導体領域を囲
むように形成され、第一の半導体領域と低抵抗接触した
補助電極と、第二の半導体領域を囲むように形成され、
前記一方の主表面より第一の半導体領域上に延び、補助
電極に至る絶縁膜を備えた半導体装置において、第二の
主電極と接触し、絶縁膜を介して第一の半導体領域の表
面を覆い、補助電極に至る高誘電率膜を設けると共に、
絶縁膜と第三の半導体領域の間に、第二の半導体領域を
囲むように第二導電型の第四の半導体領域を設けたこと
を特徴とする半導体装置。 - 【請求項５】 半導体基板の一方の主表面と、前記一方
の主表面側に接する表面を持つ、第一導電型の第一の半
導体領域と、前記一方の主表面より第一の半導体領域内
に延びる第二導電型の第二の半導体領域と、第二の半導
体領域を囲むように形成され、前記一方の主表面に露出
しない第二導電型の第三の半導体領域と、前記他方の主
表面に形成された第一の主電極と、第二の半導体領域に
低抵抗接触した第二の主電極と、第三の半導体領域を囲
むように形成され、第一の半導体領域と低抵抗接触した
補助電極を備えた半導体装置において、第二の主電極と
接触し、第一の半導体領域の表面を覆い、補助電極に至
る高抵抗率かつ第一の半導体領域とショットキー接合を
形成する金属を設けたことを特徴とする半導体装置。 - 【請求項６】 請求項５において、高抵抗率かつ第一の
半導体領域とショットキー接合を形成する金属と第三の
半導体領域の間に、第二の半導体領域を囲むように第二
導電型の第四の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項７】 請求項１から請求項６に記載のいずれか
の半導体装置であって、この半導体装置を電力変換装置
の半導体スイッチング手段として用いることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14054698A JPH11330496A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14054698A JPH11330496A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330496A true JPH11330496A (ja) | 1999-11-30 |
Family
ID=15271199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14054698A Pending JPH11330496A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330496A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-05-07 JP JP14054698A patent/JPH11330496A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20040324 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |