WO2007029375A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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impurity
jte
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Yoichiro Tarui
Ken-Ichi Ohtsuka
Masayuki Imaizumi
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and particularly relates to a semiconductor device and a method for manufacturing the semiconductor device in which a JTE layer is formed in an SiC substrate.
  • This TE structure has the feature that it can be easily formed by ion implantation. In addition, this TE structure is easy to design if the carrier concentration of the JTE layer is designed so that the JTE layer is completely depleted during dielectric breakdown. is doing.
  • Patent Document 1 a device for covering pn junction ⁇ JTE with a third layer has also been devised.
  • Non-Patent Document 1 B. Jayant Baliga, “POWER SEMICONDUCTOR DEVIC
  • Patent Document 1 Japanese Translation of Special Publication 2002-507325
  • the JTE layer according to Non-Patent Document 1 is easily affected by charges or the like (particularly, fixed charges) in the vicinity of the interface between the JTE layer and the protective film formed on the TE layer. If the amount of fixed charge near the interface changes, the dielectric breakdown voltage of the power semiconductor device will drop significantly. In addition, if the conditions for forming the protective film are different, the fixed charge amount near the interface is large. Accordingly, the dielectric breakdown voltage of the power semiconductor device changes greatly.
  • the JTE structure according to Patent Document 1 (that is, the pn junction and the JTE are the third) is a JTE structure that is not easily affected by the fixed charge near the TE interface. Covered with a layer of!
  • the present invention provides a stable dielectric breakdown because the TE layer is hardly affected by the fixed charge even when the semiconductor device using the SiC substrate includes a JTE structure (CFTE layer). It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can obtain a withstand voltage.
  • the semiconductor device according to claim 1 of the present invention includes an n-type conductivity SiC region, a p-type conductivity impurity layer formed in a surface of the SiC region, and The JTE layer is formed adjacent to the impurity layer, has p-type conductivity, and has a lower impurity concentration than the impurity layer.
  • An n-type conductive region is formed above the 6JTE layer above the 6JTE layer.
  • the semiconductor device includes a SiC region having n-type conductivity, and a first impurity having p-type conductivity formed in a surface of the SiC region. And a p-type conductivity formed in the surface of the SiC region adjacent to the first impurity layer and having a lower impurity concentration than the first impurity layer.
  • the method for manufacturing a semiconductor device wherein (A) n-type conductivity, Si Forming a p-type conductive impurity layer in the surface of the C region; and (B) performing ion implantation on the SiC region adjacent to the impurity layer, Forming a first JTE layer having an impurity concentration lower than that of the impurity layer, and the step (B) includes changing the energy of the ion implantation.
  • the step of forming the first JTE layer from a first depth of the SiC region to a second depth not reaching the surface of the SiC region.
  • a step of forming an impurity layer having p-type conductivity in the surface of the SiC region having n-type conductivity (A) a step of forming an impurity layer having p-type conductivity in the surface of the SiC region having n-type conductivity. (B) Ion implantation is performed on the SiC region adjacent to the impurity layer, and the first JTE layer adjacent to the impurity layer and having a lower impurity concentration than the impurity layer is formed. A step of forming a p-type from the first depth of the SiC region to the surface of the SiC region by changing the energy of the ion implantation. In this step, the first JTE layer is formed by performing n-type ion implantation with the surface force of the SiC region also applied to the second depth after the ion implantation is performed.
  • a first impurity layer having p-type conductivity is formed in the surface of the SiC region having n-type conductivity.
  • a first impurity layer having p-type conductivity is provided in the surface of the SiC region having n-type conductivity.
  • a first impurity layer having p-type conductivity is provided in the surface of the SiC region having n-type conductivity.
  • the semiconductor device according to claim 1 of the present invention includes an n-type conductivity SiC region, a p-type conductivity impurity layer formed in the surface of the SiC region, and
  • the JTE layer is formed adjacent to the impurity layer, has p-type conductivity, and has an impurity concentration lower than that of the impurity layer. It is formed at a predetermined distance from the upper surface of the SiC region, and an n-type conductive region is formed above the previous JTE layer, so a protective film is formed above the JTE layer. If formed, a semiconductor device including a V-so-called nMOS capacitor structure can be formed. Therefore, even if the formation conditions of the protective film are changed, the JTE layer is hardly affected by the change in the fixed charge density caused by this. Therefore, the breakdown voltage (withstand voltage value) of the semiconductor device is stabilized.
  • the semiconductor device according to claim 2 of the present invention includes an n-type conductivity SiC region and a first p-type conductivity formed in the surface of the SiC region.
  • the semiconductor device adjacent to the first impurity layer, having p-type conductivity, and having an impurity concentration higher than that of the first impurity layer.
  • the protective film When formed, a semiconductor device including a V, so-called nMOS capacitor structure can be formed. Therefore, even if the formation conditions of the protective film are changed, the JTE layer is hardly affected by the change in the fixed charge density caused by this. Therefore, the insulation breakdown voltage (withstand voltage value) of the semiconductor device is stabilized.
  • the method for manufacturing a semiconductor device (A) an n-type conductivity, an impurity layer having p-type conductivity is formed in the surface of the SiC region. (B) ion implantation is performed on the SiC region adjacent to the impurity layer, and a first JTE layer adjacent to the impurity layer and having a lower impurity concentration than the impurity layer is formed. And forming the step (B) by changing the energy of the ion implantation so that the first depth of the SiC region does not reach the surface of the SiC region. 2.
  • the semiconductor according to claim 1, wherein the semiconductor device according to claim 1 can be easily formed by changing the energy of ion implantation to, for example, high strength and low, since the first JTE layer is formed to a second depth. The device can be manufactured.
  • an impurity layer having p-type conductivity is formed in the surface of the SiC region having n-type conductivity.
  • the semiconductor device according to claim 1 can be easily manufactured by performing n-type ion implantation in which the surface force of the SiC region is also applied to the second depth after the ion implantation is performed.
  • the method for manufacturing a semiconductor device according to claim 8 of the present invention includes: (a) a first impurity having p-type conductivity in the surface of the SiC region having n-type conductivity. Forming a layer; and (b) forming a first JTE layer having an impurity concentration lower than that of the first impurity layer adjacent to the first impurity layer in the surface of the SiC region. And (c) forming an epi-film having n-type conductivity on the upper surface of the SiC region by epitaxy growth using a predetermined dopant, and (d) a predetermined step of the epi layer. To remove the part of The method further comprises the step of leaving a second impurity layer having n-type conductivity on at least the first JTE layer, so that the semiconductor device according to claim 2 can be manufactured. it can.
  • the method for manufacturing a semiconductor device according to claim 10 of the present invention includes: (a) a first impurity having p-type conductivity in the surface of the SiC region having n-type conductivity. Forming a layer; and (b) forming a first JTE layer having an impurity concentration lower than that of the first impurity layer adjacent to the first impurity layer in the surface of the SiC region. (C) forming an n-type conductive epi film on the upper surface of the SiC region by epitaxy growth using a predetermined dopant; and (d) a predetermined epi layer. Removing a second impurity layer having at least the n-type conductivity on at least the first JTE layer, and (e) an n-type impurity in the second impurity layer.
  • the semiconductor device according to claim 2 can be manufactured.
  • the method for manufacturing a semiconductor device includes: (a) a first impurity having p-type conductivity in the surface of the SiC region having n-type conductivity. Forming a layer; and (b) forming a first JTE layer having an impurity concentration lower than that of the first impurity layer adjacent to the first impurity layer in the surface of the SiC region. And (c) forming a p-type conductive epi film on the upper surface of the SiC region by epitaxy growth using a predetermined dopant; and (d) a predetermined process of the epi film.
  • FIG. 1 is a cross-sectional view showing a structure of a semiconductor device according to a first embodiment.
  • FIG. 2 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the structure of a MOS capacitor.
  • FIG. 8 is a diagram showing the experimental results of the C–V characteristics of an nMOS capacitor.
  • FIG. 9 is a diagram showing the experimental results of the C–V characteristics of a pMOS capacitor.
  • FIG. 10 is a cross-sectional view showing the structure of a semiconductor device including a pMOS capacitor structure.
  • FIG. 1 l is a diagram showing a band structure of a MOS capacitor.
  • FIG. 12 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 13 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 14 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 15 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device (specifically, a pn diode) according to the present embodiment.
  • an SiC epilayer (which can be grasped as a SiC region) 2 is formed on the first main surface of the SiC substrate 1.
  • the SiC substrate 1 has n-type conductivity.
  • the Si C epoxy layer 2 has n-type conductivity.
  • an impurity layer 3 is formed in a predetermined region within the surface of the SiC epi layer 2.
  • the impurity layer 3 has p-type conductivity.
  • an ohmic contact region 4 is formed in the surface of the impurity layer 3.
  • the ohmic contact region 4 has p + type conductivity.
  • a JTE layer 5 is formed adjacent to the impurity layer 3. More specifically, the JTE layer 5 is formed so as to be adjacent to the impurity 3 and further surround the impurity layer 3.
  • the JTE layer 5 has p-type conductivity. Further, the impurity concentration of the JTE layer 5 is lower than the impurity concentration of the impurity layer 3. Further, as shown in FIG. 1, the JTE layer 5 is formed at a position separated by a predetermined distance from the upper surface of the SiC epoxy layer 2. Therefore, an n-type SiC region 10 exists above the JTE layer 5.
  • a protective film 6 is formed on the first main surface of the SiC epoxy layer 2.
  • the protective film 6 has an opening 9 at a position above the ohmic contact region 4.
  • An anode electrode 7 is formed in the opening 9.
  • the anode electrode 7 is connected to the impurity layer 3 through the ohmic contact region 4.
  • a force sword electrode 8 is formed on the second main surface of the SiC substrate 1. Therefore, as shown in FIG. 1, the force sword electrode 8 is disposed to face the anode electrode 7.
  • a method for manufacturing a semiconductor device (specifically, a pn diode) according to this embodiment will be described with reference to process cross-sectional views.
  • an epitaxial growth process using a predetermined dopant is performed on the first main surface of the n-type SiC substrate 1. From this, as shown in Fig. 2, the first main of SiC substrate 1 An n-type SiC epi layer (which can be understood as a SiC region) 2 is formed on the surface.
  • an ion implantation process is performed on a predetermined region of the first main surface of the SiC epi layer 2.
  • a p-type impurity layer 3 is formed in a predetermined region in the surface of the SiC epilayer 2 as shown in FIG.
  • the ion implantation process is performed while gradually changing the implantation energy, for example, from high to low.
  • an ion implantation process is further performed on the region where the impurity layer 3 is formed.
  • a p + -type ohmic contact region 4 having a higher concentration than the impurity layer 3 is formed in the surface of the impurity layer 3 as shown in FIG.
  • the ion implantation process is performed while gradually changing the implantation energy, for example, from high to low.
  • the JTE layer 5 can be formed adjacent to the impurity layer 3.
  • the JTE layer 5 has p-type conductivity. Further, the impurity concentration of the JTE layer 5 is lower than the impurity concentration of the impurity layer 3.
  • the ion implantation process for forming the TE layer 5 is performed stepwise while changing the implantation energy, for example, to a low level even at a high level.
  • the larger the implantation energy the deeper the ions are implanted, the deeper the JTE layer 5 is formed.
  • the JTE layer 5 can be formed over a second depth that does not reach the surface of 2.
  • a form in which the n-type SiC region 10 exists (remains) above the JTE layer 5 can be configured (FIG. 4).
  • p-type ion implantation was performed over the first depth force surface of the SiC epilayer 2 by changing the ion implantation energy stepwise.
  • the n-type ion implantation energy is changed stepwise so that the surface force of the SiC epilayer 2 reaches the second depth by n
  • a method of forming an n-type SiC region 10 having a predetermined concentration by performing ion implantation of a mold may be used.
  • an active annealing process is performed. This makes the above Each impurity ion-implanted in each step can be electrically activated. In addition, the crystallinity of the ion implantation region can be recovered by the active annealing treatment.
  • a protective film (insulating film such as Si02) 6 is formed on the first main surface of the SiC epoxy layer 2. Furthermore, as shown in FIG. 6, an opening 9 is formed in the protective film 6. Here, as can be seen from FIG. 6, the ohmic contact region 4 is exposed from the bottom of the opening 9.
  • an anode electrode 7 is formed so as to be exposed to the bottom force of the opening 9 and to be connected to the ohmic contact region 4 (FIG. 1). Also, a force sword electrode is formed on the second main surface of SiC substrate 1 (Fig. 1).
  • the semiconductor device according to the present embodiment is completed through the above steps.
  • the n-type SiC epi layer 2 is not exposed on the surface of the n-type SiC epi layer 2.
  • a p-type JTE layer 5 is formed within p. Therefore, the p-type JTE layer 5
  • a structure in which the SiC region 10 exists can be fabricated.
  • a protective film 6 that usually protects the surface of Si02 or the like is formed. With this configuration, a large number of interface states are formed between the SiC epilayer 2 and the protective film 6. When electric charges are trapped at the interface state, the JTE layer 5 is affected, and the breakdown voltage of the semiconductor device is considered to be lower than the design value as described above.
  • the inventor tried an experiment for evaluating the interface between the SiC film and the Si02 film.
  • the MOS capacitor shown in Fig. 7 was fabricated. More specifically, a p-type MOS capacitor and an n-type MOS capacitor were fabricated.
  • the n-type MOS capacitor (hereinafter referred to as an nMOS capacitor) has the following configuration.
  • an n-type SiC epilayer 14 epitaxially grown is formed on an n + -type SiC substrate 13. Further, a thermal oxide film 11 made of a Si02 film is formed on the SiC layer 14, and a Si02 film 12 formed by a CVD method is formed on the thermal oxide film 11. A back electrode 23 is formed on the back surface of the SiC substrate 13, and a gate electrode 17 is formed on the Si02 film 12.
  • the nMOS capacitor has a configuration in which the oxide film and the n-type SiC region are connected in the configuration between the gate electrode 17 and the back electrode 23. it can.
  • a p-type MOS capacitor (hereinafter referred to as a pMOS capacitor) has the following configuration.
  • a p-type SiC epi layer 14 grown epitaxially is formed on a p + -type SiC substrate 13. Further, a thermal oxide film 11 made of a Si02 film is formed on the SiC layer 14, and a Si02 film 12 formed by a CVD method is formed on the thermal oxide film 11. A back electrode 23 is formed on the back surface of the SiC substrate 13, and a gate electrode 17 is formed on the Si02 film 12.
  • the pMOS capacitor has a configuration in which the oxide film and the p-type SiC region are connected in the configuration between the gate electrode 17 and the back electrode 23. I can understand.
  • the inventor experimented to change the C (capacitance) -V (voltage) characteristics by changing the formation conditions of the thermal oxide film 11 and the Si02 film 12 in the MOS capacitor having the above-described configuration. Examples of the experimental results are shown in Figs.
  • the formation conditions of the thermal oxide film 11 and the Si02 film 12 were changed to obtain experimental data as shown in FIGS. 8 and 9, and the fixed charge density was obtained from the experimental data.
  • the fixed charge density was calculated from the shift of the flat band voltage based on each experimental data.
  • nMOS capacitors the direction of nMOS capacitors is that the fixed charge density is an order of magnitude lower than that of pMOS capacitors. The conclusion does not change even if the formation conditions of the films 11 and 12 are changed.
  • the impurity concentration of the JTE layer 5 is about ⁇ 10 13 Zcm 2 .
  • the fixed charge density changes in substantially the same order, and the pMOS capacitor-like structure including the JTE layer 5 (that is, as shown in FIG.
  • the TE layer 5 is greatly affected by the change in the fixed charge density. I can say that.
  • the fixed charge density changes on the order of V or more by an order of magnitude or more.
  • an n-type SiC region 10 exists above the p-type JTE layer 5, and a protective film 6 made of Si02 is formed on the SiC region 10.
  • the TE layer 5 is hardly affected by the change in the fixed charge density.
  • the band gap (Ec-Ev) of SiC is large, there are a large number of interface states in the band gap, and the density is around the gap of the gap. It is known that its density decreases as it gets smaller and approaches the conduction band (Ec) and valence band (Ev).
  • the charge trapped in the interface state is not released at room temperature! Therefore, it behaves substantially like a fixed charge, and within the interface state in the SiC band gap.
  • the conduction band side (Ec) from the gap is the acceptor type
  • the valence band side (Ev) is the donor type
  • the donor type energy level is higher than the acceptor type energy level. It is also known.
  • the acceptor-type interface state is smaller than Fermi energy (Ef).
  • Negative fixed charges exist in the interface state.
  • the interface state is neutral.
  • the donor-type interface state is smaller than Fermi energy (Ef), and in this case, the interface state is neutral. If it is larger than Fermi energy (Ef), positive fixed charge exists at the interface state.
  • the Fermi energy Ef exists between the conduction band side (Ec) and the valence band side (Ev).
  • Fermi energy Ef is the valence band side (
  • Ev is formed in the vicinity.
  • Fermi energy Ef is formed near the conduction band side (Ec).
  • the formation conditions and the like of the protective film 6 formed above the JTE layer 5 are changed, and the gap between the JTE layer 5 and the protective film 6 is changed. Even if the amount of fixed charge generated in this case changes, the TE layer 5 can be hardly affected by the fixed charge, and a stable breakdown voltage can be obtained. Further, when manufacturing the semiconductor device including the JTE layer 5 having the above-described configuration, the ion implantation process is performed on the SiC epilayer 2 in order to form the TE layer 5. Further, in the ion implantation process, the ion implantation energy is changed stepwise.
  • the above 6JTE layer 5 can be formed.
  • a configuration in which the n-type SiC region 10 exists above the JTE layer 5 can be created.
  • Np X Dp Npo X Dpo + Nn X Dn
  • “Npo” is, for example, the optimum impurity concentration of the JTE layer (which can be grasped as the second JTE layer) 50 shown in FIG. That is, the optimum impurity concentration in the TE layer 50 when the JTE layer 50 is formed up to the surface of the SiC epoxy layer 2 and there is no fixed charge between the SiC and the protective film.
  • the optimum impurity concentration is the impurity concentration at which the withstand voltage effect is most obtained from the viewpoint of breakdown voltage.
  • the “Npo” can be determined by an experiment or the like.
  • Dpo is, for example, the depth of the JTE layer (which can be grasped as the second JTE layer) 50 with the impurity concentration in the TE layer 50 shown in FIG. This is the depth of the TE layer 50 when the layer 50 is formed up to the surface of the SiC epoxy layer 2.
  • Nn is the impurity concentration of the n-type conductivity SiC region 10 existing above the JTE layer (which can be grasped as the first JTE layer) 5 in FIG.
  • Dn is the depth of the SiC region 10 having n-type conductivity existing above the JTE layer (which can be grasped as the first JTE layer) 5 in FIG.
  • the above equation indicates that the optimum carrier amount (that is, Npo X Dpo X area A) of the JTE layer 50 is equivalent to the amount of carrier generated by the n-type SiC region 10 (that is,? 3 ⁇ 4 011 area eight). P-type impurities As a result, the optimum carrier amount of the JTE layer 5 according to the present embodiment (that is, Np X Dp X ®3 ⁇ 4A; ⁇ 5) has been derived. Therefore, the area A is equivalent in each term.
  • a semiconductor device formed under the above conditions has a structure substantially similar to the above formula.
  • each element has the following value.
  • the impurity concentration force of the SiC epoxy layer 2 is 5 ⁇ 10 15 to 2 ⁇ 10 16 Zcm 3 and the depth (thickness) is 7 to 15 ⁇ m.
  • the impurity concentration Nn is 5 ⁇ 10 15 to 2 ⁇ 10 16 Zcm 3 (this is naturally the same as the impurity concentration of the SiC epilayer 2 from its configuration), and its depth is It is assumed that an n-type SiC region 10 having a Dn of 0.1 to 0.3 ⁇ m is formed.
  • the impurity concentration Np of the JTE layer 5 is 2.26-3. 1 X 10 17 / cm In FIG. 3 , it can be seen that the above ion implantation process may be performed so that the depth (thickness) is 0.8 to 0.6 / zm.
  • Nn, Dn, Np, and Dp should be set arbitrarily within the range of the above conditional expressions, depending on the semiconductor device and process to be manufactured. Can do. For example, if there are severely restrictive terms in process or device design, other loosely restrictive terms may be set according to the above conditional expression.
  • another method for forming the JTE layer 5 is to form a p-type region from the surface depth of the SiC layer 2 to the first depth by changing the implantation energy stepwise. After that, by performing n-type ion implantation while changing the implantation energy step by step, the surface force of the SiC epilayer 2 is also formed to the n-type SiC region 10 to the second depth.
  • n-type ion If the implantation impurity concentration is “Nnl” and the thickness is “Dnl”, the p-type ion implantation is performed to the second depth that does not reach the surface of the SiC epilayer 2 described above. The same argument holds as when forming.
  • Np X Dp Npo X Dpo + Nnl X Dn 1,
  • the one-zone JTE structure has been described as the structure of the JTE layer 5.
  • the JTE layer 5 is directed from the first impurity layer 3 to the SiC epoxy layer 2. The same effect can be achieved even with a multi-zone JTE structure with a stepwise concentration distribution.
  • the p-type JTE layer 5 is formed inside the n-type SiC epi layer 2, and the TE layer 5 is not exposed from the upper surface of the SiC layer 2. That is, an n-type SiC region 10 exists between the JTE layer 5 and the upper surface of the SiC epilayer 2.
  • a p-type JTE layer is formed in the surface of an n-type SiC epilayer (which can be understood as a SiC region) (that is, , JTE layer force SiC top surface force is exposed), and this is related to the structure where an n-type impurity layer (which can be grasped as the second impurity layer) is formed on the TE layer .
  • a protective film is formed so as to cover the n-type impurity layer.
  • FIG. 12 shows a semiconductor device according to the present embodiment (specifically, an epi-channel MOSFE
  • an SiC epilayer (which can be grasped as a SiC region) 2 is formed on the first main surface of the SiC substrate 1.
  • the SiC substrate 1 has n-type conductivity.
  • the SiC epoxy layer 2 has n-type conductivity.
  • a first impurity layer 3 is formed in a predetermined region in the surface of the SiC epi layer 2.
  • the first impurity layer 3 has p-type conductivity.
  • the first impurity layer 3 is formed side by side in the horizontal direction in a cross-sectional view.
  • an ohmic contact region 4 is formed in the surface of the first impurity layer 3. o
  • the ohmic contact region 4 has p + type conductivity.
  • an ion implantation region 19 is formed in the surface of the first impurity layer 3.
  • the ion implantation region 19 has n + -type conductivity.
  • the ion implantation region 19 is formed adjacent to the ohmic contact region 4.
  • a JTE layer 5 is formed adjacent to the first impurity layer 3. More specifically, in the first impurity layer 3 formed side by side in a cross-sectional view, it is adjacent to the first impurity layer 3 formed on the outermost side, and further The JTE layer 5 is formed so as to surround the first impurity layer 3!
  • the JTE layer 5 has p-type conductivity.
  • the impurity concentration of the JTE layer 5 is lower than the impurity concentration of the first impurity layer 3.
  • the JTE layer 5 is made of Si
  • a second impurity layer 25 is formed on the JTE layer 5.
  • the second impurity layer 25 has n-type conductivity.
  • an epi-channel layer is formed from one ion-implanted region 19 in one first impurity layer 3 and one ion-implanted region 19 in another first impurity layer 3 adjacent to the horizontal. 15 is formed.
  • the epi channel layer 15 becomes a channel of the MOSFET.
  • Epoxy channel layer 15 is formed over ion implantation region 19, first impurity layer 3, SiC epilayer 2, first impurity layer 3, and ion implantation region 19 in a cross-sectional view.
  • the epi channel layer 15 has n-type conductivity.
  • a gate insulating film 16 is formed on each epi-channel layer 15, and a gate electrode 17 is formed on the gate insulating film 16.
  • Epicianane Insulating films 18 are formed so as to cover the laminated structure composed of the layer 15, the gate insulating film 16 and the gate electrode 17.
  • a protective film is formed so as to cover the second impurity layer 25.
  • a source electrode 21 is formed in the opening 29 so as to cover the laminated structure covered with the insulating film 18.
  • the source electrode 21 is connected to the ohmic contact region 4.
  • the source electrode 21 is connected to the first impurity layer 3 through the ohmic contact region 4.
  • a drain electrode 22 is formed on the second main surface of the SiC substrate 1 so as to face the source electrode 21.
  • the depletion layer of epi-channel layer 15 changes by controlling the voltage applied to gate electrode 17.
  • a current flows between the source electrode 21 and the drain electrode 22 via the epi-channel layer 15.
  • an epitaxial growth process using a predetermined dopant is performed on the first main surface of the n-type SiC substrate 1.
  • an n-type SiC epilayer (which can be grasped as a SiC region) 2 is formed on the first main surface of the SiC substrate 1.
  • an ion implantation process is performed on a predetermined region of the first main surface of the SiC epi layer 2.
  • the p-type first impurity layer 3 is formed in a predetermined region in the surface of the SiC epilayer 2.
  • the ion implantation process is performed while changing the implantation energy in a stepwise manner, for example, by changing the high force to low.
  • an ion implantation process is further performed on the region where the first impurity layer 3 is formed.
  • a p + -type ohmic contact region 4 having a higher concentration than that of the first impurity layer 3 is formed in the surface of the first impurity layer 3.
  • the ion implantation process changes the implantation energy stepwise, for example, from high to low. While doing.
  • an ion implantation process is further performed on the region where the first impurity layer 3 is formed.
  • an n + -type ion implantation region 19 is formed in the surface of the first impurity layer 3.
  • the ion implantation region 19 is formed adjacent to the ohmic contact region 4.
  • the ion implantation process is performed while gradually changing the implantation energy, for example, from high to low.
  • an ion implantation process is performed on the adjacent region of the first impurity layer 3.
  • adjacent to the first impurity layer 3 specifically, the outermost of the first impurity layers 3 formed side by side in the horizontal direction in plan view.
  • a JTE layer 5 (adjacent to the first impurity layer 3 located) can be formed.
  • the JTE layer 5 has p-type conductivity. Also, the impurity concentration of the JTE layer 5 is lower than the impurity concentration of the first impurity layer 3.
  • the JTE layer 5 is formed in the surface of the SiC epoxy layer 2 (that is, the JTE layer 5 is exposed from the surface). The ion implantation process for forming the TE layer 5 is performed stepwise while changing the injection energy, for example, from high to low.
  • an active annealing process is performed. Thereby, each impurity ion-implanted in each said process can be electrically activated. In addition, the crystallinity of the ion implantation region can be recovered by the active annealing treatment.
  • an epitaxial growth process using a predetermined dopant is performed on the upper surface of the SiC epitaxial layer 2.
  • an n-type SiC epilayer 20 is formed on the SiC epilayer 2.
  • the SiC epi film 20 is patterned into a predetermined shape (that is, a predetermined portion of the SiC epi film 20 is removed).
  • a predetermined portion of the SiC epi film 20 is removed.
  • the SiC epilayer 20 is left on the JTE layer 5 (it can be grasped as the n-type second impurity layer 25), and at the same time, the SiC layer is applied to a predetermined region.
  • the film 20 is left (it can be grasped as an n-type epichannel layer 15).
  • SiC is allowed to remain on at least the JTE layer 5.
  • the epi film 20 may be implanted with n-type ions so that the impurity concentrations of the second impurity layer 25 and the epi channel 15 are different.
  • a p-type SiC epilayer 20 is formed by the epitaxial growth process shown in FIG. 14, and at least the SiC epilayer 20 remaining on the JTE layer 5 is formed.
  • the second impurity layer 25 may be formed by performing n-type ion implantation. In this case, it will be a 15-pitch type.
  • a gate insulating film 16 a gate electrode 17, an insulating film 18, a source electrode 21, a drain electrode 22, and a protective film 6 are added to the structure shown in FIG. (Including the opening 29) and the like are formed.
  • the p-type JTE layer 5 is formed in the surface of the n-type SiC epoxy layer 2.
  • An n-type second impurity layer 25 is formed on the p-type JTE layer 5.
  • a protective film 6 is formed so as to cover the second impurity layer 25.
  • this embodiment also has the nMOS capacitor structure including the JTE layer 5 described in the first embodiment.
  • the semiconductor device according to the present embodiment also has the same effect as that described in the first embodiment. That is, even if the formation conditions of the protective film 6 formed above the JTE layer 5 are changed and the amount of fixed charge generated between the JTE layer 5 and the protective film 6 is changed, the TE layer 5 is It is possible to provide a semiconductor device which can be hardly affected by fixed charges and can obtain a stable breakdown voltage.
  • the epichannel layer 15 and the second impurity layer 25 are simultaneously formed. is doing.
  • the n-type second impurity layer 25 can be formed on the p-type JTE layer 5 without adding an extra step in the manufacturing process of the epi-channel MOSFET (that is, the JTE Epi-channel MOSFETs with an nMOS capacitor structure including layer 5 can be formed).
  • the JTE layer 5 that is, the above-mentioned ions for forming the JTE layer 5
  • Np X Dp Npo X Dpo + Nn X Dn
  • Npo is, for example, in the structure shown in FIG. 12 when the second impurity layer 25 is not formed and there is no fixed charge between the SiC and the protective film.
  • JTE layer (which can be grasped as the second JTE layer) 5 is the optimum impurity concentration. Note that the optimum impurity concentration is the impurity concentration that provides the highest breakdown voltage effect in terms of the breakdown voltage.
  • the Npo can be determined by experiments and simulations.
  • Dpo is a depth of the JTE layer (which can be grasped as the second JTE layer) 5 when the second impurity layer 25 is not formed in the structure shown in FIG. 12, for example. is there.
  • the impurity concentration of the JTE layer 5 is the above “Npo”.
  • Nn is the impurity concentration of the second impurity layer 25 having n-type conductivity, which is formed on the JTE layer (which can be grasped as the first JTE layer) 5 in FIG. It is.
  • Dn is the depth (thickness) of the second impurity layer 25 having n-type conductivity formed on the JTE layer (which can be grasped as the first JTE layer) 5. ).
  • the above equation shows that the optimum carrier amount of the JTE layer 5 (ie, Npo X Dpo X area A) is the n-type second impurity layer 25
  • the amount of carrier formed by the formation of that is, ?? 011 area 8
  • the optimum carrier amount of the JTE layer 5 according to the present embodiment that is, It is derived based on the idea that Np X Dp X area A).
  • the area A is the same in each section.
  • the JTE layer 5 and the second impurity layer 25 are formed so as to satisfy the above formula.
  • the JTE layer 5 can be provided which provides the most withstand voltage effect from the viewpoint of breakdown voltage. Note that a semiconductor device formed under the above conditions has a structure almost similar to the above formula.
  • a semiconductor device epide channel MOSFET having a withstand voltage of 1200 to 1700V is manufactured.
  • a semiconductor device epide channel MOSFET
  • the impurity concentration force of the SiC epoxy layer 2 is 5 ⁇ 10 15 to 2 ⁇ 10 16 / cm 3 and the depth (thickness) is 7 to 15 ⁇ m.
  • the n-type second impurity layer 25 having an impurity concentration Nn of 1 ⁇ 10 15 to 3 ⁇ 10 17 Zcm 3 and a depth Dn force of 0.1 to 0.5 ⁇ m is obtained. Is formed.
  • the impurity concentration and depth of the epi channel layer 15 are the same as those of the second impurity layer 25.
  • the impurity concentration Np of the JTE layer 5 is 2.0 to 3.67 X 10 17 Zcm 3 and the depth (thickness) is 0.9 m. As can be seen, it is understood that the above ion implantation process may be performed.
  • Nn, Dn, Np, and Dp can be set arbitrarily within the range of the above conditional expressions, depending on the semiconductor device and process to be manufactured. it can. For example, if there are severely restricted terms in process or device design, other loosely restricted terms can be set according to the above conditional expressions.
  • Another method for forming the second impurity layer 25 is to perform n-type ion implantation on at least the SiC epilayer 20 remaining on the JTE layer 5 to form the second impurity layer 25 and the epichannel layer 15.
  • the impurity concentration of n-type ion implantation into the SiC epi film 20 is “Nnl” and the thickness is “Dnl”. .
  • Np X Dp Npo X Dpo + Nn X Dn + Nn 1 X Dn 1,
  • the epitaxial growth shown in FIG. In the case of forming a second impurity layer 25 by forming a p-type SiC epilayer 20 by the process and performing n-type ion implantation on at least the SiC epilayer 20 remaining on the JTE layer 5, p
  • the impurity concentration of the SiC Si film 20 of the type is ⁇ Npl ''
  • the thickness is ⁇ Dpl ''
  • the impurity concentration of the n-type ion implantation into the SiC film 20 is ⁇ Nnl ''
  • the thickness is ⁇ Dnl ''
  • Np X Dp Npo X Dpo—Npl X Dpl + Nnl X Dnl,
  • the n-type second impurity layer 25 to be formed is connected to the SiC epilayer 2 on the p-type JTE layer 5, the n-type second impurity layer becomes a drain electrode.
  • the width of the depletion layer that spreads in the JTE layer 5 when a reverse bias is applied to the device is the same as that in the case where the second impurity layer 25 is not at the same potential as the drain electrode 22. Therefore, the breakdown voltage of the device becomes stable.
  • JTE layer 5 has been described as a one-zone JTE structure.
  • JTE layer 5 is directed from first impurity layer 3 to SiC epoxy layer 2. The same effect can be achieved even with a multi-zone JTE structure with a stepwise concentration distribution.

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Abstract

　本発明は、ＳｉＣ基板を用いた半導体装置において、ＪＴＥ層が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧を得ることができる、半導体装置等を提供することを目的とする。本発明の第一の形態に係わる半導体装置は、ｎ型の導電性を有するＳｉＣエピ層（２）と、ＳｉＣエピ層（２）の表面内に形成されており、ｐ型の導電性を有する不純物層（３）と、不純物層（３）に隣接して形成されており、ｐ型の導電性を有しており、不純物層（３）よりも不純物濃度の低いＪＴＥ層（５）とを、備えている。ここで、ＪＴＥ層（５）は、ＳｉＣエピ層（２）の上面から所定の距離だけ隔てた位置に、形成されており、ＪＴＥ層（５）の上方は、ｎ型の導電性を有するＳｉＣ領域（１０）が形成されている。

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] この発明は、半導体装置および半導体装置の製造方法に係る発明であり、特に、 S iC基板内に JTE層が形成されている、半導体装置および半導体装置の製造方法に 関するものである。
背景技術
[0002] SiC基板を用いた、ショットキーダイオード、 pnダイオード、 MOSFETなどのパワー 半導体装置が、従来より存在する。当該パワー半導体装置では、 pn接合部に電界が 集中することを防止するために、様々な終端構造が導入されている。そして、当該様 々な終端構造の一つに、 JTE (Junction Terminataion Edge)構造がある（例え ば、非特許文献 1)。
[0003] 当謝 TE構造は、イオン注入により容易に形成できる、という特徴を有している。さら に、当謝 TE構造は、絶縁破壊時において JTE層が完全に空乏化するように、 JTE 層のキャリア濃度を設計すれば良ぐ当謝 TE構造の設計が容易である、という特徴 ち有している。
[0004] また、 JTE表面の電界強度を下げるために、 pn接合 ^JTEを第三の層によって被覆 する工夫もされている（たとえば特許文献 1)。
[0005] 非特許文献 1 : B. Jayant Baliga著、「POWER SEMICONDUCTOR DEVIC
ES」、 ppl l l— ppl l3
特許文献 1：特表 2002— 507325号公報
発明の開示
発明が解決しょうとする課題
[0006] 非特許文献 1に係わる JTE層は、 JTE層と当言 TE層上に形成される保護膜との界 面付近の電荷等 (特に、固定電荷)の影響を受けやすい。そして、当該界面付近の 固定電荷量が変化すると、パワー半導体装置の絶縁破壊電圧が大きく下がってしま う。また、上記保護膜の形成条件等が異なると、上記界面付近の固定電荷量が大き く変化し、これに伴い、パワー半導体装置の絶縁破壊電圧が大きく変化する。
[0007] つまり、非特許文献 1に係わる JTE構造を有するパワー半導体装置では、絶縁破壊 電圧を安定させることが、困難であった。
[0008] SiC基板を用いた、パワー半導体装置において、当謝 TE界面付近の固定電荷量 の影響を受け難い JTE構造として、特許文献 1に係わる JTE構造 (つまり、 pn接合お よび JTEが第三の層によって被覆されて!、る）がある。
[0009] しかし、特許文献 1における JTE構造にぉ 、ても第三の層が必ずしも n型の SiCで はなぐ第三の層とその上に形成される保護膜との間の界面付近の固定電荷量が保 護膜の形成条件によって大きく変化することを解決することはできない。また、第三の 層と SiC基板が電気的に接続しておらず、第三の層の電位が安定しないという問題 を持つ。そこで、本発明は、 SiC基板を用いた半導体装置において、 JTE構造 CFTE 層）を備える場合であっても、当謝 TE層が、固定電荷の影響をほとんど受けずに済 み、安定した絶縁破壊耐圧を得ることができる、半導体装置およびその製造方法を 提供することを目的とする。
課題を解決するための手段
[0010] 本発明に係る請求項 1に記載の半導体装置は、 n型の導電性を有する SiC領域と、 前記 SiC領域の表面内に形成されており、 p型の導電性を有する不純物層と、前記 不純物層に隣接して形成されており、 p型の導電性を有しており、前記不純物層より も不純物濃度の低い JTE層とを、備えており、前言 6JTE層は、前記 SiC領域の上面か ら所定の距離だけ隔てた位置に、形成されており、前曾 6JTE層の上方は、 n型の導電 性を有する領域が形成されて!ヽる。
[0011] また、請求項 2に記載の半導体装置は、 n型の導電性を有する SiC領域と、前記 Si C領域の表面内に形成されており、 p型の導電性を有する第一の不純物層と、前記 S iC領域の表面内において、前記第一の不純物層に隣接して形成されており、 p型の 導電性を有しており、前記第一の不純物層よりも不純物濃度の低い JTE層と、少なく も前言 6JTE層上に形成されており、 n型の導電性を有する第二の不純物層と、を備え ている。
[0012] また、請求項 4に記載の半導体装置の製造方法は、（A) n型の導電性を有する、 Si C領域の表面内に、 p型の導電性を有する不純物層を形成する工程と、（B)前記不 純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、前記不純物層 に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と を、備えており、前記工程 (B)は、前記イオン注入のエネルギーを変化させることによ り、前記 SiC領域の第一の深さから、前記 SiC領域の表面に至らない第二の深さにか けて、前記第一の JTE層を形成する工程である。
[0013] また、請求項 6に記載の半導体装置の製造方法は、（A) n型の導電性を有する、 Si C領域の表面内に、 p型の導電性を有する不純物層を形成する工程と、（B)前記不 純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、前記不純物層 に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と を、備えており、前記工程 (B)は、前記イオン注入のエネルギーを変化させることによ り、前記 SiC領域の第一の深さから、前記 SiC領域の表面にかけて、 p型のイオン注 入を行った後に、前記 SiC領域の表面力も第二の深さにかけて n型のイオン注入を 行うことにより、前記第一の JTE層を形成する工程である。
[0014] また、請求項 8に記載の半導体装置の製造方法は、（a) n型の導電性を有する、 Si C領域の表面内に、 p型の導電性を有する第一の不純物層を形成する工程と、 (b) 前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一の不 純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所定のドーパ ントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n型の導電性を有する ェピ膜を形成する工程と、（d)前記ェピ膜の所定の部分を除去することにより、少なく とも前記第一の JTE層上に、 n型の導電性を有する第二の不純物層を残存させるェ 程とを、備えている。
[0015] また、請求項 10に記載の半導体装置の製造方法は、（a) n型の導電性を有する、 S iC領域の表面内に、 p型の導電性を有する第一の不純物層を形成する工程と、 (b) 前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一の不 純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所定のドーパ ントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n型の導電性を有する ェピ膜を形成する工程と、（d)前記ェピ膜の所定の部分を除去することにより、少なく とも前記第一の JTE層上に、 n型の導電性を有する第二の不純物層を残存させるェ 程と、（e)前記第二の不純物層に n型のイオン注入を行う工程とを、備えている。
[0016] また、請求項 12に記載の半導体装置の製造方法は、（a) n型の導電性を有する、 S iC領域の表面内に、 p型の導電性を有する第一の不純物層を形成する工程と、 (b) 前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一の不 純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所定のドーパ ントを用いたェピタキシャル成長により、前記 SiC領域上面に、 p型の導電性を有する ェピ膜を形成する工程と、（d)前記ェピ膜の所定の部分を除去することにより、少なく とも前記第一の JTE層上に、 p型の導電性を有する第二の不純物層を残存させるェ 程と、（e)前記第二の不純物層に n型のイオン注入を行い、前記第二の不純物層を n 型とする工程とを、備えている。
発明の効果
[0017] 本発明の請求項 1に記載の半導体装置は、 n型の導電性を有する SiC領域と、前 記 SiC領域の表面内に形成されており、 p型の導電性を有する不純物層と、前記不 純物層に隣接して形成されており、 p型の導電性を有しており、前記不純物層よりも 不純物濃度の低い JTE層とを、備えており、前言 6JTE層は、前記 SiC領域の上面から 所定の距離だけ隔てた位置に、形成されており、前 ¾JTE層の上方は、 n型の導電 性を有する領域が形成されて ヽるので、 JTE層の上方に保護膜を形成した場合、 Vヽ わゆる nMOSキャパシタ構造を含む半導体装置の形成が可能となる。したがって、 当該保護膜の形成条件を変化したとしても、これに起因した固定電荷密度の変化の 影響を、 JTE層はほとんど受けない。したがって、半導体装置の絶縁破壊電圧 (耐圧 値）は、安定する。
[0018] また、本発明の請求項 2に記載の半導体装置は、 n型の導電性を有する SiC領域と 、前記 SiC領域の表面内に形成されており、 p型の導電性を有する第一の不純物層 と、前記 SiC領域の表面内において、前記第一の不純物層に隣接して形成されてお り、 p型の導電性を有しており、前記第一の不純物層よりも不純物濃度の低い JTE層 と、少なくとも前言 6JTE層上に形成されており、 n型の導電性を有する第二の不純物 層と、を備えているので、 JTE層の上方に、第二の不純物層を覆うように、保護膜を 形成した場合、 V、わゆる nMOSキャパシタ構造を含む半導体装置の形成が可能とな る。したがって、当該保護膜の形成条件を変化したとしても、これに起因した固定電 荷密度の変化の影響を、 JTE層はほとんど受けない。したがって、半導体装置の絶 縁破壊電圧 (耐圧値）は、安定する。
[0019] また、本発明の請求項 4に記載の半導体装置の製造方法は、（A) n型の導電性を 有する、 SiC領域の表面内に、 p型の導電性を有する不純物層を形成する工程と、 ( B)前記不純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、前記 不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層を形成す る工程とを、備えており、前記工程 (B)は、前記イオン注入のエネルギーを変化させ ることにより、前記 SiC領域の第一の深さから、前記 SiC領域の表面に至らない第二 の深さにかけて、前記第一の JTE層を形成する工程であるので、イオン注入のエネ ルギーを、たとえば高力 低へと変化させるだけで、容易に、請求項 1に記載の半導 体装置を製造することができる。
[0020] また、本発明の請求項 6に記載の半導体装置の製造方法は、（A) n型の導電性を 有する、 SiC領域の表面内に、 p型の導電性を有する不純物層を形成する工程と、 ( B)前記不純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、前記 不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層を形成す る工程とを、備えており、前記工程 (B)は、前記イオン注入のエネルギーを変化させ ることにより、前記 SiC領域の第一の深さから、前記 SiC領域の表面にかけて、 p型の イオン注入を行った後に、前記 SiC領域の表面力も第二の深さにかけて n型のイオン 注入を行うことにより、容易に、請求項 1に記載の半導体装置を製造することができる
[0021] また、本発明の請求項 8に記載の半導体装置の製造方法は、（a) n型の導電性を 有する、 SiC領域の表面内に、 p型の導電性を有する第一の不純物層を形成するェ 程と、（b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記 第一の不純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所 定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n型の導電 性を有するェピ膜を形成する工程と、 (d)前記ェピ層の所定の部分を除去することに より、少なくとも前記第一の JTE層上に、 n型の導電性を有する第二の不純物層を残 存させる工程とを、備えているので、請求項 2に記載の半導体装置を製造することが できる。
[0022] また、本発明の請求項 10に記載の半導体装置の製造方法は、（a) n型の導電性を 有する、 SiC領域の表面内に、 p型の導電性を有する第一の不純物層を形成するェ 程と、（b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記 第一の不純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所 定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n型の導電 性を有するェピ膜を形成する工程と、 (d)前記ェピ膜の所定の部分を除去することに より、少なくとも前記第一の JTE層上に、 n型の導電性を有する第二の不純物層を残 存させる工程と、（e)前記第二の不純物層に n型のイオン注入を行う工程とを、備え ているので、請求項 2に記載の半導体装置を製造することができる。
[0023] また、本発明の請求項 12に記載の半導体装置の製造方法は、（a) n型の導電性を 有する、 SiC領域の表面内に、 p型の導電性を有する第一の不純物層を形成するェ 程と、（b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記 第一の不純物層よりも不純物濃度の低い、第一の JTE層を形成する工程と、（c)所 定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 p型の導電 性を有するェピ膜を形成する工程と、 (d)前記ェピ膜の所定の部分を除去することに より、少なくとも前記第一の JTE層上に、 p型の導電性を有する第二の不純物層を残 存させる工程と、（e)前記第二の不純物層に n型のイオン注入を行い、前記第二の不 純物層を n型とする工程とを、備えているので、請求項 2に記載の半導体装置を製造 することができる。
[0024] この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによ つて、より明白となる。
図面の簡単な説明
[0025] [図 1]実施の形態 1に係わる半導体装置の構造を示す断面図である。
[図 2]実施の形態 1に係わる半導体装置の製造方法を説明するための、工程断面図 である。 [図 3]実施の形態 1に係わる半導体装置の製造方法を説明するための、工程断面図 である。
[図 4]実施の形態 1に係わる半導体装置の製造方法を説明するための、工程断面図 である。
[図 5]実施の形態 1に係わる半導体装置の製造方法を説明するための、工程断面図 である。
[図 6]実施の形態 1に係わる半導体装置の製造方法を説明するための、工程断面図 である。
[図 7]MOSキャパシタの構造を示す断面図である。
[図 8]nMOSキャパシタの C— V特性の実験結果を示す図である。
[図 9]pMOSキャパシタの C— V特性の実験結果を示す図である。
[図 10]pMOSキャパシタ構造を含む半導体装置の構造を示す、断面図である。
[図 1 l]MOSキャパシタのバンド構造を示す図である。
[図 12]実施の形態 2に係わる半導体装置の構造を示す断面図である。
[図 13]実施の形態 2に係わる半導体装置の製造方法を説明するための、工程断面 図である。
[図 14]実施の形態 2に係わる半導体装置の製造方法を説明するための、工程断面 図である。
[図 15]実施の形態 2に係わる半導体装置の製造方法を説明するための、工程断面 図である。
符号の説明
[0026] 1 SiC基板、 2 SiCェピ層、 3 (第一の）不純物層、 4 ォーミックコンタクト領域、 5 JTE層、 6 保護膜、 7 アノード電極、 8 力ソード電極、 9, 29 開口部、 10 n型 の SiC領域、 15 ェピチャネル層、 16 ゲート絶縁膜、 17 ゲート電極、 18 絶縁膜 、 19 イオン注入領域、 21 ソース電極、 22 ドレイン電極、 23 裏面電極、 25 第 二の不純物層。
発明を実施するための最良の形態
[0027] 以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。 [0028] <実施の形態 1 >
図 1は、本実施の形態に係わる半導体装置 (具体的には、 pnダイオード)の構造を 示す、断面図である。
[0029] 図 1に示すように、 SiC基板 1の第一の主面上には、 SiCェピ層（SiC領域と把握で きる） 2が形成されている。ここで、 SiC基板 1は、 n型の導電性を有している。また、 Si Cェピ層 2は、 n—型の導電性を有している。
[0030] また、 SiCェピ層 2の表面内の所定の領域には、不純物層 3が形成されている。ここ で、不純物層 3は、 p型の導電性を有する。また、不純物層 3の表面内には、ォーミツ クコンタクト領域 4が形成されている。ここで、ォーミックコンタクト領域 4は、 p+型の導 電性を有する。
[0031] また、不純物層 3に隣接して、 JTE層 5が形成されている。より具体的には、不純物 3に隣接しており、さらに当該不純物層 3を囲繞するように、 JTE層 5は形成されてい る。
[0032] ここで、 JTE層 5は、 p型の導電性を有している。また、 JTE層 5の不純物濃度は、不 純物層 3の不純物濃度よりも低い。さらに、図 1に示すように、 JTE層 5は、 SiCェピ層 2の上面カゝら所定の距離だけ隔てられた位置に形成されて ヽる。したがって、 JTE層 5の上方には、 n型の SiC領域 10が存する。
[0033] また、 SiCェピ層 2の第一の主面上には、保護膜 6が形成されている。ここで、保護 膜 6は、ォーミックコンタクト領域 4の上方の位置に、開口部 9が形成されている。また 、当該開口部 9内には、アノード電極 7が形成されている。ここで、アノード電極 7は、 ォーミックコンタクト領域 4を介して、不純物層 3と接続している。
[0034] なお、 SiC基板 1の第二の主面上には、力ソード電極 8が形成されている。したがつ て、図 1から分力るように、力ソード電極 8は、アノード電極 7と対向して配設されている
[0035] 次に、工程断面図を用いて、本実施の形態に係わる半導体装置 (具体的には、 pn ダイオード)の製造方法について、説明する。
[0036] はじめに、 n型の SiC基板 1の第一の主面に対して、所定のドーパントを用いた、ェ ピタキシャル成長処理を施す。これ〖こより、図 2に示すように、 SiC基板 1の第一の主 面上に、 n—型の SiCェピ層（SiC領域と把握できる） 2が形成される。
[0037] 次に、 SiCェピ層 2の第一の主面の所定の領域に対して、イオン注入処理を施す。
これにより、図 2に示すように、 SiCェピ層 2の表面内の所定の領域に、 p型の不純物 層 3が形成される。ここで、当該イオン注入処理は、段階的に注入エネルギーを、たと えば高から低へ変化させながら行う。
[0038] 次に、不純物層 3が形成されている領域に対して、さらに、イオン注入処理を施す。
これにより、図 3に示すように、不純物層 3の表面内に、当該不純物層 3よりも濃度の 高い、 p+型のォーミックコンタクト領域 4を形成する。ここで、当該イオン注入処理は 、段階的に注入エネルギーを、たとえば高力も低へ変化させながら行う。
[0039] 次に、不純物層 3の隣接する領域に対して、イオン注入処理を施す。これにより、図 4に示すように、不純物層 3に隣接し^ JTE層 5を形成することができる。ここで、上述 のように、 JTE層 5は、 p型の導電性を有している。また、 JTE層 5の不純物濃度は、不 純物層 3の不純物濃度よりも低い。
[0040] なお、当謝 TE層 5形成のためのイオン注入処理は、段階的に注入エネルギーを、 たとえば高力も低へ変化させながら行う。ここで、注入エネルギーが大きいほど、より 深くまでイオンが注入するので、より深 、層に JTE層 5が形成される。
[0041] したがって、イオン注入のエネルギーを変化させる場合にぉ 、て、注入エネルギー の最低限のエネルギーを調整することにより、 SiCェピ層 2の第一の深さから、当該 Si Cェピ層 2の表面に至らない第二の深さにかけて、 JTE層 5を形成することができる。 つまり、 JTE層 5の上方において、 n型の SiC領域 10が存する（残存する）形態を、構 成することができる（図 4)。
[0042] JTE層 5の別の形成方法として、段階的にイオン注入のエネルギーを変化させるこ とにより、 SiCェピ層 2の第一の深さ力 表面にかけて、 p型のイオン注入を行った（つ まり、 p型の領域 CFTE層 5)を形成した)後に、 n型のイオン注入のエネルギーを段階 的に変化させることにより、 SiCェピ層 2の表面力 第二の深さにかけて、 n型のィォ ン注入を行うことにより、所定の濃度の n型の SiC領域 10を形成する方法を用いても 良い。
[0043] なお、上記各イオン注入処理の後、活性ィ匕ァニール処理を施す。これにより、上記 各工程においてイオン注入された各不純物を電気的に、活性化させることができる。 また、当該活性ィ匕ァニール処理により、併せてイオン注入領域の結晶性の回復も行 うことが可能である。
[0044] その後、図 5に示すように、 SiCェピ層 2の第一の主面上に、保護膜 (Si02などの 絶縁膜) 6を形成する。さら〖こ、図 6に示すように、当該保護膜 6に対して開口部 9を形 成する。ここで、図 6から分かるように、開口部 9の底部からは、ォーミックコンタクト領 域 4が露出している。
[0045] その後、開口部 9の底部力 露出して 、るォ一ミックコンタクト領域 4と接続するよう に、アノード電極 7を形成する（図 1)。また、 SiC基板 1の第二の主面上に、力ソード 電極を形成する（図 1)。
[0046] 以上の工程により、本実施の形態に係わる半導体装置が完成する。
[0047] 本実施の形態では、 n型の SiCェピ層 2の表面に露出せず、当該 n型の SiCェピ層
2内に、 p型の JTE層 5が形成されている。したがって、 p型の JTE層 5の上層に n型の
SiC領域 10が存在する構造を作製することができる。
[0048] JTE層 5の上方に形成される保護膜 6の形成条件等が変化し、 JTE層 5と保護膜 6と の間に生じる固定電荷量が変化したとする。しかし、上記構成により、当謝 TE層 5が
、固定電荷の影響をほとんど受けずに済む。したがって、安定した絶縁破壊耐圧を 有する、半導体装置を提供することができる。
[0049] 上記効果は、以下に示す実験結果により確認されている。当該実験について詳細 に説明する。
[0050] JTE層 5が形成される SiCェピ層 2の表面には、通常 Si02などの表面を保護する 保護膜 6が形成される。そして、当該構成により、 SiCェピ層 2と保護膜 6との間には、 多数の界面準位が形成される。そして、当該界面準位に電荷が捕獲されると、 JTE層 5は、その影響を受け、上述の通り、半導体装置の絶縁破壊電圧が設計値よりも小さ くなると考えられる。
[0051] そこで、発明者は、 SiC膜と Si02膜との界面の評価する実験を試みた。実験に際 して、図 7に示す MOSキャパシタを作製した。より具体的には、 p型の MOSキャパシ タおよび n型の MOSキャパシタとを、作製した。 [0052] ここで、 n型の MOSキャパシタ（以下、 nMOSキャパシタと称する）は、以下の構成 である。
[0053] 図 7において、 n+型の SiC基板 13上に、ェピタキシャル成長した n型の SiCェピ層 14が形成されている。さらに、当該 SiC層 14上に、 Si02膜から成る熱酸化膜 11を 形成し、当該熱酸化膜 11上に、 CVD法により成膜された Si02膜 12が形成されてい る。なお、 SiC基板 13の裏面には、裏面電極 23が形成されており、 Si02膜 12上に は、ゲート電極 17が形成されている。
[0054] 上記構成から分かるように、 nMOSキャパシタは、ゲート電極 17と裏面電極 23との 間の構成において、酸ィ匕膜と n型の SiC領域とが接続している構成であると、把握で きる。
[0055] これに対して、 p型の MOSキャパシタ（以下、 pMOSキャパシタと称する）は、以下 の構成である。
[0056] 図 7において、 p+型の SiC基板 13上に、ェピタキシャル成長した p型の SiCェピ層 14が形成されている。さらに、当該 SiC層 14上に、 Si02膜から成る熱酸化膜 11を 形成し、当該熱酸化膜 11上に、 CVD法により成膜された Si02膜 12が形成されてい る。なお、 SiC基板 13の裏面には、裏面電極 23が形成されており、 Si02膜 12上に は、ゲート電極 17が形成されている。
[0057] 上記構成力 分力るように、 pMOSキャパシタは、ゲート電極 17と裏面電極 23との 間の構成において、酸ィ匕膜と p型の SiC領域とが接続している構成であると、把握で きる。
[0058] 発明者は、上記構成の MOSキャパシタにおいて、熱酸ィ匕膜 11および Si02膜 12 の形成条件を変化させ、 C (容量）— V (電圧)特性の変化を実験した。当該実験結果 の一例を図 8, 9に示す。
[0059] さて、熱酸化膜 11および Si02膜 12の形成条件を変化させて、図 8, 9に示すよう な実験データを得て、当該実験データから、固定電荷密度を各々求めた。ここで、当 該固定電荷密度は、各実験データを基に、フラットバンド電圧のシフトから計算した。
[0060] その結果、各膜 11, 12の形成条件を変化させると、 nMOSキャパシタの場合、固 定電荷密度は、 1 X 10uZcm2以下の範囲で、変動することが分力つた。これに対し て、 pMOSキャパシタの場合、固定電荷密度は、 2 X 1012〜6 X 1012Zcm2の範囲で 、変動することが分力つた。
[0061] 上記の結果から、以下のことが理解できる。つまり、 nMOSキャパシタの方力 pM OSキャパシタよりも、固定電荷密度が一桁以上も低いとうことである。当該結論は、 各膜 11, 12の形成条件を変化させたとしても、変わることは無い。
[0062] ここで、 JTE層 5の不純物濃度は、〜1013Zcm2程度である。
[0063] したがって、各膜 11, 12の形成条件を変化させた場合において、ほぼ同じオーダ で固定電荷密度が変化する、 JTE層 5を含む pMOSキャパシタ類似構造 (つまり、図 10に示すように、 SiC力も成る p型の JTE層 50の上面に直接、 Si02から成る保護膜 6を形成した構造)を採用したときには、当謝 TE層 5は、当該固定電荷密度の変化 の影響を多大に受けると言える。
[0064] これに対して、各膜 11, 12の形成条件を変化させた場合において、一桁以上も低 V、オーダで固定電荷密度が変化する、 JTE層 5を含む nMOSキャパシタ類似構造（ つまり、図 1に示したように、 p型の JTE層 5の上方に、 n型の SiC領域 10が存在し、当 該 SiC領域 10上に、 Si02から成る保護膜 6が形成した構造)を採用したときには、当 言 TE層 5は、当該固定電荷密度の変化の影響をほとんど受けないと言える。
[0065] 当該結果は、従来力も知られている事実とバンド構造とを用いて、説明可能である
[0066] 図 11のバンド構造において、一般的に、 SiCのバンドギャップ（Ec—Ev)が大きい こと、バンドギャップ中には、多数の界面準位が存在すること、その密度はミツドギヤッ プ付近で小さくなること、および導電帯 (Ec)、価電子帯 (Ev)に近づくにつれて、そ の密度が増加すること等が知られて 、る。
[0067] また、深 、界面準位に捕獲された電荷は室温では放出されな!、ため、実質的には 固定電荷のような振る舞いをすること、 SiCのバンドギャップ中の界面準位の内、ミツ ドギャップより導電帯側 (Ec)がァクセプタ型であり、また価電子帯側 (Ev)がドナー型 となること、ドナー型のエネルギー準位の方が、ァクセプタ型のエネルギー準位よりも 多いことも、知られている。
[0068] ここで、ァクセプタ型の界面準位は、フェルミエネルギー（Ef)よりも小さ 、場合には 、負の固定電荷が当該界面準位に存する。また、フェルミエネルギー (Ef)よりも大き い場合には、当該界面準位は中性である。
[0069] また、ドナー型の界面準位は、フェルミエネルギー (Ef)よりも小さ 、場合には、当該 界面準位は中性である。また、フェルミエネルギー (Ef)よりも大きい場合には、正の 固定電荷が当該界面準位に存する。
[0070] ここで、フェルミエネルギー Efは、導電帯側（Ec)と価電子帯側（Ev)との間に存在 する。特に、 pMOSキャパシタの場合には、フェルミエネルギー Efは、価電子帯側（
Ev)近傍に形成される。また、 nMOSキャパシタの場合には、フェルミエネルギー Ef は、導電帯側 (Ec)近傍に形成される。
[0071] 以上の従来力 知られている事実とバンド構造により、 pMOSキャパシタの場合に は、実効的に正の固定電荷がより多く存在し、 nMOSキャパシタの場合には、実効 的に負の固定電荷が若干存在する、ことが理解できる。
[0072] そして、当該考察は、上記実験結果と一致することが分かる。
[0073] なお、上記実験結果において、各膜 11, 12の形成条件を変化させた場合に、固定 電荷密度が所定の範囲内で変化するのは、当該形成条件の変化に起因して、 SiC ェピ層 14と各膜 11, 12との界面準位が変化するからである、と考えられる。
[0074] 以上のように、たとえば図 10に示すように、 JTE層 5を含む pMOSキャパシタ類似 構造が形成される場合には、保護膜 6の形成条件を変化すると、これに起因した固 定電荷密度の変化の影響を、 JTE層 50は多大に受ける。したがって、半導体装置の 絶縁破壊電圧は、容易に変動してしまう。
[0075] これに対して、たとえば図 1に示すように、 JTE層 5を含む nMOSキャパシタ類似構 造が形成される場合には、保護膜 6の形成条件を変化すると、これに起因した固定 電荷密度の変化の影響を、 JTE層 5はほとんど受けない。したがって、半導体装置の 絶縁破壊電圧 (耐圧値）は、安定する。
[0076] 以上により、本実施の形態に係わる半導体装置は、上述の通り、 JTE層 5の上方に 形成される保護膜 6の形成条件等が変化し、 JTE層 5と保護膜 6との間に生じる固定 電荷量が変化したとしても、当謝 TE層 5が、固定電荷の影響をほとんど受けずに済 み、安定した絶縁破壊耐圧を得ることができる。 [0077] また、上記構成の JTE層 5を備える半導体装置を製造するに際して、当謝 TE層 5 を形成するために、 SiCェピ層 2に対してイオン注入処理を施している。さらに、当該 イオン注入処理において、イオン注入のエネルギーを段階的に変化させている。
[0078] したがって、当該イオン注入のエネルギーを調整することにより、 SiCェピ層 2の第 一の深さから、 SiCェピ層 2の表面に至らない第二の深さにかけて、上言 6JTE層 5を 形成することができる。つまり、 JTE層 5の上方に n型の SiC領域 10が存する構成を 作成できる。
[0079] なお、 JTE層 5を作成するに際して（つまり、 JTE層 5の形成のための上記イオン注 入処理に際して）、 JTE層（第一の JTE層と把握できる） 5の不純物濃度 Npとその深さ Dpが、次のような条件を満たすように、イオン注入処理を行うことが望ましい。
[0080] つまり、
Np X Dp = Npo X Dpo + Nn X Dn、
の条件を満たすように、上記イオン注入処理を行うことが望ま 、。
[0081] ここで、「Npo」は、たとえば図 10に示し^ JTE層（第二の JTE層であると把握できる ) 50の最適な不純物濃度である。つまり、 JTE層 50を SiCェピ層 2の表面に至るまで 形成した場合で、 SiCと保護膜との間の固定電荷がない場合の、当言 TE層 50内の 最適な不純物濃度である。なお、最適な不純物濃度とは、絶縁破壊耐圧の観点から 最も耐圧効果が得られる不純物濃度のことである。当該「Npo」は、実験ゃシミュレ一 シヨン等により、決定可能である。
[0082] また、「Dpo」は、たとえば図 10に示し TE層 50において、不純物濃度が上記「N pojの JTE層（第二の JTE層と把握できる） 50の深さである。つまり、 JTE層 50を SiC ェピ層 2の表面に至るまで形成した場合の、当謝 TE層 50の深さである。
[0083] また、「Nn」は、図 1において、 JTE層（第一の JTE層と把握できる） 5上方に存する 、 n型の導電性を有する SiC領域 10の不純物濃度である。また、「Dn」は、図 1にお いて、 JTE層（第一の JTE層と把握できる） 5上方に存する、 n型の導電性を有する Si C領域 10の深さである。
[0084] 上式は、 JTE層 50の最適なキャリア量（つまり、 Npo X Dpo X面積 A)に、 n型の Si C領域 10が生じた分のキャリア量（つまり、？¾ 011 面積八）を、 p型の不純物とし て新たにカ卩えることにより、本実施の形態に係わる JTE層 5の最適なキャリア量 (つま り、 Np X Dp X ®¾A;^ 5、という考えに基づいて導出されている。なお、前述に おいて、面積 Aを夫々の項において、同等としている。
[0085] したがって、上式を満たすように、イオン注入処理を施す。これにより、絶縁破壊耐 圧の観点カゝら最も耐圧効果が得られる、 JTE層 5を提供することができる。なお、当該 条件にて形成された半導体装置は、上式にほぼ近い関係を有する構成となる。
[0086] たとえば、耐圧 1200〜1700Vの半導体装置 (pnダイオード）を製造する場合には 、各要素が以下の値となるように、上記イオン注入処理を施すことが望ましい。
[0087] つまり、 SiCェピ層 2の不純物濃度力 5 X 1015〜2 X 1016Zcm3で、深さ（厚さ）が 7 〜15 μ mであるとする。また、 Npo = 2 X 1017Zcm3で、 Dpo = 0. 9 μ mであるとする 。ここで、図 1において、不純物濃度 Nnが、 5 X 1015〜2 X 1016Zcm3 (これは、その 構成から当然に、 SiCェピ層 2の不純物濃度と同様である）で、その深さ Dnが、 0. 1 〜0. 3 μ mの、 n型の SiC領域 10を形成したとする。
[0088] 当該場合において、 Dp + Dn= 0. 9 μ mを満たすように、半導体装置を設計する 場合には、 JTE層 5の不純物濃度 Npが 2. 26-3. 1 X 1017/cm3で、深さ（厚さ）が 0 . 8〜0. 6 /z mとなるように、上記イオン注入処理を行えば良いこと力 分かる。
[0089] Npoおよび Dpoを実験あるいはシミュレーションにより、予め求めておけば、作製す る半導体装置やプロセスに応じて、 Nn, Dn, Np, Dpを上記条件式の範囲内で任 意に設定することができる。たとえば、プロセス上やデバイス設計上、制限の厳しい項 がある場合には、その他の制限の緩い項を、上記条件式に従って設定すれば良い。
[0090] また、 Npと Dpの積が小さい JTE層 5を作成することは、困難である。したがって、た とえば、 Npoと Dpoの積が小さい場合には、 Nnと Dnとの積を大きくすれば良い。これ により、 Npと Dpとの積が大き ¾[TE層 5を作成することができ、当 TE層 5の作成 が容易となる。
[0091] また、上述し^ JTE層 5の別の形成方法である、段階的に注入エネルギーを変化さ せることで SiCェピ層 2の表面力 第一の深さにかけて p型の領域を形成した後、 n型 のイオン注入を段階的に注入エネルギーを変化させながら行うことで SiCェピ層 2の 表面力も第二の深さまで n型の SiC領域 10を形成する方法にぉ 、ては、 n型のイオン 注入の不純物濃度を「Nnl」、厚さを「Dnl」とすれば、前述の SiCェピ層 2の表面に 至らない第二の深さにかけて p型のイオン注入を行うことで JTE層 5を形成する場合と 同様の議論が成り立つ。
[0092] つまり、
Np X Dp = Npo X Dpo + Nnl X Dn 1、
の条件を満たすように、上記イオン注入処理を行うことが望ま 、。
[0093] なお、本実施の形態では、 JTE層 5の構造として 1ゾーンの JTE構造にっ 、て説明 したが、 JTE層 5が第一の不純物層 3から SiCェピ層 2に向力つて階段状に濃度分布 を持つ複数ゾーンの JTE構造であっても同様の効果がある。
[0094] また、デバイス構造として、 pnダイオードに言及して話を進めた。しかし、終端構造 として、 JTE層 5を持つ、 SiCのショットキーダイオード、 SiCの MOSFETなどにおい ても、本実施の形態に係わる構造 (つまり、 p型の JTE層 5の上層に n型の SiC領域 1
0が形成されており、当該 SiC領域 10上に保護膜 6が形成されている構造)を適用す ることがでさる。
[0095] <実施の形態 2 >
実施の形態 1では、 n型の SiCェピ層 2の内部に、 p型の JTE層 5が形成されており、 当謝 TE層 5は、 SiC層 2の上面からは露出していなかった。つまり、 JTE層 5と SiCェ ピ層 2の上面との間には、 n型の SiC領域 10が存在していた。
[0096] これに対して、本実施の形態に係わる半導体装置では、 n型の SiCェピ層（SiC領 域と把握できる）の表面内に、 p型の JTE層が形成されており（つまり、 JTE層力 SiC ェピ層の上面力 露出している）、当謝 TE層上に、 n型の不純物層（第二の不純物 層と把握できる）が形成されている、構造に関するものである。
[0097] なお、本実施の形態において、当該 n型の不純物層を覆うように、保護膜が形成さ れている。以下、図面を用いて具体的に説明する。
[0098] 図 12は、本実施の形態に係わる半導体装置 (具体的には、ェピチャネル MOSFE
T)の構造を示す、断面図である。
[0099] 図 12に示すように、 SiC基板 1の第一の主面上には、 SiCェピ層（SiC領域と把握 できる） 2が形成されている。ここで、 SiC基板 1は、 n型の導電性を有している。また、 SiCェピ層 2は、 n—型の導電性を有している。
[0100] また、 SiCェピ層 2の表面内の所定の領域には、第一の不純物層 3が形成されてい る。ここで、第一の不純物層 3は、 p型の導電性を有する。また、断面視において、第 一の不純物層 3は、水平方向に並んで形成されている。
[0101] また、第一の不純物層 3の表面内には、ォーミックコンタクト領域 4が形成されている oここで、ォーミックコンタクト領域 4は、 p+型の導電性を有する。
[0102] また、第一の不純物層 3の表面内には、イオン注入領域 19が形成されている。ここ で、イオン注入領域 19は、 n+型の導電性を有する。また、イオン注入領域 19は、ォ 一ミックコンタクト領域 4に隣接して形成されている。
[0103] また、第一の不純物層 3に隣接して、 JTE層 5が形成されている。より具体的には、 断面視において、水平方向に並んで形成されている第一の不純物層 3において、最 も外側に形成されている、第一の不純物層 3に隣接しており、さらに当該第一の不純 物層 3を囲繞するように、 JTE層 5は形成されて!、る。
[0104] ここで、 JTE層 5は、 p型の導電性を有している。また、 JTE層 5の不純物濃度は、第 一の不純物層 3の不純物濃度よりも低い。なお、本実施の形態では、 JTE層 5は、 Si
Cェピ層 2の表面内に形成されて!、る（つまり、 SiC層 2の上面から、 JTE層 5は露出し ている）。
[0105] また、 JTE層 5上には、第二の不純物層 25が形成されている。ここで、第二の不純 物層 25は、 n型の導電性を有している。
[0106] また、一の第一の不純物層 3内の一のイオン注入領域 19から、水平隣の他の第一 の不純物層 3内の一のイオン注入領域 19〖こ力けて、ェピチャネル層 15が形成されて いる。当該ェピチャネル層 15は、 MOSFETのチャネルとなる。
[0107] ェピチャネル層 15は、断面視において、イオン注入領域 19、第一の不純物層 3、 S iCェピ層 2、第一の不純物層 3、およびイオン注入領域 19にかけて、形成されている
。図 12では、上記領域にかけて、ェピチャネル層 15は 3つ形成されていることが分か る。なお、ェピチャネル層 15は、 n型の導電性を有している。
[0108] また、各々のェピチャネル層 15上には、ゲート絶縁膜 16が各々形成されており、当 該ゲート絶縁膜 16上には、ゲート電極 17が各々形成されている。さらに、ェピチヤネ ル層 15、ゲート絶縁膜 16およびゲート電極 17から成る積層構造を覆うように、絶縁 膜 18が各々形成されている。
[0109] また、 SiCェピ層 2の第一の主面上には、第二の不純物層 25を覆うように、保護膜
6が形成されている。ここで、保護膜 6には、開口部 29が形成されている。当該開口 部 29内には、絶縁膜 18で覆われて 、る上記積層構造が各々存する。
[0110] さらに、絶縁膜 18で覆われている上記積層構造を覆うように、開口部 29内には、ソ ース電極 21が形成されている。ここで、ソース電極 21は、ォーミックコンタクト領域 4と 接続している。具体的には、ソース電極 21は、ォーミックコンタクト領域 4を介して、第 一の不純物層 3と接続している。
[0111] なお、 SiC基板 1の第二の主面上には、ソース電極 21と対向して、ドレイン電極 22 が形成されている。
[0112] 図 12に示す半導体装置（具体的には、ェピチャネル MOSFET)において、ゲート 電極 17に印加する電圧を制御することにより、ェピチャネル層 15の空乏層が変化す る。これにより、ェピチャネル層 15を介して、ソース電極 21とドレイン電極 22との間に 電流が流れる。
[0113] 次に、工程断面図を用いて、本実施の形態に係わる半導体装置 (具体的には、ェ ピチャネル MOSFET)の製造方法について、説明する。
[0114] はじめに、 n型の SiC基板 1の第一の主面に対して、所定のドーパントを用いた、ェ ピタキシャル成長処理を施す。これ〖こより、図 13に示すように、 SiC基板 1の第一の主 面上に、 n—型の SiCェピ層（SiC領域と把握できる） 2が形成される。
[0115] 次に、 SiCェピ層 2の第一の主面の所定の領域に対して、イオン注入処理を施す。
これにより、図 13に示すように、 SiCェピ層 2の表面内の所定の領域に、 p型の第一 の不純物層 3が形成される。ここで、当該イオン注入処理は、段階的に注入エネルギ 一を、たとえば高力も低へ変化させながら行う。
[0116] 次に、第一の不純物層 3が形成されている領域に対して、さらに、イオン注入処理 を施す。これにより、図 13に示すように、第一の不純物層 3の表面内に、当該第一の 不純物層 3よりも濃度の高い、 p+型のォーミックコンタクト領域 4を形成する。ここで、 当該イオン注入処理は、段階的に注入エネルギーを、たとえば高から低へ変化させ ながら行う。
[0117] 次に、第一の不純物層 3が形成されている領域に対して、さらに、イオン注入処理 を施す。これにより、図 13に示すように、第一の不純物層 3の表面内に、 n+型のィォ ン注入領域 19を形成する。なお、図 13に示すように、イオン注入領域 19は、ォーミツ クコンタクト領域 4に隣接して形成される。ここで、当該イオン注入処理は、段階的に 注入エネルギーを、たとえば高力も低へ変化させながら行う。
[0118] 次に、第一の不純物層 3の隣接する領域に対して、イオン注入処理を施す。これに より、図 13に示すように、第一の不純物層 3に隣接した (詳しくは、平面視において水 平方向に並んで形成されている、第一の不純物層 3の内、最外に位置する第一の不 純物層 3に隣接した) JTE層 5を形成することができる。
[0119] ここで、上述のように、 JTE層 5は、 p型の導電性を有している。また、 JTE層 5の不 純物濃度は、第一の不純物層 3の不純物濃度よりも低い。また、本実施の形態では、 JTE層 5は、 SiCェピ層 2の表面内に形成されている（つまり、当該表面から、 JTE層 5 が露出している)。なお、当謝 TE層 5形成のためのイオン注入処理は、段階的に注 入エネルギーを、たとえば高力も低へ変化させながら行う。
[0120] なお、上記各イオン注入処理の後、活性ィ匕ァニール処理を施す。これにより、上記 各工程においてイオン注入された各不純物を電気的に、活性化させることができる。 また、当該活性ィ匕ァニール処理により、併せてイオン注入領域の結晶性の回復も行 うことが可能である。
[0121] 次に、 SiCェピ層 2の上面に対して、所定のドーパントを用いた、ェピタキシャル成 長処理を施す。これ〖こより、図 14に示すように、 SiCェピ層 2上に、 n型の SiCェピ膜 20が形成される。
[0122] 次に、フォトリソグラフイエ程を施すことにより、当該 SiCェピ膜 20を所定の形状にパ ターニングする（つまり、 SiCェピ膜 20の所定の部分を除去する)。これにより、図 15 に示すように、少なくとも JTE層 5上に当該 SiCェピ膜 20を残存させる（n型の第二の 不純物層 25と把握できる）と伴に、所定の領域に当該 SiCェピ膜 20を残存させる (n 型のェピチャネル層 15と把握できる）。
[0123] 別の第二の不純物層 25の形成方法として、少なくとも JTE層 5上に残存させる SiC ェピ膜 20に n型のイオン注入を行い、第二の不純物層 25とェピチャネル 15の不純 物濃度を異なったものとしても良い。
[0124] また、別の不純物層 25の形成方法として、図 14に示すェピタキシャル成長処理で p型の SiCェピ膜 20を形成し、少なくとも JTE層 5上に残存させる SiCェピ膜 20に n型 のイオン注入を行い、第二の不純物層 25を形成しても良い。この場合は、ェピチヤネ ノレ層 15力 型となる。
[0125] 次に、詳細な形成方法は、省略するが、図 15に示した構造に対して、ゲート絶縁膜 16、ゲート電極 17、絶縁膜 18、ソース電極 21、ドレイン電極 22および保護膜 6 (開 口部 29を含む)等を、各々形成する。
[0126] 以上の工程により、本実施の形態に係わる半導体装置が完成する（図 12)。
[0127] 本実施の形態では、 n型の SiCェピ層 2の表面内に、 p型の JTE層 5が形成されてい る。そして、当該 p型の JTE層 5上に n型の第二の不純物層 25が形成されている。そ して、第二の不純物層 25を覆うように、保護膜 6が形成されている。
[0128] つまり、本実施の形態においても、実施の形態 1で説明した、 JTE層 5を含む nMO Sキャパシタ構造を有して 、る。
[0129] したがって、本実施の形態に係わる半導体装置においても、実施の形態 1で説明し た効果と同様な効果を奏する。つまり、 JTE層 5の上方に形成される保護膜 6の形成 条件等が変化し、 JTE層 5と保護膜 6との間に生じる固定電荷量が変化したとしても、 当言 TE層 5が、固定電荷の影響をほとんど受けずに済み、安定した絶縁破壊耐圧 を得ることができる、半導体装置を提供することができる。
[0130] また、上記半導体装置の製造方法では、 n型の導電性を有する SiCェピ膜 20の所 定の部分を除去することにより、ェピチャネル層 15と第二の不純物層 25を、同時に 形成している。
[0131] したがって、ェピチャネル MOSFETの製造工程において、余分な工程を追加する こと無ぐ p型の JTE層 5上に、 n型の第二の不純物層 25を形成することができる（つ まり、 JTE層 5を含む nMOSキャパシタ構造を有する、ェピチャネル MOSFETを形 成することができる）。
[0132] ところで、 JTE層 5を作成するに際して（つまり、 JTE層 5の形成のための上記イオン 注入処理に際して）、 JTE層（第一の JTE層と把握できる） 5の不純物濃度 Npとその 深さ Dpは、次のような条件を満たすように、イオン注入処理を行うことが望ましい。
[0133] つまり、
Np X Dp = Npo X Dpo + Nn X Dn、
の条件を満たすように、上記イオン注入処理を行うことが望ま 、。
[0134] ここで、「Npo」は、たとえば図 12に示した構造において、第二の不純物層 25が形 成されていない場合で、 SiCと保護膜との間の固定電荷がない場合の、 JTE層（第二 の JTE層と把握できる） 5の最適な不純物濃度である。なお、最適な不純物濃度とは 、絶縁破壊耐圧の観点力 最も耐圧効果が得られる不純物濃度のことである。当該 Npoは、実験やシミュレーション等により、決定可能である。
[0135] また、「Dpo」は、たとえば図 12に示した構造において、第二の不純物層 25が形成 されていない場合の、 JTE層（第二の JTE層と把握できる） 5の深さである。なお、この 場合の JTE層 5の不純物濃度は、上記「Npo」である。
[0136] また、「Nn」は、図 12において、 JTE層（第一の JTE層と把握できる） 5上に形成され ている、 n型の導電性を有する第二の不純物層 25の不純物濃度である。また、「Dn」 は、図 12において、 JTE層（第一の JTE層と把握できる） 5上に形成されている、 n型 の導電性を有する第二の不純物層 25の深さ (厚さ）である。
[0137] 上式は、第二の不純物層 25が形成されていない場合の、 JTE層 5の最適なキャリア 量（つまり、 Npo X Dpo X面積A)に、 n型の第二の不純物層 25が形成された分のキ ャリア量（つまり、？¾ 011 面積八)を、 p型の不純物として新たにカ卩えることにより、 本実施の形態に係わる JTE層 5の最適なキャリア量（つまり、 Np X Dp X面積 A)とな る、という考えに基づいて導出されている。なお、前述において、面積 Aを夫々の項 において、同等としている。
[0138] したがって、上式を満たすように、 JTE層 5および第二の不純物層 25を形成する。こ れにより、絶縁破壊耐圧の観点カゝら最も耐圧効果が得られる、 JTE層 5を提供するこ とができる。なお、当該条件にて形成された半導体装置は、上式にほぼ近い関係を 有する構成となる。
[0139] たとえば、耐圧 1200〜1700Vの半導体装置（ェピチャネル MOSFET)を製造す る場合には、各要素が以下の値となるように、上記イオン注入処理を施すことが望ま しい。
[0140] つまり、 SiCェピ層 2の不純物濃度力 5 X 1015〜2 X 1016/cm3で、深さ（厚さ）が 7 〜15 μ mであるとする。また、 Npo = 2 X 1017Zcm3で、 Dpo = 0. 9 μ mであるとする 。ここで、図 12において、不純物濃度 Nnが、 1 X 1015〜3 X 1017Zcm3で、その深さ Dn力 0. 1〜0. 5 μ mの、 n型の第二の不純物層 25を形成したとする。なお、ェピ チャネル層 15の不純物濃度およびその深さは、第二の不純物層 25のそれらと、同 様である。
[0141] 当該場合において、半導体装置を設計する場合には、 JTE層 5の不純物濃度 Np が 2. 0〜3. 67 X 1017Zcm3で、深さ（厚さ）が 0. 9 mとなるように、上記イオン注入 処理を行えば良いこと力 分かる。
[0142] Npoおよび Dpoを実験あるいはシミュレーションにより、予めに求めておけば、作製 する半導体装置やプロセスに応じて、 Nn, Dn, Np, Dpを上記条件式の範囲内で 任意に設定することができる。たとえば、プロセス上やデバイス設計上、制限の厳しい 項がある場合には、その他の制限の緩い項を、上記条件式に従って設定すれば良 い。
[0143] また、 Npと Dpの積が小さい JTE層 5を作成することは、困難である。したがって、た とえば、 Npoと Dpoの積が小さい場合には、 Nnと Dnとの積を大きくすれば良い。これ により、 Npと Dpとの積が大き ¾[TE層 5を作成することができ、当 TE層 5の作成 が容易となる。
[0144] 別の第二の不純物層 25の形成方法である、少なくとも JTE層 5上に残存させる SiC ェピ膜 20に n型のイオン注入を行い、第二の不純物層 25とェピチャネル層 15の不 純物濃度を異なったものとする場合にぉ 、て、 SiCェピ膜 20への n型のイオン注入 の不純物濃度を「Nnl」、厚さを「Dnl」とすると同様の議論が成立する。
[0145] つまり、
Np X Dp = Npo X Dpo + Nn X Dn + Nn 1 X Dn 1、
の条件を満たすように、上記イオン注入処理を行うことが望ま 、。
[0146] また、別の第二の不純物層 25の形成方法として、図 14に示すェピタキシャル成長 処理で p型の SiCェピ膜 20を形成し、少なくとも JTE層 5上に残存させる SiCェピ膜 2 0に n型のイオン注入を行い、第二の不純物層 25を形成する場合において、 p型の S iCェピ膜 20の不純物濃度を「Npl」、厚さを「Dpl」とし、 SiCェピ膜 20への n型のィ オン注入の不純物濃度を「Nnl」、厚さを「Dnl」とすると同様の議論が成立する。
[0147] つまり、
Np X Dp=Npo X Dpo—Npl X Dpl +Nnl X Dnl、
の条件を満たすように、上記イオン注入処理を行うことが望ま 、。
[0148] また、 p型の JTE層 5上に、形成する n型の第二の不純物層 25が SiCェピ層 2と接続 するようにすると、 n型の第二の不純物層は、ドレイン電極 22と同電位になり、デバイ スに逆バイアスが印加されたときに JTE層 5中に広がる空乏層の幅は、第二の不純物 層 25がドレイン電極 22と同電位となっていない場合と比べて、一定となり、デバイス の耐圧が安定となる。
[0149] なお、本実施の形態では、 JTE層 5の構造として 1ゾーンの JTE構造にっ 、て説明 したが、 JTE層 5が第一の不純物層 3から SiCェピ層 2に向力つて階段状に濃度分布 を持つ複数ゾーンの JTE構造であっても同様の効果がある。
[0150] また、デバイス構造としてェピチャネル MOSFETに言及して話を進めた。しかし、 終端構造として、同様の JTE層 5を持つ、 SiCのショットキーダイオード、 SiCの pnダイ オードなどにおいても、本実施の形態に係わる構造 (つまり、 p型の JTE層 5の上層に n型の第二の不純物層 25が形成されており、当該 SiC領域 25上に保護膜 6が形成さ れて 、る構造)を適用することができる。
[0151] この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示 であって、この発明がそれに限定されるものではない。例示されていない無数の変形 例力 この発明の範囲力 外れることなく想定され得るものと解される。

Claims

請求の範囲
[1] n型の導電性を有する SiC領域 (2)と、
前記 SiC領域の表面内に形成されており、 p型の導電性を有する不純物層（3)と、 前記不純物層に隣接して形成されており、 p型の導電性を有しており、前記不純物 層よりも不純物濃度の低 、JTE層（5)とを、
備えており、
前言 6JTE層は、前記 SiC領域の上面力 所定の距離だけ隔てた位置に、形成され ており、
前言 6JTE層の上方は、 n型の導電性を有する領域（10)が形成されている、 ことを特徴とする半導体装置。
[2] n型の導電性を有する SiC領域 (2)と、
前記 SiC領域の表面内に形成されており、 p型の導電性を有する第一の不純物層（ 3)と、
前記 SiC領域の表面内において、前記第一の不純物層に隣接して形成されており 、 p型の導電性を有しており、前記第一の不純物層よりも不純物濃度の低い JTE層（ 5)と、
前記少なくとも JTE層上に形成されており、 n型の導電性を有する第二の不純物層 (25)と、を備えている、
ことを特徴とする半導体装置。
[3] 前記第二の不純物層と前記 SiC領域とが、接続されている、
ことを特徴とする請求項 2に記載の半導体装置。
[4] (A) n型の導電性を有する、 SiC領域（2)の表面内に、 p型の導電性を有する不純物 層（3)を形成する工程と、
(B)前記不純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、 前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層（5) を形成する工程とを、備えており、
前記工程 (B)は、
前記イオン注入のエネルギーを変化させることにより、前記 SiC領域の第一の深さ から、前記 SiC領域の表面に至らない第二の深さにかけて、前記第一の JTE層を形 成する工程である、
ことを特徴とする半導体装置の製造方法。
[5] 前記工程 (B)は、
Np X Dp = Npo X Dpo + Nn X Dn、の条件を満たすように行う、
ここで、
Npは、前記第一の JTE層の不純物濃度、
Dpは、前記第一の JTE層の深さ、
Npoは、 JTE層を前記 SiC領域の表面に至るまで形成した場合の第二の JTE層（5 0)内の最適な不純物濃度である、
Dpoは、前記第二の JTE層の深さである、
Nnは、前記第一の JTE層上方に存する、 n型の導電性を有する領域の不純物濃 度である、
Dnは、前記第一の JTE層上方に存する、 n型の導電性を有する領域の深さである ことを特徴とする請求項 4に記載の半導体装置の製造方法。
[6] (A) n型の導電性を有する、 SiC領域（2)の表面内に、 p型の導電性を有する不純物 層（3)を形成する工程と、
(B)前記不純物層の隣接する領域の前記 SiC領域に対して、イオン注入を施し、 前記不純物層に隣接し、前記不純物層よりも不純物濃度の低い、第一の JTE層（5) を形成する工程とを、備えており、
前記工程 (B)は、
前記イオン注入のエネルギーを変化させることにより、前記 SiC領域の第一の深さ から、前記 SiC領域の表面にかけて、 p型のイオン注入を行った後に、前記イオン注 入のエネルギーを変化させることにより、前記 SiC領域の表面力 第二の深さにかけ て n型のイオン注入を行うことにより、前記第一の JTE層を形成する工程である、 ことを特徴とする半導体装置の製造方法。
[7] 前記工程 (B)は、 Np X Dp = Npo X Dpo + Nnl X Dnl、の条件を満たすように行う、 ここで、
Npは、前記第一の JTE層の不純物濃度、
Dpは、前記第一の JTE層の深さ、
Npoは、 JTE層を前記 SiC領域の表面に至るまで形成した場合の第二の JTE層（5 0)内の最適な不純物濃度である、
Dpoは、前記第二の JTE層の深さである、
Nnlは、前記第一の JTE層上方に存する、イオン注入により形成する n型の導電性 を有する領域の不純物濃度である、
Dnlは、前記第一の JTE層上方に存する、イオン注入により形成する n型の導電性 を有する領域の深さである、
ことを特徴とする請求項 6に記載の半導体装置の製造方法。
[8] (a) n型の導電性を有する、 SiC領域（2)の表面内に、 p型の導電性を有する第一の 不純物層（3)を形成する工程と、
(b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一 の不純物層よりも不純物濃度の低い、第一の JTE層（5)を形成する工程と、
(c)所定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n 型の導電性を有するェピ膜 (20)を形成する工程と、
(d)前記ェピ膜の所定の部分を除去することにより、少なくとも前記第一の JTE層上 に、 n型の導電性を有する第二の不純物層（25)を残存させる工程とを、備えている、 ことを特徴とする半導体装置の製造方法。
[9] 前記工程 (b)および前記工程 (c)は、
Np X Dp = Npo X Dpo + Nn X Dn、の条件を満たすように行う、
ここで、
Npは、前記第一の JTE層の不純物濃度、
Dpは、前記第一の JTE層の深さ、
Npoは、前記第二の不純物層が形成されていない場合の、第二の JTE層内の最適 な不純物濃度である、 Dpoは、前記第二の JTE層の深さである、
Nnは、前記第一の JTE層上に形成されている、前記第二の不純物層の不純物濃 度である、
Dnは、前記第一の JTE層上に形成されている、前記第二の不純物層の深さである ことを特徴とする請求項 8に記載の半導体装置の製造方法。
[10] (a) n型の導電性を有する、 SiC領域（2)の表面内に、 p型の導電性を有する第一の 不純物層（3)を形成する工程と、
(b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一 の不純物層よりも不純物濃度の低い、第一の JTE層（5)を形成する工程と、
(c)所定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 n 型の導電性を有するェピ膜 (20)を形成する工程と、
(d)前記ェピ膜の所定の部分を除去することにより、少なくとも前記第一の JTE層上 に、 n型の導電性を有する第二の不純物層（25)を残存させる工程と、
(e)前記第二の不純物層に n型のイオン注入を行う工程とを、備えて 、る、 ことを特徴とする半導体装置の製造方法。
[11] 前記工程 (b)および前記工程 (c)および前記工程 (e)は、
Np X Dp = Npo X Dpo + Nn X Dn + Nn 1 X Dnl、の条件を満たすように行う、 ここで、
Npは、前記第一の JTE層の不純物濃度、
Dpは、前記第一の JTE層の深さ、
Npoは、前記第二の不純物層が形成されていない場合の、第二の JTE層内の最適 な不純物濃度である、
Dpoは、前記第二の JTE層の深さである、
Nnは、前記ェピ膜の不純物濃度である、
Dnは、前記ェピ膜の深さである、
Nnlは、前記第二の不純物層にイオン注入する n型の不純物濃度である、 Dnlは、前記第二の不純物層にイオン注入する n型の不純物の深さである、 ことを特徴とする請求項 10に記載の半導体装置の製造方法。
[12] (a) n型の導電性を有する、 SiC領域（2)の表面内に、 p型の導電性を有する第一の 不純物層（3)を形成する工程と、
(b)前記 SiC領域の表面内において、前記第一の不純物層に隣接して、前記第一 の不純物層よりも不純物濃度の低い、第一の JTE層（5)を形成する工程と、
(c)所定のドーパントを用いたェピタキシャル成長により、前記 SiC領域上面に、 p 型の導電性を有するェピ膜 (20)を形成する工程と、
(d)前記ェピ膜の所定の部分を除去することにより、少なくとも前記第一の JTE層上 に、 p型の導電性を有する第二の不純物層（25)を残存させる工程と、
(e)前記第二の不純物層に n型のイオン注入を行 、、前記第二の不純物層を n型と する工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
[13] 前記工程 (b)および前記工程 (c)および前記工程 (e)は、
Np X Dp = Npo X Dpo— Np 1 X Dp 1 + Nn 1 X Dn 1、の条件を満たすように行う、 ここで、
Npは、前記第一の JTE層の不純物濃度、
Dpは、前記第一の JTE層の深さ、
Npoは、前記第二の不純物層が形成されていない場合の、第二の JTE層内の最適 な不純物濃度である、
Dpoは、前記第二の JTE層の深さである、
Nplは、前記 p型の導電性を有するェピ膜の不純物濃度である、
Dpiは、前記 p型の導電性を有するェピ膜の厚さである、
Nnlは、前記第二の不純物層にイオン注入する n型の不純物濃度である、 Dnlは、前記第二の不純物層にイオン注入する n型の不純物の深さである、 ことを特徴とする請求項 12に記載の半導体装置の製造方法。
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