JP2015046502A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供する。【解決手段】主面12aを含む炭化珪素半導体層12と、主面上に形成されているソース電極19とを備える。上記炭化珪素半導体層は、p型を有するボディ領域13と、主面を含みボディ領域内に設けられている、n型を有するソース領域14と、主面を含みボディ領域内に設けられ、かつソース領域に隣接して形成されているp+コンタクト領域15とを含む。上記p+コンタクト領域における、主面に対し垂直な方向でのp型不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、ソース領域における主面に対し垂直な方向でのn型不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、主面から第1の位置までの第1の深さD1は、主面から第2の位置までの第2の深さD2より浅い。【選択図】図1

Description

本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、接触抵抗の低いオーミック電極を有する炭化珪素半導体装置およびその製造方法に関する。
炭化珪素(SiC)を半導体材料として用いた炭化珪素半導体装置において、オン抵抗低減の観点から、炭化珪素半導体層と電極との接触抵抗は低いほうが好ましい。
炭化珪素半導体層と電極との接触抵抗を低減するために、一般に炭化珪素半導体層には不純物濃度の高いコンタクト領域が形成されている。たとえば、炭化珪素半導体装置がMOSFETである場合、炭化珪素半導体層にはウェル領域が形成されており、該ウェル領域には、ソース領域と、該ソース領域と接するとともに不純物濃度の高いコンタクト領域とが形成されている。
また、炭化珪素は不純物の拡散係数がきわめて低いため、熱拡散処理によって不純物のドーピングを行うことは困難である。そのため、炭化珪素半導体装置の製造方法において活性領域を形成するには、イオン注入法やエピタキシャル成長法が用いられている。
国際公開2009/139140号には、p+型コンタクト領域が周囲に位置するソース領域よりも深く形成された炭化珪素半導体装置が記載されている。なお、p+コンタクト領域は、イオン注入法によって形成されている。
国際公開2009/139140号
しかしながら、不純物濃度の高いコンタクト領域を深い位置まで形成するには、高いドーズ量が必要となる。このため、コンタクト領域を形成するために必要とされる注入時間は、ソース領域などのその他の活性領域を形成するために必要とされる注入時間よりも長くなっていた。この結果、コンタクト領域の形成工程が、炭化珪素半導体装置の製造効率の向上を妨げる一因となっていた。
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することにある。
本発明に係る炭化珪素半導体装置は、主面を含む炭化珪素半導体層と、主面上に形成されている電極とを備え、炭化珪素半導体層は、第1の導電型を有する第1の不純物領域と、主面を含み、第1の不純物領域内に設けられている、第1の導電型と異なる第2の導電型を有する第2の不純物領域と、主面を含み、第1の不純物領域内に設けられ、かつ第2の不純物領域に隣接して形成されている、第1の導電型を有する第3の不純物領域とを含み、第3の不純物領域における主面に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、第2の不純物領域における主面に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、主面から第1の位置までの第1の深さは、主面から第2の位置までの第2の深さより浅く、電極は、第2の不純物領域および第3の不純物領域に電気的に接続されている。
本発明によれば、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することができる。
実施の形態1に係る炭化珪素半導体装置の断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法のフローチャートである。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の作用効果を説明するための断面図である。 実施の形態2に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態2に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態2に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態1に係る炭化珪素半導体装置の変形例の断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、”−”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を360度とする系を用いている。
また、本明細書中において、炭化珪素半導体層における各不純物領域の『深さ』とは、各不純物領域が炭化珪素層の主面を含むとき、該主面に対して垂直な方向での不純物濃度プロファイルにおいて最大不純物濃度の1/10の不純物濃度を示す位置と主面との距離をいう。また、各不純物領域の『深さ』とは、最大不純物濃度を示す位置より深い位置における最大不純物濃度の1/10の不純物濃度を示す位置と主面との距離をいう。
[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要について説明する。
(1)本実施の形態に係る炭化珪素半導体装置は、主面(第3の主面12a)を含む炭化珪素半導体層12と、主面(第3の主面12a)上に形成されている電極(ソース電極19)とを備える。上記炭化珪素半導体層12は、第1の導電型(p)を有する第1の不純物領域(ボディ領域13)と、主面(第3の主面12a)を含み、第1の不純物領域(13)内に設けられている、第1の導電型と異なる第2の導電型(n)を有する第2の不純物領域(ソース領域14)と、主面(第3の主面12a)を含み、第1の不純物領域(13)内に設けられ、かつ第2の不純物領域(14)に隣接して形成されている、第1の導電型を有する第3の不純物領域(p+コンタクト領域15)とを含む。上記第3の不純物領域(15)における、主面(第3の主面12a)に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置(C:図12(b))と、第2の不純物領域(14)における、主面(第3の主面12a)に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図12(c))とを考えたときに、主面(12a)から第1の位置までの第1の深さ(D1:図12)は、主面(12a)から第2の位置までの第2の深さ(D2:図12)より浅い。電極(ソース電極19)は、第2の不純物領域(14)および第3の不純物領域(15)に電気的に接続されている。
つまり、本実施の形態に係る炭化珪素半導体装置では、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されていながらも、第3の主面12aに対して垂直な方向においてボディ領域13と接続されている。このとき、第3の主面12a上においてソース領域14とp+コンタクト領域15とはそれぞれソース電極19とオーミック接触している。そのため、ソース領域14、p+コンタクト領域15、さらにp+コンタクト領域15と接続されているボディ領域13とを同電位とすることができる。
さらに、本実施の形態に係る炭化珪素半導体装置は、高不純物濃度を有するp+コンタクト領域15を備えながらも、その製造効率を向上することができる。上述のように、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されている。そのため、p+コンタクト領域15を形成するために必要なドーズ量は、第3の主面12aに対してソース領域14の上記第2の位置と同等以上の深さにまでp+コンタクト領域15を形成する場合と比べて低く抑えられる。これにより、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極19とp+コンタクト領域15(ボディ領域13)との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
(2)本実施の形態に係る炭化珪素半導体装置において、第3の不純物領域(p+コンタクト領域15)において最大不純物濃度を示す位置(D:図12(b))は、主面(第3の第3の主面12a)からの深さ(D1:図12(b))が0.1μm以下であってもよい。このようにすれば、p+コンタクト領域15における最大不純物濃度を示す位置(D)が第3の主面12aの近傍に形成されているため、主面(12a)上に形成されている電極(ソース電極19)と第3の不純物領域(15)との接触抵抗を効果的に低減することができる。
(3)本実施の形態に係る炭化珪素半導体装置において、第1の深さ(D1:図12(b))が0.2μm以下であってもよい。
このようにすれば、p+コンタクト領域15の第1の位置(C)は、従来の炭化珪素半導体装置におけるp+コンタクト領域よりも主面に対して浅い位置に形成されているため、イオン注入法によりp+コンタクト領域15を形成する場合にも、注入時間を抑えることができる。
(4)本実施の形態に係る炭化珪素半導体装置において、炭化珪素半導体層(12)には、第1の不純物領域(ボディ領域13)および第2の不純物領域(ソース領域14)が側壁SWに表出しているトレンチTRが設けられており、トレンチ(TR)の側壁SW上に形成されたゲート酸化膜(16)と、ゲート酸化膜(16)上に形成されたゲート電極(17)とをさらに備えていてもよい。
このように、本実施の形態に係る炭化珪素半導体装置は、トレンチ型のMOSFETに適用することができる(図16参照)。これにより、ソース電極19とp+コンタクト領域15との接触抵抗が低く、かつ製造効率の高い、トレンチ型のMOSFETとしての炭化珪素半導体装置を得ることができる。
(5)本実施の形態に係る炭化珪素半導体装置において、側壁SWは、面方位{0−33−8}を有する第1の面を含んでいてもよい。
本実施の形態に係る炭化珪素半導体装置がトレンチ型のMOSFETである場合、側壁SWにおいて表出しているボディ領域13内に、伝導チャネルが形成される。このとき、トレンチTRの側壁SWが、面方位{0−33−8}を有する第1の面を有する場合には、側壁SWに表出しているボディ領域13に形成される伝導チャネルのキャリアの移動度を高めることができる。さらに、側壁SW上に形成されるゲート酸化膜16とボディ領域13との界面における界面準位密度を低減することができる。
(6)本実施の形態に係る炭化珪素半導体装置において、第1の不純物領域(ボディ領域13)は、主面(第3の主面12a)を含み、さらに、第1の不純物領域(13)に含まれる主面(12a)上に形成されたゲート酸化膜(16)と、ゲート酸化膜(16)上に形成されたゲート電極(17)とを備えていてもよい。
このように、本実施の形態に係る炭化珪素半導体装置は、プレナー型のMOSFETに適用することができる(図1参照)。これにより、ソース電極19とp+コンタクト領域15との接触抵抗が低く、かつ製造効率の高い、プレナー型のMOSFETとしての炭化珪素半導体装置を得ることができる。
(7)本実施の形態に係る炭化珪素半導体装置の製造方法は、第1の導電型(p型)を有する第1の不純物領域(ボディ領域13)を含む炭化珪素半導体層(12)を準備する工程(S10)と、炭化珪素半導体層(12)の主面上にマスク層(80,83)を形成する工程(S20)とを備える。上記マスク層(80,83)には、第1の不純物領域(13)上に開口部が形成され、かつ、上記マスク層(80,83)は開口部内において開口部の内周壁面から間隔を隔てて配置された保護マスク部(80A)を含む。さらに、マスク層(80,83)を形成する工程(S20)と、マスク層(80,83)をマスクとして用いて、開口部内において、少なくとも保護マスク部(80A,83A)下の領域以外の第1の不純物領域(13)にイオン注入することにより、第1の導電型(p型)と異なる第2の導電型(n型)を有する第2の不純物領域(ソース領域14)を形成する工程(S30)と、マスク層(80,83)を除去する工程(S40)と、炭化珪素半導体層(12)にイオン注入することにより、保護マスク部(80A,83A)下に位置していた第1の不純物領域(13)内の領域に第1の導電型(p型)を有する第3の不純物領域(p+コンタクト領域15)を形成する工程(S50)とを備える。
つまり、ソース領域14を形成する工程(S30)において、ボディ領域13)上であってソース領域14が形成される領域上はマスク層80の開口部が形成されている一方で、p+コンタクト領域15が形成される領域は保護マスク部80A,81Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部80Aによりイオン注入が阻止されるか、あるいは保護マスク部81Aによってイオン注入が制限される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型を有するn型領域14A(図8参照)が形成されないか(図13)、あるいはボディ領域13上においてn型領域14A(図8参照)がソース領域14よりも浅く形成される。そのため、工程(S50)において、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
なお、保護マスク部80Aが形成されていないマスク層80を用いてソース領域14を形成する従来の炭化珪素半導体装置の製造方法では、p+コンタクト領域15が形成される領域にもソース領域14が延びるように形成される(異なる観点から言えば、n型領域14Aがソース領域14と同等の深さまで形成される)。この場合、ボディ領域13と接続するようにp+コンタクト領域15を形成するためには、n型領域14Aにp型不純物をイオン注入することによってp+コンタクト領域15に置き換える必要がある。このとき、n型領域14Aをp+コンタクト領域15に置き換えるために必要なドーズ量(p+コンタクト領域15を、ボディ領域13と接続するように形成するために必要とされるドーズ量)は、n型領域14Aの第3の主面12aに対する厚みによる。そのため、n型領域14Aがソース領域14と同等の深さまで形成される従来の製造方法では、n型領域14Aをp+コンタクト領域15を置き換えるのに高いドーズ量が必要とされ、当該注入工程は長時間かけて行われていた。
つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に必要なドーズ量を低く抑えることができるため、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
(8)本実施の形態に係る炭化珪素半導体装置の製造方法における、マスク層(83)を形成する工程において、保護マスク部(81A)は、マスク層(83)における保護マスク部(81A)以外の部分(他のマスク部80B)よりも薄く形成されており、第2の不純物領域(ソース領域14)を形成する工程では、保護マスク部(81A)を介して炭化珪素半導体層(12)にイオン注入することにより、第2の導電型(n型)を有する第4の不純物領域(n型領域14A)を形成してもよい。
保護マスク部81Aがマスク層83における他のマスク部80Bと比べて膜厚が薄く形成されている場合には、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域へのイオン注入のドーズ量が保護マスク部81Aによって低減される。つまり、本工程(S30)においてソース領域14が形成されることにより、p+コンタクト領域15が形成される領域にもn型領域14Aが形成される。このとき、n型領域14Aは、マスク層83の開口部下において形成されるソース領域14と比べて保護マスク部80Aの厚みに応じてドーズ量が低減されているため、ソース領域14と比べて第3の主面12aに対し浅く形成される。この結果、p+コンタクト領域15は、第3の主面12aに対して、n型領域14Aよりも深い位置まで形成されている限りにおいてソース領域14と比べて浅い位置に形成されていても、n型領域14Aと置き換わってボディ領域13と接続されることができる。つまり、p+コンタクト領域15を形成する工程(S50)において、p+コンタクト領域15が高い不純物濃度を有するように形成される場合であっても、p+コンタクト領域15を形成するために必要とされるドーズ量(n型領域14Aをp+コンタクト領域15に置き換えるために必要なドーズ量)を上記従来方法と比べて低く抑えることができる。その結果、p+コンタクト領域15を形成するために要する注入時間を上述のように短縮することができるため、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
(9)本実施の形態に係る炭化珪素半導体装置の製造方法において、第3の不純物領域(p+コンタクト領域15)を形成する工程(S50)では、第3の不純物領域(15)における主面(第3の主面12a)に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置(C:図12(b))と、第2の不純物領域(ソース領域14)を形成する工程(S30)において形成されている第2の不純物領域(14)における主面(12a)に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図12(c))とを考えたときに、主面(12a)から第1の位置までの第1の深さ(D1:図12)は、主面(12a)から第2の位置までの第2の深さ(D2:図12)より浅くなるように、第3の不純物領域(15)が形成されていてもよい。
このようにしても、p+コンタクト領域15は、ボディ領域13と接続されるように形成されることができる。具体的には、p+コンタクト領域15をボディ領域13と接続するように形成するためには、p+コンタクト領域15を形成する工程(S50)において、p+コンタクト領域15をn型領域14Aよりも深い領域まで形成する必要がある。上述のように、本実施の形態に係る炭化珪素半導体装置の製造方法では、ソース領域14)を形成する工程(S30)において、保護マスク部80Aを含むマスク層80がイオン注入用マスクとして用いられることにより、p+コンタクト領域15が形成される領域上に対してn型のイオンの注入が阻止される(n型領域14Aが形成されない)か、あるいはn型領域14Aが隣接するソース領域14よりも第3の主面12aに対して浅く(厚みが薄く)形成される。そのため、第3の主面12aに対して、p+コンタクト領域15をソース領域14よりも浅く形成しても、p+コンタクト領域15とボディ領域13とを接続させることができる。その結果、p+コンタクト領域15を形成するために必要とされるドーズ量を上記従来方法と比べて低く抑えることができ、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
(10)本実施の形態に係る炭化珪素半導体装置の製造方法は、マスク層(80)を形成する工程(S20)において、保護マスク部(80A)が1層からなり、保護マスク部(80A)以外の部分(他のマスク部80B)が2層からなるマスク層(80)が形成されてもよい。このようにすれば、工程(S20)において、たとえば2層からなる積層体のうちの上層を除去することによって、2層からなる他の部分(80B)よりも上層の膜厚分だけ膜厚の薄い保護マスク部(80A)を容易に形成することができる。
[本願発明の実施形態の詳細]
次に、本発明の実施の形態についてより詳細に説明する。
(実施の形態1)
まず、図1を参照して、実施の形態1に係る炭化珪素半導体装置100の構造を説明する。実施の形態1に係る炭化珪素半導体装置100は、プレナー型MOSFETとして構成されている。炭化珪素半導体装置100は、エピタキシャル基板10と、ゲート酸化膜16と、ゲート電極17と、層間絶縁膜18と、ソース電極19と、ドレイン電極20とを備える。エピタキシャル基板10は、ベース基板11と、炭化珪素半導体層12と、ボディ領域13と、ソース領域14と、p+コンタクト領域15とを備える。
ベース基板11は、結晶系が六方晶である単結晶炭化珪素からなり導電型がn型(第2導電型)である。ベース基板11は、たとえばN(窒素)などの不純物を高濃度で含んでいる。ベース基板11に含まれる窒素などの不純物濃度はたとえば1.0×1018cm−3程度である。ベース基板11は、第1の主面11aと、第1の主面11aと反対側に位置する第2の主面11bとを含んでいる。
炭化珪素半導体層12は、導電型がn型である。炭化珪素半導体層12はベース基板11の第1の主面11a上に形成されている、エピタキシャル層である。炭化珪素半導体層12は、たとえば窒素(N)などの不純物を含んでいる。炭化珪素半導体層12の不純物濃度は、ベース基板1の不純物濃度よりも低く、たとえば1×1015cm−3以上5×1016cm−3以下である。炭化珪素半導体層12は、ベース基板11の第2の主面11bと反対側に位置する第3の主面12aを含んでいる。
ボディ領域13は、導電型がp型(第1導電型)である。ボディ領域13は炭化珪素半導体層12上に形成されており、第3の主面12aを含んでいる。ボディ領域13は、たとえばアルミニウム(Al)、ホウ素(B)などの不純物を含んでいる。ボディ領域13の不純物濃度は、4×1016cm−3以上2×1018cm−3以下であり、たとえば1×1017cm−3程度である。ボディ領域13の厚みは、たとえば0.8μm程度である。
ソース領域14は、導電型がn型である。ソース領域14はボディ領域13上に形成されており、第3の主面12aを含んでいる。ソース領域14は、たとえばNなどの不純物を含んでいる。ソース領域14の不純物濃度は、5×1018cm−3以上1×1020cm−3以下であり、たとえば2×1019cm−3程度である。ソース領域14の厚みは、0.1μm以上0.4μm以下であり、たとえば0.3μm程度である。つまり、ソース領域14における第3の主面12aに対し垂直な方向での不純物濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図12参照)は、たとえば0.3μm程度である。
p+コンタクト領域15は、導電型がp型である。p+コンタクト領域15は、ボディ領域13上においてソース領域14に隣接し、かつボディ領域13と接触するように形成されている。p+コンタクト領域15は、第3の主面12aを含んでいる。p+コンタクト領域15は、たとえばアルミニウム(Al)、ホウ素(B)などの不純物を含んでいる。p+コンタクト領域15の不純物濃度は、ボディ領域13よりも高く、たとえば1×1020cm−3程度である。p+コンタクト領域15の厚みは、たとえば0.2μm以下程度であり、好ましくは0.1μm程度である。つまり、p+コンタクト領域15における第3の主面12aに対し垂直な方向での不純物濃度プロファイル(図12(b)参照)において、最大不純物濃度(たとえば1×1020cm−3)の1/10の不純物濃度を示す第1の位置(1×1019cm−3を示す位置C)は、たとえば0.2μm以下程度であり、好ましくは0.1μm程度である。このように、p+コンタクト領域15の厚みは、ソース領域14の厚みよりも薄い。また、p+コンタクト領域15は、第3の主面12aから0.1μm程度の位置においてボディ領域13と接続されている。
ゲート酸化膜16は、第3の主面12a上において、炭化珪素半導体層12を挟んで隣接するソース領域14の一方上から他方上にまで延在するように形成されている。ゲート酸化膜16を構成する材料は、たとえば酸化珪素(SiO)や窒化珪素(SiN)などの誘電体である。
ゲート電極17は、ゲート酸化膜16上において、炭化珪素半導体層12を挟んで隣接するソース領域14の一方上から他方上にまで延在するように形成されている。ゲート電極17を構成する材料は、ポリシリコン、Alなどの導電体である。
層間絶縁膜18は、ゲート電極17を覆うように形成されている。層間絶縁膜18は、ゲート電極17を外部と電気的に絶縁している。層間絶縁膜18を構成する材料は、たとえば酸化珪素(SiO)や窒化珪素(SiN)などの誘電体である。
ソース電極19は、第3の主面12a上において、p+コンタクト領域15と、p+コンタクト領域15を囲むように形成されているソース領域14との各々に接触して形成されている。ソース電極19を構成する材料は、たとえばチタン(Ti)原子、アルミニウム(Al)原子および珪素(Si)原子を含んでいる。これにより、ソース電極19は、ソース領域14およびp+コンタクト領域15のそれぞれとオーミック接触しており、各々との間での接触抵抗は十分に低い。
ドレイン電極20は、ベース基板11の第2の主面11b上に形成されている。ドレイン電極20は、たとえば上記ソース電極19と同様の材料で構成されていてもよいし、Ni(ニッケル)など、n+基板11とオーミック接触可能な他の材料からなっていてもよい。
次に、図2〜図11を参照して、実施の形態1に係る炭化珪素半導体装置の製造方法について説明する。
図3を参照して、まず、ボディ領域13を含む炭化珪素半導体層12を準備する(工程(S10):図2)。具体的には、まず、第1の主面11aおよび第2の主面11bを有するベース基板11を準備する。次に、エピタキシャル成長法によって、ベース基板11の第1の主面11a上に炭化珪素半導体層12を形成する。
図4を参照して、次に、炭化珪素半導体層12にボディ領域13を形成する。具体的には、第3の主面12a上に形成されたマスク層(図示しない)を介して、炭化珪素半導体層12にp型不純物をイオン注入することにより、導電型がp型のボディ領域13を形成する。
図5を参照して、次に、マスク層80を形成する(工程(S20):図2)。具体的には、まず、炭化珪素半導体層12の第3の主面12a上に、積層体80Lを形成する。積層体80Lは、第3の主面12aと接する第1マスク層81と、該第1マスク層81上に形成される第2マスク層82とからなる2層構造を有する。積層体80Lの厚みH2(第1マスク層81と第2マスク層82の合計の厚み)は、ソース領域14を形成する工程(S30)でのイオン注入条件において、イオン注入を十分に阻止することができる膜厚として形成される。なお、第1マスク層81の膜厚H1は、0.3μm以下であり、たとえば0.2μmである。第1マスク層81を構成する材料は、たとえばポリシリコンであり、第2マスク層82を構成する材料は、たとえばSiOである。
図6を参照して、次に、積層体80Lを加工して、開口部を有するマスク層80を形成する。マスク層80は、開口部内において独立して形成されている保護マスク部80Aと、他のマスク部80Bとからなる。具体的には、まず、積層体80L上に、ソース領域14が形成されるべき領域上に開口部を有するマスクパターン91を形成する。マスクパターン91はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン91を用いて、積層体80Lをたとえばドライエッチングすることにより、ソース領域14が形成されるべき領域上に位置する第3の主面12aを表出させる開口部を有するマスク層80が形成される。このとき、マスク層80の開口部は、開口部内において独立して形成されている保護マスク部80Aと、保護マスク部80Aの周囲に形成されている他のマスク部80Bとの間に形成される。つまり、保護マスク部80Aは、第3の主面12aを平面視したときに、ボディ領域13の内周側においてソース領域14の端部を規定するとともに、p+コンタクト領域15が形成されるべき領域上を保護している。
図7を参照して、次に、保護マスク部80Aを加工して、保護マスク部81Aを有するマスク層83を形成する。具体的には、他のマスク部80Bの上面(第3の主面12aに沿った面)および開口部を規定する側面を保護するとともに、保護マスク部80Aの上面(第3の主面12aに沿った面)および側面を表出するような開口部を有するマスクパターン92を形成する。次に、保護マスク部80Aを構成する第2マスク層82Aを除去する。第2マスク層82Aを除去する方法は、第1マスク層81Aに対して高いエッチング選択比を有する任意のエッチング方法であればよく、たとえばドライエッチング法である。このとき、他のマスク部80Bの上面および側面はマスクパターン92によって保護されているため、エッチングの前後で他のマスク部80Bは維持される。つまり、他のマスク部80Bは第1マスク層81Bと第2マスク層82との2層構造を維持している。これにより、後述するソース領域14を形成する工程(S30)においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部80Bと、他のマスク部80Bと比べて膜厚の薄い保護マスク部81Aとからなるマスク層83が形成される。
図8を参照して、次に、マスク層83(保護マスク部81Aおよび他のマスク部80B)をマスクとして用いて、ソース領域14を形成する(工程(S30):図2)。具体的には、マスク層83を注入マスクとして、第3の主面12aにn型を付与するための不純物をイオン注入することにより、マスク層83の開口部が形成されている領域にソース領域14が形成される。n型を付与するための不純物は、たとえばリン(P)などである。このとき、他のマスク部80Bが形成されている領域(ボディ領域13上においてチャネル領域となるべき領域および炭化珪素半導体層12が第3の主面12aに表出している領域)は、他のマスク部80Bによりイオン注入が阻止される。
一方、保護マスク部81Aは、第2マスク層82Aの分だけ他のマスク部80Bよりも膜厚が薄いため、他のマスク部80Bと比べてイオン注入に対する阻止能が低い。そのため、保護マスク部81Aが形成されている領域(p+コンタクト領域15が形成される領域)は、マスク層83の開口部が形成されている領域と比べてドーズ量は低減されるものの、n型不純物がイオン注入される。その結果、ボディ領域13において保護マスク部81Aが形成されている領域には、n型領域14Aが形成される。このとき、n型領域14Aの第3の主面12aに対する深さは、ソース領域14の深さと比べて深さD4だけ浅い。ここで、深さの差分D4は、第1マスク層81Aの膜厚H1と相関し、たとえば膜厚H1と同等とすることができる。つまり、第1マスク層81Aの膜厚H1を0.2μmとしたときに、深さの差分D4を0.2μmとすることもできる。
図9を参照して、次に、マスク層83を除去する(工程(S40):図2)。マスク層83は、たとえばドライエッチングにより除去される。
図10および図11を参照して、次に、p+コンタクト領域15を形成する(工程(S50):図2)。具体的には、まず、図10を参照して、第3の主面12a上において、p+コンタクト領域15が形成される領域上に開口部を有するマスク層84を形成する。つまり、マスク層84の開口部は、n型領域14A上に形成されている。マスク層84は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層84を注入マスクとして第3の主面12aにp型を付与するための不純物をイオン注入することにより、マスク層84の開口部が形成されている領域にp+コンタクト領域15が形成される。つまり、本工程(S50)では、n型領域14Aに対しp型を付与するための不純物を注入することにより、p+コンタクト領域15はn型領域14Aと置き換かるように形成される。異なる観点から言えば、p+コンタクト領域15の第3の主面12aに対する深さが、先の工程(S30)において形成されているソース領域14の第3の主面12aに対する深さよりも浅くなるように、p+コンタクト領域15は形成される。これにより、p+コンタクト領域15とボディ領域13とは、第3の主面12aと垂直な方向においてソース領域14の深さよりも浅い位置で接続される。p型を付与するための不純物は、たとえばアルミニウム(Al)などである。
次に、ゲート酸化膜16を形成する。具体的には、第3の主面12aが熱酸化される。熱酸化は、たとえば酸素雰囲気中で1300℃程度に加熱し、40分間程度保持することにより実施することができる。これにより第3の主面12a上に、二酸化珪素からなるゲート酸化膜16が形成される。ゲート酸化膜16の厚みは、たとえば50nm程度である。
次に、ゲート電極17を形成する。具体的には、ゲート電極17は、ゲート酸化膜16上において、隣接する一方のソース領域14の上方から他方のソース領域14の上方にまで延在するように形成される。ゲート電極17を構成する材料は、たとえば不純物がドープされたポリシリコンや、Alなどの導電材料である。
次に、層間絶縁膜18を形成する。具体的には、ゲート酸化膜16と接し、かつゲート電極17を覆うように、層間絶縁膜18が形成される。層間絶縁膜18を構成する材料は、たとえば二酸化珪素である。
次に、ソース電極19を形成する。具体的には、まず、ゲート酸化膜16および層間絶縁膜18上において、ソース電極19が形成される領域上に開口部を有するレジストマスクを形成する。次に、該レジストマスクを用いて、開口部内のゲート酸化膜16および層間絶縁膜18をエッチングにより除去する。これにより、ゲート酸化膜16および層間絶縁膜18の開口部から、ソース領域14の一部と、p+コンタクト領域15とが露出される。次に、該レジストマスク上にソース電極19となるべき金属層を形成する。その後、リフトオフ法により、ソース領域14の一部およびp+コンタクト領域15と接するように、ソース電極19を形成する。
次に、ドレイン電極20を形成する。ドレイン電極20は、ベース基板11の第2の主面11b上に形成される。以上の手順により、本実施の形態に係る炭化珪素半導体装置100を得ることができる。得られた炭化珪素半導体装置において、p+コンタクト領域15の深さD1は0.1μm程度であり、ソース領域14の深さD2は0.3μm程度である。
次に、実施の形態1に係る炭化珪素半導体装置200およびその製造方法の作用効果について説明する。
実施の形態1に係る炭化珪素半導体装置において、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されていながらも、第3の主面12aに対して垂直な方向においてボディ領域13と接続されている。このとき、第3の主面12a上においてソース領域14とp+コンタクト領域15とはそれぞれソース電極19とオーミック接触している。そのため、ソース領域14、p+コンタクト領域15、さらにp+コンタクト領域15と接続されているボディ領域13とを同電位とすることができる。
さらに、実施の形態1に係る炭化珪素半導体装置は、高不純物濃度を有するp+コンタクト領域15を備えながらも、その製造効率を向上することができる。上述のように、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されているため、p+コンタクト領域15を形成するために必要なドーズ量は、第3の主面12aに対してソース領域14の上記第2の位置と同等以上の深さにまでp+コンタクト領域15を形成する場合と比べて低く抑えられる。これにより、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極19とp+コンタクト領域15(ボディ領域13)との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
実施の形態1に係る炭化珪素半導体装置の製造方法によれば、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域は保護マスク部81Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部81Aによってイオン注入が制限される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型領域14A(図8参照)がソース領域14よりも浅く形成される。そのため、工程(S50)において、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
その結果、実施の形態1に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができ、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
また、マスク層83は、第1マスク層81からなる保護マスク部81Aと、第1マスク層81と第2マスク層82との2層からなる他のマスク部80Bとで構成されている。このようなマスク層83は、上述のように、2層からなる保護マスク部80Aのうちの第2マスク層82Aを除去することによって、第2マスク層82の膜厚分だけ膜厚の薄い保護マスク部81Aを容易に形成することができる。
ここで、図12(a),(b)を参照して、p+コンタクト領域15の第3の主面12aに対する深さD1は、炭化珪素半導体装置の第3の主面12aに対して垂直な方向における不純物濃度プロファイルから算出することができる。炭化珪素半導体装置の不純物濃度プロファイルは、たとえば二次イオン質量分析法(SIMS)を用いて測定することができる。図12(b)は、図12(a)において第3の主面12a上の点Aから第3の主面12aに対して垂直な方向における、p+コンタクト領域15およびボディ領域13内の不純物濃度プロファイルを示す。また、図12(c)は、図12(a)において第3の主面12a上の点Eから第3の主面12aに対して垂直な方向における、ソース領域14およびボディ領域13内の不純物濃度プロファイルを示す。図12(b)(c)の縦軸は第3の主面12aに対する深さを示し、横軸は不純物濃度を示す。上述のように、本明細書中において、炭化珪素半導体層12における各不純物領域の『深さ』とは、炭化珪素半導体層12の第3の主面12aに対して垂直な方向での不純物濃度プロファイルにおいて,最大不純物濃度の1/10の不純物濃度を示す位置と第3の主面12aとの距離をいう。つまり、p+コンタクト領域15の第3の主面12aに対する深さは、p+コンタクト領域15およびボディ領域13内における最大不純物濃度P1の10分の1の不純物濃度を示す点Cと第3の主面12aとの距離D1である。
図12(b)を参照して、p型不純物濃度の最大不純物濃度P1を示す点Dは、点Aから深さD3だけ第2の主面11b側に位置する。実施の形態1において、最大不純物濃度P1は1×1020cm−3程度であり、点Dはp+コンタクト領域15内に位置している。さらに、最大不純物濃度P1の10分の1の不純物濃度を示す点Cは、点Aから深さD1だけ第2の主面11b側に位置する。
一方、図12(c)を参照して、ソース領域14の第3の主面12aに対する深さD2も、同様に第3の主面12a上の点Eから第3の主面12aに対して垂直な方向における、ソース領域14およびボディ領域13内の不純物濃度プロファイルに基づいて決めることができる。つまり、ソース領域14の第3の主面12aに対する深さは、ソース領域14およびボディ領域13内における最大不純物濃度N1の10分の1の不純物濃度を示す点Fと第3の主面12aとの距離D2である。
このように、実施の形態1に係る炭化珪素半導体装置は、SIMSにより測定される不純物濃度プロファイルに基づいて規定されるp+コンタクト領域15の第3の主面12aに対する深さD1とソース領域14の第3の主面12aに対する深さD2とが、D1<D2の関係式を満たしている。これにより、上述のように、実施の形態1に係る炭化珪素半導体装置の製造方法において、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。
なお、上述のように、不純物濃度プロファイルに基づいて規定されるp+コンタクト領域15の第3の主面12aに対する深さD1は、n型領域14Aの第3の主面12aに対する深さよりも深くなるように形成される。このとき、一定の注入条件下において形成されるn型領域14Aの第3の主面12aに対する深さは、該注入マスクとして用いられる保護マスク部81Aの膜厚H1と相関する。そのため、あらかじめ保護マスク部81Aの膜厚H1とn型領域14Aの第3の主面12aに対する深さとの相関関係を調べておくことによって、保護マスク部81Aの膜厚H1を制御することによりn型領域14Aの深さを制御することができる。p+コンタクト領域15の第3の主面12aに対する深さD1は、少なくともn型領域14Aの主面12aに対する深さと同等以上である必要があるため、当該深さD1の必要十分条件は保護マスク部81Aの膜厚H1によって制御することができる。このとき、ソース領域14の第3の主面12aに対する深さD2と深さD1との差分D3は、保護マスク部81Aの膜厚H1と同等程度とすることができる。つまり、保護マスク部81Aの膜厚H1が0.2μm程度の保護マスク部81Aを用いて、第3の主面12aに対する深さD2が0.3μm程度のソース領域14を形成するイオン注入を行う場合、n型領域14Aは第3の主面12aからたとえば0.1μm程度の深さまで形成される。そのため、p+コンタクト領域15は第3の主面12aから0.1μm以上の深さまで形成されることにより、ボディ領域13と接続されることができる。
(実施の形態2)
次に、図1および図13〜図15を参照して、実施の形態2に係る炭化珪素半導体装置およびその製造方法について説明する。実施の形態2に係る炭化珪素半導体装置は、基本的には、実施の形態1に係る炭化珪素半導体装置およびその製造方法と同様の構成を備えるが、炭化珪素半導体装置の製造方法において、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域にn型領域14Aを形成しない点で異なる。つまり、p+コンタクト領域15を形成する工程(S50)において、n型領域14Aにp型不純物をイオン注入することによりp+コンタクト領域15をn型領域14Aと置き換えるように形成するのではなく、pボディ領域13にp型不純物をイオン注入することにより、p+コンタクト領域15を形成する点で異なる。なお、実施の形態2に係る炭化珪素半導体装置の製造方法により得られる炭化珪素半導体装置の構成は、図1に示す実施の形態1に係る炭化珪素半導体装置100と同様の構成を備えている。
図13〜図15を参照して、実施の形態2に係る炭化珪素半導体装置の製造方法について説明する。
まず、実施の形態1に係る炭化珪素半導体装置の製造方法と同様に、ボディ領域13を含む炭化珪素半導体層12を準備する(工程(S10),図3および図4参照)。次に、炭化珪素半導体層12の第3の主面12a上に、積層体80Lを形成する(工程(S20),図5参照)。具体的には、まず、積層体80Lを形成する。積層体80Lは、第3の主面12aと接する第1マスク層81と、該第1マスク層81上に形成される第2マスク層82とからなる2層構造を有する。
次に、積層体80Lを加工して、開口部を有するマスク層80を形成する(図6参照)。具体的には、まず、積層体80L上に、ソース領域14が形成されるべき領域上に開口部を有するマスクパターン91を形成する。マスクパターン91はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン91を用いて、積層体80Lをたとえばドライエッチングすることにより、ソース領域14が形成されるべき領域上に位置する第3の主面12aを表出させる開口部を有するマスク層80が形成される。マスク層80は、後述するソース領域14を形成する工程(S30)においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部80Bと、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aとからなる。保護マスク部80Aは、第3の主面12aを平面視したときに、ボディ領域13の内周側においてソース領域14の端部を規定するとともに、p+コンタクト領域15が形成されるべき領域上を保護している。
図13を参照して、次に、マスク層80をイオン注入マスクとして用いてソース領域14を形成する(工程(S30))。具体的には、マスク層80を注入マスクとして、第3の主面12aにn型を付与するための不純物をイオン注入することにより、マスク層80の開口部が形成されている領域にソース領域14が形成される。このとき、保護マスク部80Aおよび他のマスク部80Bは、いずれも本工程(S30)におけるイオン注入を阻止可能なように設けられているため、他のマスク部80Bが形成されている領域(ボディ領域13上においてチャネル領域となるべき領域および炭化珪素半導体層12が第3の主面12aに表出している領域)と、保護マスク部80Aが形成されている領域(p+コンタクト領域15が形成される領域)には、n型不純物のイオン注入が阻止される。その結果、本工程(S30)を実施することにより、ボディ領域13において保護マスク部80Aが形成されている領域にはn型領域14Aが形成されない。
図14を参照して、次に、マスク層83を除去する(工程(S40))。マスク層80は、たとえばドライエッチングにより除去される。
図15を参照して、次に、p+コンタクト領域15を形成する(工程(S50))。具体的には、まず、第3の主面12a上において、p+コンタクト領域15が形成される領域上に開口部を有するマスク層84を形成する。つまり、マスク層84の開口部は、ソース領域14に囲まれているボディ領域13上に形成されている。マスク層84は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層84を注入マスクとして第3の主面12aにp型を付与するための不純物をイオン注入することにより、マスク層84の開口部が形成されている領域にp+コンタクト領域15が形成される。つまり、本工程(S50)では、ボディ領域13に対しp型を付与するための不純物を注入することにより、ボディ領域13と比べて不純物濃度の高いp+コンタクト領域15がボディ領域13内に形成される。これにより、p+コンタクト領域15とボディ領域13とが第3の主面12aと垂直な方向において接続される。p型を付与するための不純物は、たとえばアルミニウム(Al)などである。
次に、ゲート酸化膜16を形成する。以下、実施の形態1に係る炭化珪素半導体装置の製造方法と同様の手順で、ゲート電極17、層間絶縁膜18、ソース電極19、ドレイン電極20を形成する。以上の手順により、実施の形態2に係る炭化珪素半導体装置を得ることができる。
次に、実施の形態2に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
実施の形態2に係る炭化珪素半導体装置の製造方法では、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域は他のマスク部80Bと同等の厚みを有する保護マスク部80Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部80Aによりイオン注入が阻止される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型を有するn型領域14A(図8参照)が形成されない(図13)。そのため、工程(S50)ではボディ領域13にp型不純物をイオン注入することによりp+コンタクト領域15を形成することができるため、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
つまり、実施の形態2に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に必要なドーズ量を低く抑えることができるため、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
実施の形態1および実施の形態2に係る炭化珪素半導体装置の製造方法において、マスク層80,83は、第1マスク層81と第2マスク層82との2層構造を有する積層体80Lから形成されているが、これに限られるものではない。たとえば、積層体80Lは、3層以上で構成されていてもよい。このようにしても、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aを容易に形成することができる。また、各層のエッチング選択比を高く設けることにより、他のマスク部80Bと比べて膜厚の薄い保護マスク部81Aを容易に形成することもできる。また、実施の形態2に係る炭化珪素半導体装置の製造方法においては、マスク層80は単一の材料からなる単層構造として構成されていてもよい。このようにしても、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aを容易に形成することができる。また、マスク層80,83を構成する材料は、ポリシリコンやSiOに限られるものではなく、ポリシリコン、SiO、アルミニウム(Al)、およびタングステン(W)などから選択される少なくとも1つにより構成されていてもよい。また、マスク層80,83は、たとえば第1マスク層81がチタン(Ti)、第2マスク層82がWで構成されていてもよい。
また、実施の形態1および実施の形態2に係る炭化珪素半導体装置は、プレナー型のMOSFETとして構成されているが、これに限られるものではない。図16を参照して、たとえば、実施の形態1および実施の形態2に係る炭化珪素半導体装置は、トレンチ型のMOSFETであってもよい。つまり、トレンチTRの側壁SWに、炭化珪素半導体層12と、ボディ領域13と、ソース領域14とが表出しており、トレンチTRを覆うようにゲート酸化膜16が形成されていてもよい。このとき、該ゲート酸化膜16上にはゲート電極17が形成されている。これにより、側壁SWにおいて表出しているボディ領域13内に、伝導チャネルが形成される。さらに、トレンチTRの側壁SWが、面方位{0−33−8}を有する第1の面を微視的に含む場合には、側壁SWに表出しているボディ領域13に形成される伝導チャネルの移動度を高めることができる。また、側壁SW上に形成されるゲート酸化膜16とボディ領域13との界面における界面準位密度を低減することができる。ここで、「微視的」とは、原子間隔の2倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばTEM(Transmission Electron Microscope)を用いることができる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 エピタキシャル基板
11 基板
11a 第1の主面
11b 第2の主面
12 炭化珪素半導体層
12a,12b 第3の主面
13 ボディ領域
14 ソース領域
14A n型領域
15 p+コンタクト領域
16 ゲート酸化膜
17 ゲート電極
18 層間絶縁膜
19 ソース電極
20 ドレイン電極
80,83 マスク層
80A 保護マスク部
80B 他のマスク部
81 第1マスク層
82 第2マスク層
81A 保護マスク部(第1マスク層)
82A 保護マスク部(第2マスク層)
81B 他のマスク部(第1マスク層)
82B 他のマスク部(第2マスク層)
91,92 マスクパターン
100 炭化珪素半導体装置
TR トレンチ
SW 側壁。

Claims (10)

  1. 主面を含む炭化珪素半導体層と、
    前記主面上に形成されている電極とを備え、
    前記炭化珪素半導体層は、
    第1の導電型を有する第1の不純物領域と、
    前記主面を含み、前記第1の不純物領域内に設けられている、前記第1の導電型と異なる第2の導電型を有する第2の不純物領域と、
    前記主面を含み、前記第1の不純物領域内に設けられ、かつ前記第2の不純物領域に隣接して形成されている、前記第1の導電型を有する第3の不純物領域とを含み、
    前記第3の不純物領域における前記主面に対し垂直な方向での前記第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、
    前記第2の不純物領域における前記主面に対し垂直な方向での前記第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、前記主面から前記第1の位置までの第1の深さは、前記主面から前記第2の位置までの第2の深さより浅く、
    前記電極は、前記第2の不純物領域および前記第3の不純物領域に電気的に接続されている、炭化珪素半導体装置。
  2. 前記第3の不純物領域において前記最大不純物濃度を示す位置は、前記主面からの深さが0.1μm以下である、請求項1に記載の炭化珪素半導体装置。
  3. 前記第1の深さは0.2μm以下である、請求項1または請求項2に記載の炭化珪素半導体装置。
  4. 前記炭化珪素半導体層には、前記第1の不純物領域および前記第2の不純物領域が側壁に表出しているトレンチが設けられており、
    前記トレンチの前記側壁上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲート電極とをさらに備える、請求項1〜請求項3のいずれか1項に記載の炭化珪素半導体装置。
  5. 前記側壁は、面方位{0−33−8}を有する第1の面を含む、請求項4に記載の炭化珪素半導体装置。
  6. 前記第1の不純物領域は、前記主面を含み、
    さらに、前記第1の不純物領域に含まれる前記主面上に形成されたゲート酸化膜と、
    前記ゲート酸化膜上に形成されたゲート電極とを備える、請求項1〜請求項3のいずれか1項に記載の炭化珪素半導体装置。
  7. 第1の導電型を有する第1の不純物領域を含む炭化珪素半導体層を準備する工程と、
    前記炭化珪素半導体層の主面上にマスク層を形成する工程とを備え、
    前記マスク層には、前記第1の不純物領域上に開口部が形成され、かつ前記マスク層は前記開口部内において前記開口部の内周壁面から間隔を隔てて配置された保護マスク部を含み、
    さらに、前記マスク層をマスクとして用いて、前記開口部内において、少なくとも前記保護マスク部下の領域以外の前記第1の不純物領域にイオン注入することにより、前記第1の導電型と異なる第2の導電型を有する第2の不純物領域を形成する工程と、
    前記マスク層を除去する工程と、
    前記炭化珪素半導体層にイオン注入することにより、前記保護マスク部下に位置していた前記第1の不純物領域内の領域に前記第1の導電型を有する第3の不純物領域を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  8. 前記マスク層を形成する工程において、前記保護マスク部は、前記マスク層における前記保護マスク部以外の部分よりも薄く形成されており、
    前記第2の不純物領域を形成する工程では、前記保護マスク部を介して前記炭化珪素半導体層にイオン注入することにより、前記第2の導電型を有する第4の不純物領域を形成する、請求項7に記載の炭化珪素半導体装置の製造方法。
  9. 前記第3の不純物領域を形成する工程では、
    前記第3の不純物領域における前記主面に対し垂直な方向での前記第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、
    前記第2の不純物領域を形成する工程において形成されている、前記第2の不純物領域における前記主面に対し垂直な方向での前記第2導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、
    前記主面から第1の位置までの第1の深さは、前記主面から前記第2の位置までの第2の深さより浅くなるように、前記第3の不純物領域が形成される、請求項7または請求項8に記載の炭化珪素半導体装置の製造方法。
  10. 前記マスク層を形成する工程では、前記保護マスク部が1層からなり、前記保護マスク部以外の部分が2層からなる前記マスク層を形成する、請求項7〜請求項9のいずれか1項に記載の炭化珪素半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168686A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置の製造方法
CN107452605A (zh) * 2016-04-22 2017-12-08 英飞凌科技股份有限公司 用于碳化硅器件的碳基接触结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2019143733A1 (en) * 2018-01-16 2019-07-25 Ipower Semiconductor Self-aligned and robust igbt devices
CN111554746B (zh) * 2020-04-23 2022-09-16 杭州芯迈半导体技术有限公司 碳化硅mosfet器件及其制造方法
WO2024067997A1 (en) * 2022-09-30 2024-04-04 Hitachi Energy Ltd Semiconductor device and manufacturing method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004522305A (ja) * 2001-04-28 2004-07-22 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トレンチゲート半導体デバイスおよびそれらの製造方法
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2008078174A (ja) * 2006-09-19 2008-04-03 Fuji Electric Holdings Co Ltd トレンチゲート型炭化珪素半導体装置
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009004573A (ja) * 2007-06-21 2009-01-08 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009231545A (ja) * 2008-03-24 2009-10-08 Fuji Electric Device Technology Co Ltd 炭化珪素mos型半導体装置
WO2011089861A1 (ja) * 2010-01-19 2011-07-28 パナソニック株式会社 半導体装置およびその製造方法
JP2012129492A (ja) * 2010-11-26 2012-07-05 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2013165198A (ja) * 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4475865B2 (ja) * 2002-10-10 2010-06-09 新電元工業株式会社 半導体装置およびその製造方法
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
CN101258608B (zh) * 2005-09-08 2010-05-19 三菱电机株式会社 半导体装置以及半导体装置的制造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
JP5098489B2 (ja) * 2007-07-27 2012-12-12 住友電気工業株式会社 酸化膜電界効果トランジスタの製造方法
JP5177151B2 (ja) * 2008-02-12 2013-04-03 三菱電機株式会社 炭化珪素半導体装置
WO2009139140A1 (ja) 2008-05-13 2009-11-19 パナソニック株式会社 半導体素子
US20110204374A1 (en) * 2009-01-20 2011-08-25 Sharp Kabushiki Kaisha Thin film diode and method for fabricating the same
US7829402B2 (en) * 2009-02-10 2010-11-09 General Electric Company MOSFET devices and methods of making
US8742427B2 (en) * 2010-10-29 2014-06-03 Panasonic Corporation Semiconductor element
JP2012104746A (ja) * 2010-11-12 2012-05-31 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
EP2711986B1 (en) * 2011-05-18 2020-08-19 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN103890953B (zh) * 2012-03-23 2016-10-19 松下知识产权经营株式会社 半导体元件
US9134383B2 (en) * 2012-12-28 2015-09-15 Asahi Kasei Microdevices Corporation Hall device, magnetic sensor having same, and signal correcting method thereof
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5941447B2 (ja) * 2013-09-06 2016-06-29 株式会社東芝 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004522305A (ja) * 2001-04-28 2004-07-22 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ トレンチゲート半導体デバイスおよびそれらの製造方法
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2008078174A (ja) * 2006-09-19 2008-04-03 Fuji Electric Holdings Co Ltd トレンチゲート型炭化珪素半導体装置
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009004573A (ja) * 2007-06-21 2009-01-08 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009231545A (ja) * 2008-03-24 2009-10-08 Fuji Electric Device Technology Co Ltd 炭化珪素mos型半導体装置
WO2011089861A1 (ja) * 2010-01-19 2011-07-28 パナソニック株式会社 半導体装置およびその製造方法
JP2012129492A (ja) * 2010-11-26 2012-07-05 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2013165198A (ja) * 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168686A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 炭化珪素半導体装置の製造方法
CN107452605A (zh) * 2016-04-22 2017-12-08 英飞凌科技股份有限公司 用于碳化硅器件的碳基接触结构

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