JP5177151B2 - 炭化珪素半導体装置 - Google Patents

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Description

この発明は、炭化珪素半導体装置に関し、特に電界緩和のための終端構造を有する炭化珪素半導体装置に関するものである。
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比して高い絶縁破壊電界、広いバンドギャップを有する。このため炭化珪素を用いた半導体装置（以下、炭化珪素半導体装置）は、珪素を用いた半導体装置に比して、低抵抗で、かつ高温動作が可能であるという特徴を有しており、次世代の電力用半導体装置として期待されている。
このような炭化珪素半導体装置としては、例えば、ＭＯＳＦＥＴやショットキーダイオードなどがあり、その素子の周囲にある終端部には電界が集中する。このように終端部に電界が集中すると、炭化珪素半導体装置の耐電圧特性が低下する。そのため終端部の電界集中を緩和して、十分な炭化珪素半導体装置の性能を得るために、ＪＴＥ（Junction Termination Extension）やＭＦＧＲ（Multiple Floating Guard Ring）などの電界緩和構造が、終端部に設けられている。
また、このようなＪＴＥやＭＦＧＲなどの電界緩和構造を有する終端部の表面には、炭化珪素半導体装置の特性を安定させて長期の信頼性を確保するために、保護膜が設けられている。
このような保護膜としては、例えば、特許文献１乃至３に示すように、酸化膜を用いるのが一般的である。
また非特許文献１には、ポリイミド膜を用いた保護膜が示されている。
特開２００３−２８２８８８号公報 特開２００７−１０３５２４号公報 特開２００４−３６３５１８号公報 2nd Generation SiC Schottky diodes : A new benchmark in SiC device ruggedness. , Proceedings of the 18th International Symposium on Power Semiconductor Device & IC's June 4-8, 2006 Naples, Italy
しかしながら、特許文献１乃至３に示すように、終端部の保護膜として酸化膜を用いた場合、酸化膜と炭化珪素の界面や酸化膜中の電荷が、炭化珪素半導体装置の耐電圧の安定性に影響を与える。例えば、酸化膜の形成方法により、酸化膜と炭化珪素の界面や酸化膜中の電荷は大きく変化し、その結果、炭化珪素半導体装置の耐電圧が変動する。
また、非特許文献１に示すように、終端部の保護膜としてポリイミド膜を用いた場合、酸化膜のように、酸化膜と炭化珪素の界面や酸化膜中の電荷の影響を受けない反面、熱に対する安定性の問題が生じる。例えば、サージ電流などに見られる大きな電流が炭化珪素半導体装置に流れた場合には、一時的に炭化珪素半導体装置が高温になるため、熱に弱いポリイミド膜は劣化する。このことは、炭化珪素半導体装置の信頼性に影響する。また、炭化珪素半導体装置に対しては、高温動作が期待されているのであるが、この温度がポリイミド膜によって制限される問題もある。
この発明は、上記のような課題を解決するためになされたものであり、終端部における耐電圧の安定性と高温動作時の信頼性を両立する炭化珪素半導体装置を得ることを目的とする。
この発明に係る炭化珪素半導体装置は、半導体素子として駆動するセル部の周囲に、電界緩和のための終端部を備えた炭化珪素半導体装置において、終端部が、セル部側から順に、第１導電型の炭化珪素層の表面内で炭化珪素層の表面側に露出して設けられた、第２導電型の第１の領域と、この第１の領域より不純物濃度が相対的に薄い第２導電型の電界緩和領域と、炭化珪素層とを備えており、露出した第１の領域の表面上には無機保護膜を設け、少なくとも露出した電界緩和領域と炭化珪素層の表面上には有機保護膜を設けたことを特徴とするものである。
この発明に係る炭化珪素半導体装置は、電界を緩和するために設けられた終端部において、露出した第１の領域の表面上には無機保護膜を設け、露出した電界緩和領域と炭化珪素層の表面上には有機保護膜を設けたので、終端部における耐電圧の安定性と高温動作時の信頼性が両立した炭化珪素半導体装置を得ることができる。
この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の構造を示す縦断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の構造を示す横断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の製造過程を示す説明図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す縦断面図である。 この発明の実施の形態１に係る実施例におけるフラットバンド電圧の測定に用いた試験サンプル（サンプルＡ）を示す縦断面図である。 この発明の実施の形態１に係る実施例におけるフラットバンド電圧の測定に用いた試験サンプル（サンプルＢ）を示す縦断面図である。 この発明の実施の形態１に係る実施例におけるフラットバンド電圧の測定に用いた試験サンプル（サンプルＣ）を示す縦断面図である。 この発明の実施の形態１に係る実施例におけるフラットバンド電圧の測定に用いた試験サンプル（サンプルＤ）を示す縦断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す縦断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す縦断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す縦断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す横断面図である。 この発明の実施の形態１に係る炭化珪素半導体装置（パワーＭＯＳＦＥＴ）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の構造を示す横断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の製造過程を示す説明図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態２に係る炭化珪素半導体装置（ショットキーダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態３に係る炭化珪素半導体装置（ｐｎダイオード）の構造を示す縦断面図である。 この発明の実施の形態３に係る炭化珪素半導体装置（ｐｎダイオード）の構造を示す横断面図である。 この発明の実施の形態３に係る炭化珪素半導体装置（ｐｎダイオード）の他の構造を示す縦断面図である。 この発明の実施の形態３に係る炭化珪素半導体装置（ｐｎダイオード）の他の構造を示す縦断面図である。
符号の説明
１ ｎ＋型（第１導電型）の半導体基板、２ ｎ−型（第１導電型）の炭化珪素層（ドリフト層）、３ ｐ型（第２導電型）のウェル領域（第１の領域）、４ ｐ−型（第２導電型）からなる電界緩和領域、５ ｎ型（第１導電型）のソース領域、６ ｐ＋型（第２導電型）のコンタクト領域、７ ｎ＋型（第１導電型）のチャネルストッパー領域（第２の領域）、８ 無機保護膜、８Ａ 熱酸化膜、８Ｂ 第１の絶縁膜、８Ｃ 第２の絶縁膜、９ ゲート酸化膜、１０ ゲート電極、１１ 層間絶縁膜、１２ ソース電極（第１の主電極）、１３ 有機保護膜、１４ ドレイン電極（第２の主電極）、１５ 酸化膜、１６ 絶縁膜、１７ 酸化膜、１８ 絶縁膜、２０ ｎ＋型（第１導電型）の炭化珪素基板、２１ ｎ−型（第１導電型）の炭化珪素層、２２ ｐ＋型（第２導電型）の炭化珪素基板、２３ ｐ−型（第２導電型）の炭化珪素層、２４ 酸化膜、２５ 熱酸化膜、２６ 電極パッド、２７ 電極パッド、３１ ｐ型（第２導電型）のガードリング領域（第１の領域）、３１Ａ ｐ＋型（第２導電型）のガードリング領域、３１Ｂ ｐ型（第２導電型）のガードリング領域、３１Ｃ ｐ＋型（第２導電型）のガードリング領域、３１Ｄ ｐ型（第２導電型）のガードリング領域、３１Ｅ ｐ−型（第２導電型）のガードリング領域、３１Ｆ ｐ型（第２導電型）のガードリング領域、３１Ｇ ｐ−型（第２導電型）のガードリング領域、３１Ｈ ｐ＋型（第２導電型）のガードリング領域、３１Ｊ ｐ型（第２導電型）のガードリング領域、３２ ショットキー電極（第１の主電極）、３３ カソード電極（第２の主電極）、４１ アノード電極（第１の主電極）、４２ ｐ型（第２導電型）のウェル領域（第１の領域）、Ｘ 終端部、Ｙ セル部
実施の形態１
この発明の実施の形態１に係る炭化珪素半導体装置の側面方向からみた断面構造を図１に示す。また上面方向から見た断面構造を図２に示す。ここでは炭化珪素半導体装置として、パワーＭＯＳＦＥＴ（Power Metal Oxide Semiconductor Field Effect Transistor）の断面構造を示す。なお、図１は図２におけるＩ−Ｉ断面を示し、図２は図１におけるＩＩ−ＩＩ断面を示す。また、図１及び図２に示すパワーＭＯＳＦＥＴの製造方法を図３乃至図１２に示す。
まず図１及び図２を参照して、パワーＭＯＳＦＥＴの構造について説明する。
１はｎ＋型（第１導電型）の半導体基板である。２はｎ−型（第１導電型）の炭化珪素層（ドリフト層）である。３は第１の領域としてのｐ型（第２導電型）のウェル領域である。４はｐ−型（第２導電型）からなる電界緩和領域である。この電界緩和領域は、ＪＴＥやＭＦＧＲなどの電界緩和構造からなる。５はｎ＋型（第１導電型）のソース領域である。６はｐ＋型（第２導電型）のコンタクト領域である。７は第２の領域としてのｎ＋型（第１導電型）のチャネルストッパー領域である。８は無機保護膜である。この無機保護膜８は多層であり、炭化珪素層２側から順に熱酸化膜８Ａ、第１の絶縁膜８Ｂ及び第２の絶縁膜８Ｃからなる。９はゲート酸化膜である。１０はゲート電極である。１１は層間絶縁膜である。１２は第１の主電極としてのソース電極である。１３は有機保護膜である。１４は第２の主電極としてのドレイン電極である。
また図１及び図２において、電界緩和のための終端部は、図中Ｘで示した範囲である。この終端部Ｘの範囲は、ソース電極１２の外側端部からチャネルストッパー領域７の内側端部までの範囲である。なお終端部Ｘの間の範囲Ｙは、半導体素子（ＭＯＳＦＥＴ）として駆動するセル部である。
次に図１及び図２に示すパワーＭＯＳＦＥＴの製造方法について、図３乃至図１２を参照して説明する。
まずエピタキシャル結晶成長法により、ｎ＋型の半導体基板１の表面上に炭化珪素からなるｎ−型の炭化珪素層２を形成する。半導体基板１としては、例えば、ｎ＋型の炭化珪素基板が好適である。この半導体基板１と炭化珪素層２でもって炭化珪素ウエハを構成する。（図３参照）
次に炭化珪素層２の表面内の所定の間隔を有して離間した領域に、レジストをマスクとして不純物をイオン注入して、選択的に第１の領域としてのｐ型のウェル領域３を形成する。なお図２に示すように、終端部Ｘにおいて、ウェル領域３はセル部Ｙの周囲に形成される。（図４，図２参照）
次にレジストをマスクとして不純物をイオン注入して、ウェル領域３の周囲に電界緩和領域４を形成する。（図４，図２参照）
この電界緩和領域４としては、例えば、ＪＴＥやＭＦＧＲなどの電界緩和構造がある。ここでＪＴＥは、ウェル領域３の不純物濃度より相対的に薄い不純物濃度を有するｐ−型の領域で形成されるものである。またＭＦＧＲは、ウェル領域３の外側に、炭化珪素層２の領域とｐ型の領域を順次複数配置して、平均的にウェル領域３の不純物濃度より相対的に薄い不純物濃度のｐ−型の領域として形成されるものである。なおＪＴＥやＭＦＧＲの他に、例えば、ＦＬＲ（Field Limiting Ring）と呼ばれるものもあるが、その構造はＭＦＧＲと同等のものである。ここでは、このような電界緩和構造が形成された領域を電界緩和領域４と呼ぶ。
次にウェル領域３の表面内に、レジストをマスクとして不純物をイオン注入して、選択的にｎ＋型のソース領域５を形成する。（図４参照）
次に炭化珪素層２の表面内で、電界緩和領域４の周囲で、電界緩和領域４から炭化珪素層２が露出した領域を隔てて離間した領域に、レジストをマスクとして不純物をイオン注入して、第２の領域としてのｎ＋型のチャネルストッパー領域７を形成する。なおチャネルストッパー領域７が形成されず第２の領域としてのダイシング領域となる場合もある。（図４参照）
次にウェル領域３の表面内に、レジストをマスクとして不純物をイオン注入して、ソース領域５の外側面に接して選択的にｐ＋型（第２導電型）のコンタクト領域６を形成する。（図４参照）
なおイオン注入される不純物として、ｎ型となる不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。またｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。
次に炭化珪素ウエハに対し高温で熱処理（例えば、アルゴン（Ａｒ）雰囲気で１５００℃，３０分）を行う。これにより注入イオンが電気的に活性化され、かつイオン注入より形成された結晶欠陥が回復する。
次に熱酸化法によって炭化珪素ウエハの表面上に、二酸化珪素（ＳｉＯ２）からなる酸化膜１５を形成する。ここで形成される酸化膜は熱酸化膜である。（図５参照）
次にＴＥＯＳガスを用いたＣＶＤなどの化学気相成長法によって熱酸化膜１５の表面上に、二酸化珪素（ＳｉＯ２）からなる絶縁膜１６を形成する。ここで形成される絶縁膜１６はＴＥＯＳ酸化膜である。なお絶縁膜１６としては、ＴＥＯＳ酸化膜の他、ＢＰＳＧ（Boro-Phospho Silicated Glass）膜など、熱酸化以外の方法で形成した酸化膜が使用可能である。（図５参照）
次にレジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法によって、終端部Ｘ及びチャネルストッパー領域７を除いた範囲の酸化膜１５及び絶縁膜１６を除去する。これにより、セル部Ｙのコンタクト領域６、ソース領域５、ソース領域５の間にあるウェル領域３及び炭化珪素層２が露出する。（図６参照）
次に露出したコンタクト領域６、ソース領域５、ソース領域５の間にあるウェル領域３及び炭化珪素層２の表面上に、熱酸化法によって二酸化珪素（ＳｉＯ２）からなる酸化膜１７を形成する。ここで形成される酸化膜１７は熱酸化膜である。（図７参照）
次に化学気相成長法によって、酸化膜１７の表面上にポリシリコン膜を形成する。その後、ポリシリコン膜の不要部分を、レジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法により除去してゲート電極１０を形成する。このゲート電極１０は、ソース領域５の間のＭＯＳチャネル領域を覆うように形成される。（図７参照）
次にＴＥＯＳガスを用いた化学気相成長法によって炭化珪素ウエハの表面上に、二酸化珪素（ＳｉＯ２）からなる絶縁膜１８を形成する。ここで形成される絶縁膜１８はＴＥＯＳ酸化膜である。なお絶縁膜１８として、ＴＥＯＳ酸化膜の代わりにＢＰＳＧ膜などの熱酸化膜以外の酸化膜を形成してもよい。（図８参照）
次にレジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法によって、セル部Ｙの範囲で、ゲート電極１０を覆う範囲の絶縁膜１８を残し、かつコンタクト領域６及び一部のソース領域５が露出するように、絶縁膜１８及び酸化膜１７を除去する。これによりゲート酸化膜９及び層間絶縁膜１１が形成される。（図９参照）
次に露出したコンタクト領域６、ソース領域５及び層間絶縁膜１１の表面上に、レジストをマスクとして、スパッタリングなどの物理気相成長法によって、ソース電極１２を形成する。ソース電極１２となる材料としてはアルミニウム（Ａｌ）又はニッケル（Ｎｉ）が挙げられる。（図１０参照）
次にレジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法によって、終端部Ｘのウェル領域３を除いた部分及びチャネルストッパー領域７の表面上の酸化膜１５、絶縁膜１６及び絶縁膜１８を除去する。これにより、終端部Ｘの範囲で、電界緩和領域４及び炭化珪素層２が露出する。また同時にチャネルストッパー領域７も露出する。また、これにより図１に示す熱酸化膜８Ａ、第１の絶縁膜８Ｂ及び第２の絶縁膜８Ｃからなる無機保護膜８が形成される。（図１１参照）
次に塗布などの方法によって、終端部Ｘを覆うように有機保護膜１３を形成する。具体的には、終端部Ｘにおいて、露出した電界緩和領域４及び炭化珪素層２の表面上、並びに無機保護膜８の表面上に有機保護膜１３を形成する。有機保護膜１３は、絶縁性が高く電荷の影響を受けにくい膜であればよい。例えばポリイミド膜やシリコン膜が好適である。（図１２参照）
最後にスパッタリングなどの物理気相成長法によって、半導体基板１の裏面上にドレイン電極１４を形成する。ドレイン電極１４となる材料としてはアルミニウム（Ａｌ）またはニッケル（Ｎｉ）が挙げられる。
以上により図１及び図２に示す炭化珪素半導体装置であるパワーＭＯＳＦＥＴの主要部が完成する。
なお図１では、熱酸化膜８Ａ、第１の絶縁膜８Ｂ及び第２の絶縁膜８Ｃを積層させて無機保護膜８としたものを示したが、図１３に示すように、熱酸化膜８Ａ及び第２の絶縁膜８Ｃで無機保護膜８を構成してもよい。この場合、第１の絶縁膜８Ｂは除去されるか、当初より該当部に成膜しないようにする。
次に、この発明の実施の形態１に係る炭化珪素半導体装置の終端部Ｘにおいて、ウェル領域３の表面上に無機保護膜８を形成し、電界緩和領域４及び炭化珪素層２の表面上に有機保護膜１３を形成することで、耐電圧の安定性と高温動作時の信頼性が確保できることを、実験による実施例に基づいて説明する。
実施例
この実施例では、ます図１４乃至図１７に示すような４種類のＭＯＳキャパシタを有する試験サンプル（試験サンプルＡ乃至試験サンプルＤ）を製作し、それぞれの試験サンプルに対してフラットバンド電圧を測定した。そしてフラットバンド電圧のシフト量から、それぞれの試験サンプルの実効的な固定電荷密度を評価した。
試験サンプルＡ，Ｂは、ｎ＋型（第１導電型）の炭化珪素基板２０上にエピタキシャル結晶成長させたｎ−型（第１導電型）の炭化珪素層２１からなるｎ型（第１導電型）の炭化珪素ウエハを用いている。試験サンプルＣ，Ｄは、ｐ＋型（第２導電型）の炭化珪素基板２２上にエピタキシャル結晶成長させたｐ−型（第２導電型）の炭化珪素層２３からなるｐ型（第２導電型）の炭化珪素ウエハを用いている。
試験サンプルＡは、ｎ型の炭化珪素ウエハの表面上に、ＴＥＯＳガスを用いた化学気相成長法によって、無機保護膜としての酸化膜２４を形成した。試験サンプルＢは、試験サインプルＡにおいて、炭化珪素ウエハと酸化膜２４の間に、熱酸化法により無機保護膜としての熱酸化膜２５を形成した。
試験サンプルＣは、ｐ型の炭化珪素ウエハの表面上に、ＴＥＯＳガスを用いた化学気相成長法によって、無機保護膜としての酸化膜２４を形成した。試験サンプルＤは、試験サインプルＣにおいて、炭化珪素ウエハと酸化膜２４の間に、熱酸化法により無機保護膜としての熱酸化膜２５を形成した。
また試験サンプルＡ乃至Ｄは、フラットバンド電圧測定のため、酸化膜の表面上及び炭化珪素ウエハの裏面上に、それぞれ電極パッド２６及び２７を形成している。なお図１４乃至図１７において、同一の符号を付しているものは、同一又は相当するものを示す。
試験サンプルＡ乃至Ｄに対して行ったフラットバンド電圧のシフト量から評価した実効的な固定電荷密度は、試験サンプルＡが２．７〜４．６×１０１２ｃｍ−２であり、試験サンプルＢが２．８〜８．８×１０１１ｃｍ−２であり、試験サンプルＣが６．２〜６．６×１０１２ｃｍ−２であり、試験サンプルＤが３．２〜４．１×１０１２ｃｍ−２であった。
無機保護膜の実効的な固定電荷密度は、耐電圧の観点から見て小さい方がよい。このことから、無機保護膜は熱酸化膜と化学気相成長法によって形成した酸化膜の積層構造のものがよい。そして、このような積層構造の無機保護膜を用いた場合は、ｎ型の炭化珪素ウエハの表面上に形成した無機保護膜において、多く見積もっても１．０×１０１２ｃｍ−２の実効的な固定電荷密度、ｐ型の炭化珪素ウエハの表面上に形成した無機保護膜において、多く見積もっても５．０×１０１２ｃｍ−２の実効的な固定電荷密度となる。
このような炭化珪素ウエハの表面上に形成された無機保護膜中の実効的な固定電荷密度と同程度の不純物密度を有する炭化珪素ウエハの炭化珪素層は、無機保護膜中の実効的な固定電荷密度の影響を受けて、空乏層の形成状態が変化する。そのため、炭化珪素半導体装置の耐電圧に影響を与える。
炭化珪素ウエハの炭化珪素層の不純物密度は、少なくとも無機保護膜中の実効的な固定電荷密度の５倍程度、好ましくは１０倍程度、より好ましくは２０倍程度あれば、無機保護膜中の実効的な固定電荷密度の影響を無視できる。これは空乏層の形成状態の変化が無視できるようになるので、炭化珪素半導体装置の耐電圧に与える影響を無視できる。
より具体的に言えば、ｎ型の炭化珪素ウエハの場合では、炭化珪素層２１のドナー面密度が、前述した無機保護膜中の固定電荷密度１．０×１０１２ｃｍ−２の５倍である５．０×１０１２ｃｍ−２以下か同程度である場合に、無機保護膜中の実効的な固定電荷密度の影響が無視できなくなる。
言い換えれば、炭化珪素層２１のドナー面密度が５．０×１０１２ｃｍ−２以下か同程度、好ましくは無機保護膜中の固定電荷密度１．０×１０１２ｃｍ−２の１０倍である１．０×１０１３ｃｍ−２以下か同程度、より好ましくは無機保護膜中の固定電荷密度１．０×１０１２ｃｍ−２の２０倍である２．０×１０１３ｃｍ−２以下か同程度の領域における炭化珪素層２１の表面上の無機保護膜を除去すれば、空乏層の形成状態に影響を与えることが無くなる。このため耐電圧が安定する。
なおドナー面密度とは、炭化珪素層２１内の不純物密度に炭化珪素層２１の厚さを積算したものである。
またｐ型の炭化珪素ウエハの場合では、炭化珪素層２３のアクセプタ面密度が、前述した無機保護膜中の固定電荷密度５．０×１０１２ｃｍ−２の５倍である２．５×１０１３ｃｍ−２以下か同程度である場合に、無機保護膜中の実効的な固定電荷密度の影響が無視できなくなる。
言い換えれば、炭化珪素層２３のアクセプタ面密度が２．５×１０１３ｃｍ−２以下か同程度、好ましくは無機保護膜中の固定電荷密度５．０×１０１２ｃｍ−２の１０倍である５．０×１０１３ｃｍ−２以下か同程度、より好ましくは無機保護膜中の固定電荷密度５．０×１０１２ｃｍ−２の２０倍である１．０×１０１４ｃｍ−２以下か同程度の領域における炭化珪素層２３の表面上の無機保護膜を除去すれば、空乏層の形成状態に影響を与えることが無くなる。このため耐電圧が安定する。
なおアクセプタ面密度とは、炭化珪素層２３内の不純物密度に炭化珪素層２３の厚さを積算したものである。
炭化珪素半導体装置の設計上の耐電圧は、通常１．２ｋＶ以上が要求される。この要求を満たすためには、ウェル領域３のアクセプタ面密度が約２．０×１０１４ｃｍ−２、電界緩和領域４のアクセプタ面密度が約２．０×１０１３ｃｍ−２、ドリフト層となる炭化珪素層２のドナー面密度が約１．０×１０１３ｃｍ−２となる。
ここで耐電圧設計上要求されるウェル領域３及び電界緩和領域４のアクセプタ面密度並びに炭化珪素層２のドナー面密度と、試験サンプルＡ乃至Ｄの評価から得られた、耐電圧に影響を与えると思われるｐ型の炭化珪素層２３に要求されるアクセプタ面密度並びにｎ型の炭化珪素層２１に要求されるドナー面密度とを比較する。
まずウェル領域３について見ると、設計上要求されるアクセプタ面密度は約２．０×１０１４ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるアクセプタ面密度は２．５×１０１３ｃｍ−２以下である。設計上要求されるアクセプタ面密度である約２．０×１０１４ｃｍ−２は、耐電圧に影響を与えるアクセプタ面密度である２．５×１０１３ｃｍ−２より大きい。よって無機保護膜８の影響は無視できると言える。従って、無機保護膜８を除去する必要は無い。
次に電界緩和領域４について見ると、設計上要求されるアクセプタ面密度は約２．０×１０１３ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるアクセプタ面密度は２．５×１０１３ｃｍ−２以下である。設計上要求されるアクセプタ面密度である約２．０×１０１３ｃｍ−２は、耐電圧に影響を与えるアクセプタ面密度である２．５×１０１３ｃｍ−２以下かほぼ等しい程度である。よって無機保護膜８の影響は無視できないと言える。従って、無機保護膜８を除去する必要が有る。
最後に炭化珪素層２について見ると、設計上要求されるドナー面密度は約１．０×１０１３ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるドナー面密度は５．０×１０１２ｃｍ−２以下である。この場合、設計上要求されるドナー面密度である約１．０×１０１３ｃｍ−２は、耐電圧に影響を与えるドナー面密度である５．０×１０１２ｃｍ−２より大きいので、無機保護膜８の影響は無視でき、無機保護膜８を除去する必要はないと言える。しかしながら炭化珪素層２のようなｎ型の場合は、炭化珪素層２の不純物密度が電界緩和領域４の不純物密度より小さく、空乏層が主にｎ型の炭化珪素層２側に伸展しやすいために、耐電圧に与える影響が大きいと考えられる。そのため耐電圧に影響を与えるドナー面密度として、さらに２倍程度（無機保護膜中の固定電荷密度１．０×１０１２ｃｍ−２の１０倍程度）、即ち１．０×１０１３ｃｍ−２程度を裕度として見込んでおいたほうがよい。このように見れば、設計上要求されるドナー面密度である約１．０×１０１３ｃｍ−２は、耐電圧に影響を与えるドナー面密度である５．０×１０１２ｃｍ−２に裕度を含めた値１．０×１０１３ｃｍ−２と同程度となる。よって無機保護膜８は除去しておいた方が好ましい。
以上のことより、終端部Ｘにおいて、ウェル領域３の表面上の無機保護膜８は残し、電界緩和領域４及び炭化珪素層２の表面上の無機保護膜８は除去することが好ましい。なお無機保護膜８が除去され露出した電界緩和領域４及び炭化珪素層２は、異物や湿気からの影響から保護するために、絶縁性が高く電荷の影響を受けにくいポリイミド膜やシリコン膜等の有機保護膜で保護する。
これにより、炭化珪素半導体装置であるパワーＭＯＳＦＥＴの耐電圧が安定する。また終端部Ｘのセル部Ｙ側に耐熱性の高い無機保護膜８を設け、セル部Ｙから離れて有機保護膜１３を設けているので、通電時やサージ電流が流れた際の発熱により有機保護膜１３が劣化することを防止できる。そのため、高温動作時の信頼性も確保することができる。
この発明の実施の形態１に係る炭化珪素半導体装置おいては、電界緩和のための終端部Ｘにおいて、露出したウェル領域３の表面上には無機保護膜８を設け、露出した電界緩和領域４と炭化珪素層２の表面上には有機保護膜１３を設けたので、終端部Ｘにおける耐電圧の安定性と高温動作時の信頼性が両立した炭化珪素半導体装置を得ることができる。
なお、図１，図２及び図１３では、有機保護膜１３が、ソース電極１２に接しているが、図１８及び図１９に示すように、有機保護膜１３がソース電極１２に接しないようにしてもよい。この場合、通電時やサージ電流が流れた際の発熱により、ソース電極１２を介して有機保護膜１３に熱が伝わるのを防止することができる。そのため、有機保護膜１３の熱劣化を一層防止することが可能となる。なお図１８及び図１９では、有機保護膜１３が無機保護膜８の一部を覆っているが、少なくとも終端部Ｘの露出部である電界緩和領域４及び炭化珪素層２の表面上を覆うように設けていればよい。また図１８では、無機保護膜８を熱酸化膜８Ａ、第１の絶縁膜８Ｂ及び第２の絶縁膜８Ｃで構成したものを示しており、図１９では、無機保護膜８を熱酸化膜８Ａ及び第２の絶縁膜８Ｃで構成したものを示している。また図１８及び図１９において、図１及び図２に付した符号と同一のものは、同一又は相当するものを示す。
また図１及び図２では、半導体素子として駆動するセル部Ｙに、一つのセルがある構造のものを示したが、図２０の縦断面図及び図２１の横断面図に示すように、セル部Ｙに複数のセルがある構造でもよい。なお図２０及び図２１では、セル部Ｙに複数のセルを有する一例として、二つのセルを有する炭化珪素半導体装置を示している。また図２０は図２１におけるＩ−Ｉ断面を示し、図２１は図２０におけるＩＩ−ＩＩ断面を示す。なお図２０及び図２１において、図１及び図２に付した符号と同一のものは、同一又は相当するものを示す。
また図１では、有機保護膜１３を電界緩和領域４及び炭化珪素層２の表面上に設けたものを示したが、図２２に示すように、有機保護膜１３をウェル領域３の外縁部の表面上に延出させて設けてもよい。
同様に、無機保護膜８を、図２２に示すように、コンタクト領域６の外縁部の表面上に延出させて設けてもよい。これはコンタクト領域６の不純物濃度がウェル領域３の不純物濃度より相対的に濃いために、当然の事として、耐電圧に影響を与えるアクセプタ面密度より大きくなるためである。逆に、無機保護膜８を電界緩和領域４の表面上に設けることは避けなければならない。これは、電界緩和領域４のアクセプタ面密度が、耐電圧に影響を与えるアクセプタ面密度となるからである。
このように、有機保護膜１３をウェル領域３の外縁部の表面上に設けてもよいこと、並びに無機保護膜８をコンタクト領域６の外縁部の表面上に設けてもよいことは、無機保護膜８及び有機保護膜１３の設計上の裕度を確保する上で重要である。
実施の形態１では、炭化珪素半導体装置としてパワーＭＯＳＦＥＴを例にして説明したが、図１及び図２に示したような終端部Ｘを有する炭化珪素半導体装置であれば、実施の形態１と同等の効果を奏することができる。以下では、このような終端部Ｘを有する炭化珪素半導体装置の他の例について説明する。
実施の形態２
この発明の実施の形態２に係る炭化珪素半導体装置の側面方向から見た断面構造を図２３に示す。また上面方向から見た断面構造を図２４に示す。ここでは、炭化珪素半導体装置として、ショットキーダイオードの断面構造を示す。なお図２３は図２４におけるＩ−Ｉ断面を示し、図２４は図２３におけるＩＩ−ＩＩ断面を示す。また図２３及び図２４に示すショットキーダイオードの製造方法を図２５乃至図３１に示す。なお図２３乃至図３１において、実施の形態１のパワーＭＯＳＦＥＴの断面構造及び製造過程を示した図１乃至図１２と同一又は相当するものについては同一の符号を付してある。
まず図２３及び図２４を参照して、ショットキーダイオードの構造について説明する。
１はｎ＋型（第１導電型）の半導体基板である。２はｎ−型（第１導電型）の炭化珪素層（ドリフト層）である。４はｐ−型（第２導電型）の電界緩和領域である。この電界緩和領域は、ＪＴＥやＭＦＧＲなどの電界緩和構造からなる。７は第２の領域としてのｎ＋型（第１導電型）のチャネルストッパー領域である。８は無機保護膜である。この無機保護膜８は多層であり、炭化珪素層２側から順に熱酸化膜８Ａ及び第１の絶縁膜８Ｂからなる。１３は有機保護膜である。３１は第１の領域としてのｐ型（第２導電型）のガードリング領域である。３２は第１の主電極としてのショットキー電極である。３３は第２の主電極としてのカソード電極である。
また図２３及び図２４において、電界緩和のための終端部は、図中Ｘで示した範囲である。この終端部Ｘの範囲は、ショットキー電極３２の外側端部（無機保護膜８の内側端部）からチャネルストッパー領域７の内側端部までの範囲である。なお終端部Ｘの間の範囲Ｙは、半導体素子（ショットキーダイオード）として駆動するセル部である。
次に図２３及び図２４に示すショットキーダイオードの製造方法について、図２５乃至図３１を参照して説明する。
まずエピタキシャル結晶成長法により、ｎ＋型の半導体基板１の表面上に炭化珪素からなるｎ−型の炭化珪素層２を形成する。半導体基板１としては、例えば、ｎ＋型の炭化珪素基板が好適である。この半導体基板１と炭化珪素層２でもって炭化珪素ウエハを構成する。（図２５参照）
次に炭化珪素層２の表面内の所定の領域に、レジストをマスクとして不純物をイオン注入して、選択的に第１の領域としての環状のｐ型のガードリング領域３１を形成する。（図２６参照）
次にレジストをマスクとして不純物をイオン注入して、ガードリング領域３１の周囲に電界緩和領域４を形成する。（図２６参照）
この電界緩和領域４としては、例えば、ＪＴＥやＭＦＧＲなどの電界緩和構造がある。ここでＪＴＥは、ガードリング領域３１の不純物濃度より相対的に薄い不純物濃度を有するｐ−型の領域で形成されるものである。またＭＦＧＲは、ガードリング領域３１の外側に、炭化珪素層２の領域とｐ型の領域を順次複数配置して、平均的にガードリング領域３１の不純物濃度より相対的に薄い不純物濃度のｐ−型の領域として形成されるものである。なおＪＴＥやＭＦＧＲの他にＦＬＲ（Field Limiting Ring）と呼ばれるものもあるが、その構造はＭＦＧＲと同等のものである。ここでは、このような電界緩和構造が形成された領域を電界緩和領域４と呼ぶ。
次に炭化珪素層２の表面内で、電界緩和領域４の周囲で、電界緩和領域４から炭化珪素層２が露出した領域を隔てて離間した領域に、レジストをマスクとして不純物をイオン注入して、第２の領域としてのｎ＋型のチャネルストッパー領域７を形成する。なおチャネルストッパー領域７が形成されず第２の領域としてのダイシング領域となる場合もある。（図２６参照）
なおイオン注入される不純物として、ｎ型となる不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。またｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。
次に炭化珪素ウエハに対し高温で熱処理（例えば、アルゴン（Ａｒ）雰囲気で１５００℃，３０分）を行う。これにより注入イオンが電気的に活性化され、かつイオン注入より形成された結晶欠陥が回復する。
次に熱酸化法によって炭化珪素ウエハの表面上に、二酸化珪素（ＳｉＯ２）からなる酸化膜１５を形成する。ここで形成される酸化膜は熱酸化膜である。（図２７参照）
次にＴＥＯＳガスを用いたＣＶＤなどの化学気相成長法によって熱酸化膜１５の表面上に、二酸化珪素（ＳｉＯ２）からなる絶縁膜１６を形成する。ここで形成される絶縁膜１６はＴＥＯＳ酸化膜である。なお絶縁膜１６として、ＴＥＯＳ酸化膜の他、ＢＰＳＧ膜など、熱酸化以外の方法で形成した酸化膜が使用可能である。（図２７参照）
次にレジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法によって、終端部Ｘ及びチャネルストッパー領域７を除いた範囲の酸化膜１５及び絶縁膜１６を除去する。これにより、セル部Ｙにおけるガードリング領域３１及び炭化珪素層２が露出する。（図２８参照）
次に露出したガードリング領域３１及び炭化珪素層２の表面上に、レジストをマスクとして、スパッタリングなどの物理気相成長法によって、ショットキー電極３２を形成する。ここでは、ショットキー電極３２は、絶縁膜１６の一部を覆うように形成している。（図２９参照）
次にレジストをマスクとして、ウェットあるいはプラズマを用いたエッチング法によって、終端部Ｘのガードリング領域３１を除いた部分及びチャネルストッパー領域７の表面上の酸化膜１５及び絶縁膜１６を除去する。これにより、終端部Ｘの範囲で、電界緩和領域４及び炭化珪素層２が露出する。また同時にチャネルストッパー領域７も露出する。また、これにより図２３に示す熱酸化膜８Ａ及び第１の絶縁膜８Ｂからなる無機保護膜８が形成される。（図３０参照）
次に塗布などの方法によって、終端部Ｘを覆うように有機保護膜１３を形成する。具体的には、終端部Ｘにおいて、露出した電界緩和領域４及び炭化珪素層２の表面上、並びに無機保護膜８及び一部のショットキー電極３２の表面上に有機保護膜１３を形成する。有機保護膜１３は、絶縁性が高く電荷の影響を受けにくい膜であればよい。例えばポリイミド膜やシリコン膜が好適である。（図３１参照）
最後にスパッタリングなどの物理気相成長法によって、半導体基板１の裏面上にカソード電極３３を形成する。カソード電極３３となる材料としてはアルミニウム（Ａｌ）またはニッケル（Ｎｉ）が挙げられる。
以上により図２３及び図２４に示す炭化珪素半導体装置であるショットキーダイオードの主要部が完成する。
ここでも実施の形態１の実施例で示したサンプルＡ乃至Ｄに対して行った実効的な固定電化密度の評価結果が適用可能である。
実施の形態１でも述べたように、炭化珪素半導体装置の設計上の耐電圧は、通常１．２ｋＶ以上が要求される。この要求を満たすためには、ガードリング領域３１のアクセプタ面密度が約５．０×１０１３ｃｍ−２、電界緩和領域４のアクセプタ面密度が約２．０×１０１３ｃｍ−２、ドリフト層となる炭化珪素層２のドナー面密度が約５．０×１０１２ｃｍ−２となる。
ここで耐電圧設計上要求されるガードリング領域３１及び電界緩和領域４のアクセプタ面密度並びに炭化珪素層２のドナー面密度と、試験サンプルＡ乃至Ｄの評価から得られた、耐電圧に影響を与えると思われるｐ型の炭化珪素層２３に要求されるアクセプタ面密度並びにｎ型の炭化珪素層２１に要求されるドナー面密度とを比較する。
まずガードリング領域３１について見ると、設計上要求されるアクセプタ面密度は約５．０×１０１３ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるアクセプタ面密度は２．５×１０１３ｃｍ−２以下である。設計上要求されるアクセプタ面密度である約５．０×１０１３ｃｍ−２は、耐電圧に影響を与えるアクセプタ面密度である２．５×１０１３ｃｍ−２より大きい。よって無機保護膜８の影響は無視できると言える。従って、無機保護膜８を除去する必要は無い。
次に電界緩和領域４について見ると、設計上要求されるアクセプタ面密度は約２．０×１０１３ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるアクセプタ面密度は２．５×１０１３ｃｍ−２以下である。設計上要求されるアクセプタ面密度である約２．０×１０１３ｃｍ−２は、耐電圧に影響を与えるアクセプタ面密度である２．５×１０１３ｃｍ−２以下かほぼ等しい程度である。よって無機保護膜８の影響は無視できないと言える。従って、無機保護膜８を除去する必要が有る。
最後に炭化珪素層２について見ると、設計上要求されるドナー面密度は約５．０×１０１２ｃｍ−２であり、また試験サンプルの評価結果から、耐電圧に影響を与えるドナー面密度は５．０×１０１２ｃｍ−２以下である。設計上要求されるドナー面密度である約５．０×１０１２ｃｍ−２は、耐電圧に影響を与えるドナー面密度である５．０×１０１２ｃｍ−２と同程度である。また実施の形態１で示したように、耐電圧に影響を与えるドナー面密度である５．０×１０１２ｃｍ−２に裕度を含めた値１．０×１０１３ｃｍ−２よりは小さい。よって無機保護膜８の影響は無視できないと言える。従って無機保護膜８を除去する必要がある。
以上のことより、終端部Ｘにおいて、ガードリング領域３１の表面上の無機保護膜８は残し、電界緩和領域４及び炭化珪素層２の表面上の無機保護膜８は除去することが好ましい。なお無機保護膜８が除去され露出した電界緩和領域４及び炭化珪素層２は、異物や湿気からの影響から保護するために、絶縁性が高く電荷の影響を受けにくいポリイミド膜やシリコン膜等の有機保護膜１３で保護する。
これにより、炭化珪素半導体装置であるショットキーダイオードの耐電圧が安定する。また終端部Ｘのセル部Ｙ側に耐熱性の高い無機保護膜８を設け、セル部Ｙから離れて有機保護膜１３を設けているので、通電時やサージ電流が流れた際の発熱により有機保護膜１３が劣化することを防止できる。そのため、高温動作時の信頼性をも確保することが出来る。
この発明の実施の形態２に係る炭化珪素半導体装置おいては、電界緩和のための終端部Ｘにおいて、露出したガードリング領域３１の表面上には無機保護膜８を設け、露出した電界緩和領域４と炭化珪素層２の表面上には有機保護膜１３を設けたので、終端部Ｘにおける耐電圧の安定性と高温動作時の信頼性が両立した炭化珪素半導体装置を得ることができる。
なお図２３では、ショットキー電極３２の端部が無機保護膜８の表面上の一部を覆うように設けたものを示したが、図３２に示すように、ショットキー電極３２の端部が無機保護膜８の表面上の一部を覆うように設けなくてもよい。より詳細には、ショットキー電極３２は、セル部Ｙに該当する炭化珪素層２及びガードリング領域３１の表面上のみに設けてもよい。
また図２３では、有機保護膜１３がショットキー電極３２に接しているが、図３３に示すように、有機保護膜１３がショットキー電極３２に接しないようにしてもよい。この場合、通電時やサージ電流が流れた際の発熱により、ショットキー電極３２を介して有機保護膜１３に熱が伝わるのを防止することができる。そのため、有機保護膜１３の熱劣化を一層防止することが可能となる。なお図３３では、有機保護膜１３が無機保護膜８の一部を覆っているが、少なくとも終端部Ｘの露出部である電界緩和領域４及び炭化珪素層２の表面上を覆うように設けていればよい。
また図２３では、終端部Ｘを、セル部Ｙ側からチャネルストッパー領域７に向かって順に、ガードリング領域３１，電界緩和領域４，炭化珪素層２となっているものを示したが、図３４に示すように、ガードリング領域３１を、セル部Ｙ側から順に、第１のガードリング領域３１Ａと第２のガードリング領域３１Ｂに分割し、第１のガードリング領域３１Ａの不純物濃度を高くすることにより、高温動作時の信頼性を高めることができる。例えば、ガードリング領域３１Ａのアクセプタ面密度を７．０×１０１３ｃｍ−２、ガードリング領域３１Ｂのアクセプタ面密度をガードリング領域３１と同じ５．０×１０１３ｃｍ−２、電界緩和領域４のアクセプタ面密度を２．０×１０１３ｃｍ−２、炭化珪素層２のドナー面密度を５．０×１０１２ｃｍ−２とすることによりショットキーダイオードの耐電圧が１．２ｋＶ以上で安定する。また、この場合、終端部Ｘにおいて、第１のガードリング領域３１Ａ及び第２のガードリング領域３１Ｂの表面上に無機保護膜８を設け、電界緩和領域４及び炭化珪素層２の表面上に有機保護膜１３を設ける。
また図２３では、有機保護膜１３を電界緩和領域４及び炭化珪素層２の表面上に設けたものを示したが、図３５に示すように、有機保護膜１３をガードリング領域３１の外縁部の表面上に延出させて設けてもよい。
このように、有機保護膜１３をガードリング領域３１の外縁部の表面上に設けてもよいことは、有機保護膜１３の設計上の裕度を確保する上で重要である。
なおショットキーダイオードには、他に図３６及び図３７に示すような構造のものもある。図３６は平坦形状であり、図３７は階段形状である。図３６及び図３７において、図２３と相違する点は、ガードリング領域３１が網目構造となっている点である。
図３６及び図３７において、ガードリング領域３１は、不純物濃度の違いによりガードリング領域３１Ｃ乃至３１Ｇからなる。ガードリング領域３１ＣはＰ＋型である。ガードリング領域３１ＤはＰ型であり、ガードリング領域３１Ｃより不純物濃度が相対的に薄い。ガードリング領域３１ＥはＰ−型であり、ガードリング領域３１Ｄより不純物濃度が相対的に薄い。ガードリング領域３１ＦはＰ型であり、ガードリング領域３１Ｃより不純物濃度が相対的に薄く、ガードリング領域３１Ｄと同等である。ガードリング領域３１ＧはＰ−型であり、ガードリング領域３１Ｆより不純物濃度が相対的に薄く、ガードリング領域３１Ｅと同等である。
ガードリング領域３１Ｃ乃至３１Ｅは、炭化珪素層２の表面側から深さ方向に共に接するようにして設けられている。ガードリング領域３１Ｆは、図３６に示す平坦形状の場合は、炭化珪素層２の表面内でガードリング領域３１Ｃの周囲に接するように設けられ、図３７に示す階段形状の場合は、炭化珪素層２の表面内でガードリング領域３１Ｄの周囲に接するように設けられている。ガードリング領域３１Ｇは、図３６に示す平坦形状の場合は、ガードリング領域３１Ｄの周囲に接するように設けられ、図３７に示す階段形状の場合は、ガードリング領域３１Ｅの周囲に接するように設けられている。また電界緩和領域４は、図３６に示す平坦形状の場合は、ガードリング領域３１Ｆの周囲に設けられ、図３７に示す階段形状の場合は、ガードリング領域３１Ｇの周囲に設けられている。
図３６及び図３７に示すショットキーダイオードにおいても、炭化珪素層２の表面側のガードリング領域３１Ｃ及び３１Ｆの不純物濃度が、それぞれ図３４で示したガードリング領域３１Ａ及び３１Ｂと同等であるために、終端部Ｘにおけるガードリング領域３１Ｃ及び３１Ｆの表面上には無機保護膜８が設けられる。また露出した電界緩和領域４及び炭化珪素層２の表面上には有機保護膜１３が設けられる。これにより、この実施の形態２で示した効果を得ることができる。
また図３８は、ベベル構造のショットキーダイオードである。このベベル構造のショットキーダイオードにおいて、図２３と相違する点は、傾斜部であるベベル部の炭化珪素層２の表面内に、ショットキー電極３２からチャネルストッパー領域７に向かって、順にガードリング領域３１Ｈ、３１Ｊ及び電界緩和領域４を設けていることである。
図３８に示すショットキーダイオードにおいても、ガードリング領域３１Ｈ及び３１Ｊの不純物濃度が、それぞれ図３４で示したガードリング領域３１Ａ及び３１Ｂと同等であるために、終端部Ｘにおけるガードリング領域３１Ｈ及び３１Ｊの表面上には無機保護膜８が設けられる。また露出した電界緩和領域４及び炭化珪素層２の表面上には有機保護膜１３が設けられる。これにより、この実施の形態２で示した効果を得ることができる。
なお、図３２乃至図３８において、図２３及び図２４に付した符号と同一のものは、同一又は相当するものを示す。
実施の形態３
実施の形態２においては、電界緩和のための終端部Ｘを有した炭化珪素半導体装置として、ショットキーダイオードの例を示した。ここでは、ｐｎダイオードの例を示す。図３９は、この発明の実施の形態３の炭化珪素半導体装置であるｐｎダイオードを側面方向から見た断面構造を示し、図４０は上面方向から見た断面構造を示す。なお図３９は図４０におけるＩ−Ｉ断面を示し、図４０は図３９におけるＩＩ−ＩＩ断面を示す。なお図３９及び図４０において、実施の形態１で示した図１及び図２，実施の形態２で示した図２３及び図２４で示したものと同一又は相当するものについては同一の符号を付している。
また図３９及び図４０において、電界緩和のための終端部は、図中Ｘで示した範囲である。この終端部Ｘの範囲は、アノード電極４１の外側端部（無機保護膜８の内側端部）からチャネルストッパー領域７の内側端部までの範囲である。なお終端部Ｘの間の範囲Ｙは、半導体素子（ｐｎダイオード）として駆動するセル部である。
図３９及び図４０に示したｐｎダイオードにおいて、図２３及び図２４に示したショットキーダイオードと相違する点は、ショットキー電極３２の代わりに、第１の主電極としてアノード電極４１を設けたこと、ガードリング領域３１の代わりに、第１の領域としてのｐ型（第２導電型）のウェル領域４２を設けたことである。このウェル領域４２は、セル部Ｙを含め、炭化珪素層２の表面内の電界緩和領域４の間の全領域に設けられている。また図２５乃至図３１に示したショットキーダイオードの製造方法と相違する点は、アノード電極４１及び無機保護膜８が形成される範囲の炭化珪素層２に、レジストをマスクとして不純物をイオン注入して、ｐ型のウェル領域４２を形成していることである。
この発明の実施の形態３に係る炭化珪素半導体装置であるｐｎダイオードにおいても、終端部Ｘにおいて、ウェル領域４２の表面上に無機保護膜８を設け、露出した電界緩和領域４及び炭化珪素層２の表面上に有機保護膜１３を設けることにより、実施の形態１及び２と同様に、耐電圧の安定性と高温動作時の信頼性を両立することができる。
また図３９で示したｐｎダイオードの構造は、図４１に示すメサ型のｐｎダイオードにも適用可能である。図４１において、図３９で示したものと同一又は相当するものについては同一の符号を付している。
図４１に示すメサ型のｐｎダイオードの終端部Ｘにおいて、無機保護膜８はウェル領域４２の表面上に設けられ、有機保護膜１３は露出した電界緩和領域４及び炭化珪素層２の表面上に設けられる。
なお、図４２に示すように、無機保護膜８の外側の端部をウェル領域４２の外側面に合わせ、有機保護膜１３を、ウェル領域４２に延出させて、ウェル領域４２及び無機保護膜８の外側面の表面上を覆うように設けてもよい。これは有機保護膜１３が電荷の影響を受けにくいためである。またウェル領域４２及び無機保護膜８の外側面の表面上に有機保護膜１３を設けることは、有機保護膜１３の形成が容易になるため、製造工程を簡略化する効果がある。
なお実施の形態１乃至３においては、チャネルストッパー領域７の表面上に形成された無機保護膜８を除去したものを示しているが、この発明においては特に除去する必要はなく、残しておいてもよい。
また実施の形態１乃至３において示した製造方法は、あくまで一例を示したものであり、この発明に係る炭化珪素半導体装置が製造可能であれば、当然適用可能であることは言うまでもない。
また実施の形態１乃至３においては、炭化珪素半導体装置としてパワーＭＯＳＦＥＴ、ショットキーダイオード及びｐｎダイオードを例にして説明したが、本願発明は、実施の形態１乃至３で示したような、電界緩和のための終端部Ｘを備えた炭化珪素半導体装置であれば適用可能であり、例えば、炭化珪素半導体装置として、ＪＦＥＴ（Junction Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＧＴＯ（Gate Turn-Off thyristor）やサイリスタへの適用が考えられる。またトレンチ型の素子構造を有する炭化珪素半導体装置に対しても適用可能である。
この発明に係る炭化珪素半導体装置は、主として高電力を制御するための電力用半導体装置に利用することができる。

Claims (8)

  1. 半導体素子として駆動するセル部の周囲に電界緩和のための終端部を備えた炭化珪素半導体装置において、
    前記終端部は、第１導電型の炭化珪素層の表面内にあって、かつ前記炭化珪素層の表面側に露出して、前記セル部側から順に設けられた、
    第２導電型の第１の領域と、
    前記第１の領域より不純物濃度が相対的に薄い第２導電型の電界緩和領域と、
    前記炭化珪素層とを備え、
    前記第１の領域の表面上には無機保護膜が設けられ、
    少なくとも前記電界緩和領域と前記炭化珪素層の表面上には有機保護膜が設けられていることを特徴とする炭化珪素半導体装置。
  2. 電界緩和領域は、第１導電型の領域と第２導電型の領域が交互に設けられ、前記電界緩和領域における第２導電型の平均的な不純物濃度を前記第１の領域より相対的に薄くしてなることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 有機保護膜が、前記第１の領域の表面上に延出していることを特徴とする請求項１又は２のいずれか１項に記載の炭化珪素半導体装置。
  4. 第１の領域は、前記セル部側に、第２導電型の不純物濃度が相対的に濃い領域を備えていることを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置。
  5. 無機保護膜は、前記第１の領域の表面側から順に設けられた、熱酸化膜と、前記熱酸化膜以外の酸化膜とからなり、
    前記有機保護膜は、ポリイミド膜又はシリコン膜からなることを特徴とする請求項１乃至４のいずれか１項に記載の炭化珪素半導体装置。
  6. 第１の領域に含まれる不純物のアクセプタ面密度が２．５×１０１３ｃｍ−２より大きく、前記電界緩和領域に含まれる不純物のアクセプタ面密度が２．５×１０１３ｃｍ−２以下か同程度であり、前記炭化珪素層に含まれる不純物のドナー面密度が１．０×１０１３ｃｍ−２以下か同程度であることを特徴とする請求項１乃至５のいずれか１項に記載の炭化珪素半導体装置。
  7. 第１の領域のアクセプタ面密度は前記無機保護膜中の実効的な電荷密度の５倍より大きく、
    前記電界緩和領域のアクセプタ面密度は前記無機保護膜中の実効的な電荷密度の５倍以下か同程度であり、
    前記炭化珪素層のドナー面密度は前記無機保護膜中の実効的な電荷密度の１０倍以下か同程度であることを特徴とする請求項１乃至５のいずれか１項に記載の炭化珪素半導体装置。
  8. セル部は、ＭＯＳＦＥＴ、ショットキーダイオード、ｐｎダイオード、ＪＦＥＴ、ＩＧＢＴ、ＧＴＯ又はサイリスタのうちから選択される一つの前記半導体素子からなることを特徴とする請求項１乃至７のいずれか１項に記載の炭化珪素半導体装置。
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Publication number Priority date Publication date Assignee Title
JP4796665B2 (ja) * 2009-09-03 2011-10-19 パナソニック株式会社 半導体装置およびその製造方法
US9666827B2 (en) * 2010-08-13 2017-05-30 Lg Display Co., Ltd. Organic light-emitting element including a conductive pattern which passes through an organic material layer to connect to an external terminal of a second electrode
JP5651410B2 (ja) * 2010-08-27 2015-01-14 新日本無線株式会社 シリコンカーバイドショットキーバリアダイオードおよびその製造方法
JP5574923B2 (ja) * 2010-11-10 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
JP5787655B2 (ja) * 2010-11-26 2015-09-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US9318623B2 (en) 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
JP5982109B2 (ja) * 2011-10-21 2016-08-31 昭和電工株式会社 炭化珪素半導体装置
JP6063629B2 (ja) 2012-03-12 2017-01-18 ローム株式会社 半導体装置および半導体装置の製造方法
CN103890953B (zh) * 2012-03-23 2016-10-19 松下知识产权经营株式会社 半导体元件
JP6018501B2 (ja) * 2012-12-27 2016-11-02 株式会社東芝 半導体装置及びその製造方法
JP2014232838A (ja) * 2013-05-30 2014-12-11 住友電気工業株式会社 炭化珪素半導体装置
CN104282732B (zh) * 2013-07-01 2017-06-27 株式会社东芝 半导体装置
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9214572B2 (en) 2013-09-20 2015-12-15 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
US9991376B2 (en) 2013-09-20 2018-06-05 Monolith Semiconductor Inc. High voltage MOSFET devices and methods of making the devices
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP6274968B2 (ja) 2014-05-16 2018-02-07 ローム株式会社 半導体装置
JP2015222784A (ja) * 2014-05-23 2015-12-10 新日本無線株式会社 シリコンカーバイドショットキーバリアダイオード
CN105814693B (zh) * 2014-06-18 2019-05-03 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6224242B2 (ja) * 2014-06-27 2017-11-01 三菱電機株式会社 炭化珪素半導体装置
CN105874604B (zh) * 2014-07-23 2019-03-19 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2016081981A (ja) * 2014-10-14 2016-05-16 株式会社日立製作所 半導体装置及びその製造方法
JP6524002B2 (ja) * 2016-03-16 2019-06-05 株式会社東芝 半導体装置
WO2017174608A1 (en) 2016-04-06 2017-10-12 Abb Schweiz Ag Semiconductor chip with moisture protection layer
CN109155293B (zh) * 2016-05-17 2021-10-26 三菱电机株式会社 半导体装置及其制造方法
DE112016007192T5 (de) * 2016-09-01 2019-05-09 Mitsubishi Electric Corporation Verfahren zum vermessen einer halbleitervorrichtung
CN106784008A (zh) * 2017-01-22 2017-05-31 北京世纪金光半导体有限公司 一种集成肖特基二极管的SiC MOSFET器件
JP7101101B2 (ja) * 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置
US11538769B2 (en) 2018-12-14 2022-12-27 General Electric Company High voltage semiconductor devices having improved electric field suppression
US10892237B2 (en) 2018-12-14 2021-01-12 General Electric Company Methods of fabricating high voltage semiconductor devices having improved electric field suppression
EP3690957A1 (en) 2019-02-01 2020-08-05 ABB Schweiz AG Passivation layer for spark prevention
JP7193387B2 (ja) * 2019-03-14 2022-12-20 株式会社東芝 半導体装置
JP7492415B2 (ja) * 2020-09-18 2024-05-29 株式会社東芝 半導体装置
JP7105335B2 (ja) * 2021-03-18 2022-07-22 ローム株式会社 半導体装置
JP7194856B2 (ja) * 2021-03-18 2022-12-22 ローム株式会社 半導体装置の製造方法
JP7194855B2 (ja) * 2021-03-18 2022-12-22 ローム株式会社 半導体装置
TWI822438B (zh) * 2022-11-02 2023-11-11 台亞半導體股份有限公司 碳化矽檢光閘流體與製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261295A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
JP2006100593A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 高耐圧半導体装置
JP2006196652A (ja) * 2005-01-13 2006-07-27 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体素子

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3960837B2 (ja) 2002-03-22 2007-08-15 三菱電機株式会社 半導体装置およびその製法
JP3831846B2 (ja) * 2003-06-09 2006-10-11 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2005167035A (ja) * 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
JP4840849B2 (ja) 2005-09-30 2011-12-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法
DE102006013076A1 (de) * 2006-03-22 2007-09-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit Passivierungsschicht und zugehöriges Herstellungsverfahren
DE102006033506B4 (de) * 2006-07-19 2008-07-03 Infineon Technologies Ag Schottkykontakt-Bauelement und seine Verwendung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261295A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
JP2006100593A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 高耐圧半導体装置
JP2006196652A (ja) * 2005-01-13 2006-07-27 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体素子

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