JP2014232838A - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP2014232838A
JP2014232838A JP2013113869A JP2013113869A JP2014232838A JP 2014232838 A JP2014232838 A JP 2014232838A JP 2013113869 A JP2013113869 A JP 2013113869A JP 2013113869 A JP2013113869 A JP 2013113869A JP 2014232838 A JP2014232838 A JP 2014232838A
Authority
JP
Japan
Prior art keywords
region
silicon carbide
guard ring
main surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013113869A
Other languages
English (en)
Inventor
増田　健良
Takeyoshi Masuda
健良 増田
和田　圭司
Keiji Wada
圭司 和田
透 日吉
Toru Hiyoshi
透 日吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013113869A priority Critical patent/JP2014232838A/ja
Priority to PCT/JP2014/060379 priority patent/WO2014192437A1/ja
Publication of JP2014232838A publication Critical patent/JP2014232838A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts

Abstract

【課題】耐圧のばらつきを低減可能な炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１は、炭化珪素層１０と、絶縁層１５とを備えている。炭化珪素層１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、かつ半導体素子部７が設けられた素子領域ＩＲと、平面視において素子領域を取り囲む終端領域ＯＲとにより構成されている。絶縁層１５は、炭化珪素層１０の第１の主面１０ａに接する。終端領域ＯＲは、第１導電型を有するガードリング領域３と、第１の主面１０ａとガードリング領域３との間に位置し、かつガードリング領域３とは異なる導電型を有する第２導電型領域１２ｃとを含む。
【選択図】図１

Description

本発明は、炭化珪素半導体装置に関するものであり、より特定的には、終端領域を有する炭化珪素半導体装置に関するものである。
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
たとえば特開２００３−１０１０３９号公報（特許文献１）には、リサーフ層の内側に高濃度不純物のガードリング層が形成され、リサーフ層の外側にリサーフ層と同程度の不純物濃度のガードリング層が形成された高耐圧炭化珪素半導体装置が記載されている。これにより、不純物濃度のばらつきやマスクずれなどによる寸法のばらつきがあっても、耐圧の劣化を防ぐことができるとされている。
特開２００３−１０１０３９号公報
しかしながら、特開２００３−１０１０３９号公報に記載の炭化珪素半導体装置は、耐圧のばらつきが十分に低いとはいえなかった。
本発明は、上記課題に鑑みてなされたものであり、その目的は、耐圧のばらつきを低減可能な炭化珪素半導体装置を提供することである。
本発明に係る炭化珪素半導体装置は、炭化珪素層と、絶縁層とを備えている。炭化珪素層は、第１の主面と、第１の主面と反対側の第２の主面とを有し、かつ半導体素子部が設けられた素子領域と、平面視において素子領域を取り囲む終端領域とにより構成されている。絶縁層は、炭化珪素層の第１の主面に接する。終端領域は、第１導電型を有するガードリング領域と、第１の主面とガードリング領域との間に位置し、かつガードリング領域とは異なる導電型を有する第２導電型領域とを含む。
本発明によれば、耐圧のばらつきを低減可能な炭化珪素半導体装置を提供することができる。
本発明の一実施の形態１に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の一実施の形態１に係る炭化珪素半導体装置のガードリング領域およびＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）領域の構造を概略的に示す平面模式図である。 ガードリング領域における不純物領域とＹ方向の位置との関係を示す図である。 図３におけるＹ方向の位置を説明するための図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の半導体素子部の構造を概略的に示す断面模式図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
はじめに、本発明の実施の形態の概要について説明する。
発明者らは、炭化珪素半導体装置の耐圧がばらつく原因について鋭意研究の結果、以下の知見を得て本発明を見出した。ガードリング領域が炭化珪素層の主面に接する構造を有する炭化珪素半導体装置の場合、たとえばアルミニウムなどのアクセプタ不純物が炭化珪素層の主面に対してイオン注入によって導入されることによりガードリング領域が形成される。またイオン注入は、通常、イオン注入深さを変化させた多段注入により行われる。ガードリング領域を一方の主面近くに形成する場合、たとえばイオン注入深さの変動によりガードリング領域のドーズ量が変動する。また炭化珪素層の主面を熱酸化する場合、たとえば熱酸化量のばらつきにより、主面と垂直な方向に沿った熱酸化膜（絶縁層）と炭化珪素層との界面の位置が変動する。そのため、ガードリング領域におけるドーズ量が変動し、炭化珪素半導体装置の耐圧がばらついていた。
発明者らは、鋭意研究の結果、ガードリング領域を炭化珪素層の主面から離間して設け、ガードリング領域と炭化珪素層との間に、ガードリング領域とは異なる導電型の領域を設けることにより、ガードリング領域のドーズ量の変動を低減することができることを見出した。ガードリング領域を炭化珪素層の主面から離間して設けることにより、イオン注入深さが多少変動した場合においても、ガードリング領域のトータルのドーズ量が変動することを抑制することができる。また炭化珪素層の主面が熱酸化されて熱酸化膜が形成される場合、主面の一部が酸化されて二酸化珪素からなる熱酸化膜となる。ガードリング領域が主面から離間して設けられている場合、ガードリング領域の一部が酸化されて二酸化珪素からなる熱酸化膜となることを抑制することができる。それゆえ、ガードリング領域におけるトータルのドーズ量が変動することを抑制することができる。結果として、たとえば熱酸化量の違いにより、主面と垂直な方向に沿った熱酸化膜（絶縁層）と炭化珪素層との界面の位置が変動する場合においても、ガードリング領域のドーズ量が変動することを抑制することができる。つまり、界面の位置の変動に対する耐圧の堅牢性を高めることにより、炭化珪素半導体装置の耐圧のばらつきを低減することができる。
さらにガードリングにｐ型を用いる場合、ｐ型の炭化珪素の熱酸化膜は、隣接するｎ型の炭化珪素の熱酸化膜に比べて薄くなる傾向がある。したがって、主面にｐ型とｎ型の炭化珪素が露出する場合より、ｐ型の炭化珪素が内部に形成され主面にｎ型の炭化珪素のみが露出している場合の方が、熱酸化膜厚の差が小さくなる。これにより、主面の電界分布が均一化されるので、６００Ｖ以上（より好ましくは１２００Ｖ以上）の高電圧印加時において、電界集中による破壊を抑制する効果は大きい。これはｐ型とｎ型とが反転した場合も同じである。
（１）実施の形態に係る炭化珪素半導体装置は、炭化珪素層１０と、絶縁層１５とを備えている。炭化珪素層１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、かつ半導体素子部７が設けられた素子領域ＩＲと、平面視において素子領域を取り囲む終端領域ＯＲとにより構成されている。絶縁層１５は、炭化珪素層１０の第１の主面１０ａに接する。終端領域ＯＲは、第１導電型を有するガードリング領域３と、第１の主面１０ａとガードリング領域３との間に位置し、かつガードリング領域３とは異なる導電型を有する第２導電型領域１２ｃとを含む。
実施の形態に係る炭化珪素半導体装置によれば、終端領域ＯＲは、第１導電型を有するガードリング領域３と、第１の主面１０ａとガードリング領域３との間に位置し、かつガードリング領域３とは異なる導電型を有する第２導電型領域１２ｃとを含む。これにより、炭化珪素半導体装置の耐圧のばらつきを低減することができる。
（２）上記実施の形態に係る炭化珪素半導体装置において好ましくは、第２導電型領域１２ｃのドーズ量は、ガードリング領域３のドーズ量よりも少ない。第２導電型領域１２ｃがｎ型の導電型を有する場合、第２導電型領域１２ｃのドーズ量はドナーのドーズ量であり、ガードリング領域３のドーズ量はアクセプタのドーズ量である。一方、第２導電型領域１２ｃがｐ型の導電型を有する場合、第２導電型領域１２ｃのドーズ量はアクセプタのドーズ量であり、ガードリング領域３のドーズ量はドナーのドーズ量である。これにより、第２導電型領域１２ｃを十分に空乏化することができる。それゆえ、高電界が半導体素子部に集中して、半導体素子部が破壊されることを抑制することができる。
（３）上記実施の形態に係る炭化珪素半導体装置において好ましくは、第１の主面１０ａの法線方向に沿ったガードリング領域３の不純物濃度のピーク位置から第１の主面１０ａまでの距離は、０．１μｍ以上１．０μｍ以下である。当該距離が０．１μｍ以上であれば、当該距離が絶縁層１５の厚みよりも大きいため、絶縁層１５の厚みのばらつきによって、ガードリング領域３の一部が酸化されて絶縁層１５となることを抑制することができる。それゆえ、ガードリング領域３のドーズ量が変動することを抑制することができる。また当該距離が１．０μｍ以下であれば、ガードリング領域３をイオン注入によって効率的に形成することができる。
（４）上記実施の形態に係る炭化珪素半導体装置において好ましくは、ガードリング領域３のドーズ量は、１×１０13ｃｍ-2以上である。これにより、炭化珪素半導体装置の耐圧を向上することができる。
（５）上記実施の形態に係る炭化珪素半導体装置において好ましくは、ガードリング領域３のドーズ量は、炭化珪素層１０と絶縁層１５との界面における固定電荷密度よりも多い。これにより、炭化珪素半導体装置の耐圧のばらつきを抑制することができる。
（６）上記実施の形態に係る炭化珪素半導体装置において好ましくは、第１導電型はｐ型であり、かつ第２導電型領域はｎ型領域である。これにより、炭化珪素半導体装置の製造しやすさを向上することができる。
次に、本発明の実施の形態についてより詳細に説明する。
まず本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構成について説明する。
図１、図２および図８を参照して、ＭＯＳＦＥＴ１は、炭化珪素層１０と、絶縁層１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０と、層間絶縁膜７１と、パッド電極６５と、裏面保護電極５０とを主に有する。
図１を参照して、ＭＯＳＦＥＴ１の炭化珪素層１０は、素子領域ＩＲ（活性領域）と、素子領域ＩＲの外側に設けられた終端領域ＯＲ（無効領域）とにより構成されている。終端領域ＯＲは、電界緩和領域としてのガードリング領域３およびＪＴＥ領域２とを含む。素子領域ＩＲには半導体素子部７としてのＭＯＳＦＥＴ部が設けられている。半導体素子部７は、ｎ型（第２導電型）を有するドリフト領域１２ａを含む。炭化珪素層１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有している。
図２を参照して、平面視（第１の主面１０ａの法線方向から見た視野）において、終端領域ＯＲは素子領域ＩＲを取り囲む。図２に示すように、平面視において素子領域ＩＲを取り囲むようにＪＴＥ領域２が配置されている。ガードリング領域３は、平面視においてＪＴＥ領域２よりも外側に配置され、かつＪＴＥ領域２を取り囲むように配置されている。ガードリング領域３は、ＪＴＥ領域２と離間して設けられている。ガードリング領域３は、複数のガードリング部３ａ〜３ｉを有していてもよい。複数のガードリング部３ａ〜３ｉの各々は、環形状を有し、互いに隙間を隔てて配置されている。ＪＴＥ領域２の幅Ｗ１はたとえば１５μｍであり、９本のガードリング部３ａ〜３ｉの各々の幅Ｗ２〜Ｗ１０はたとえば５μｍである。ＪＴＥ領域２とガードリング領域３との間隔ｄ１はたとえば３μｍ程度以上５μｍ程度以下であり、隣り合うガードリング部３ａ〜３ｉの間隔ｄ２はたとえば３μｍ程度以上５μｍ程度以下である。また終端領域ＯＲは、ガードリング領域３の外周側に、ｎ型を有するフィールドストップ領域（図示せず）を有していてもよい。
ＪＴＥ領域２およびガードリング領域３の各々は、ｐ型（第１導電型）を有する。ＪＴＥ領域２およびガードリング領域３の各々に含まれる不純物の濃度は、ボディ領域１３の不純物濃度よりも低い。ＪＴＥ領域２およびガードリング領域３の各々のドーズ量は、たとえば１×１０13ｃｍ-2以上である。ＪＴＥ領域２の幅Ｗ１は、たとえば１５μｍ以上５５μｍ程度以下であり、第１の主面１０ａの法線方向に沿ったＪＴＥ領域２の寸法は、たとえば０．５μｍ以上０．８μｍ程度以下である。ガードリング領域３は接地されていてもよい。
図１に示すように、ガードリング領域３は、炭化珪素層１０の第１の主面１０ａから離間して設けられている。第１の主面１０ａとガードリング領域３との間には、ｎ型を有するｎ型領域１２ｃが配置されている。ガードリング領域３の第１の主面１０ａ側にはｎ型領域１２ｃが配置されており、第２の主面１０ｂ側にはｎ型領域１２ａが配置されている。ガードリング領域３は、第１の主面１０ａの法線方向に沿ってｎ型領域１２ｃとｎ型領域１２ａとに挟まれて設けられており、かつ第１の主面１０ａと平行な方向に沿ってｎ型領域１２ａに挟まれて設けられている。ｎ型領域１２ｃおよびｎ型領域１２ａの各々の不純物濃度は、たとえば７．５×１０15ｃｍ-3程度である。
好ましくは、複数のガードリング部３ａ〜３ｉの各々は、第１の主面１０ａから離間して設けられており、第１の主面１０ａとガードリング部３ａ〜３ｉの各々との間には、ｎ型領域１２ｃが配置されている。ガードリング領域３が１つの場合、ｎ型領域１２ｃのドーズ量は、ガードリング領域３のドーズ量よりも少ない。ガードリング領域３が複数のガードリング部３ａ〜３ｉを有する場合、ガードリング領域３が有するガードリング部３ａ〜３ｉの各々と対向するｎ型領域１２ｃのドーズ量は、ガードリング部３ａ〜３ｉの各々のドーズ量よりも少ない。好ましくは、ガードリング領域３と第１の主面１０ａとに挟まれるｎ型領域１２ｃが空乏化可能なように、ガードリング領域３のドーズ量が決定される。ガードリング領域３のドーズ量は、たとえば１×１０13ｃｍ-2程度である。ｎ型領域１２ｃのドーズ量は、たとえば１×１０11ｃｍ-2以上１×１０12ｃｍ-2以下程度である。
図３および図４を参照して、不純物濃度とＹ方向の位置との関係について説明する。図４に示すように、Ｙ方向は、炭化珪素層１０の第１の主面１０ａの法線方向である。第１の主面１０ａを位置０とし、第１の主面１０ａから第２の主面１０ｂに向かう方向を正としている。図３における不純物濃度とは、ガードリング領域３がｐ型を有する場合はアクセプタ濃度を示し、ガードリング領域３がｎ型を有する場合はドナー濃度を示す。ドーズ量は、不純物濃度をＹ方向の位置で積分した量（つまり図３において斜線で示す領域の面積）に対応する。好ましくは、ガードリング領域３のドーズ量は、１×１０13ｃｍ-2以上である。ガードリング領域３が複数のガードリング部３ａ〜３ｉを有する場合、複数のガードリング部３ａ〜３ｉの各々のドーズ量は、１×１０13ｃｍ-2以上である。
好ましくは、ガードリング領域３のドーズ量は、炭化珪素層１０と絶縁層１５との界面における固定電荷密度よりも多い。当該界面における固定電荷には、最初から存在しているイオンと、界面準位に正孔または電子がトラップされたものとがある。固定電荷は、たとえば絶縁層１５に導入された窒素または水素などにより生じる。界面準位密度は、たとえば１×１０11ｃｍ-2程度である。好ましくは、ガードリング領域３の注入ドーズ量は、界面準位密度の１００倍以上である。固定電荷密度は、たとえば１×１０12ｃｍ-2程度である。固定電荷密度は、たとえば高周波Ｃ-Ｖ(Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ)法によって測定可能である。
図３に示すように、第１の主面１０ａから離れるにつれてガードリング領域が含む不純物の濃度が高くなり、位置Ｐ１から位置Ｐ２の間において不純物の濃度のピークとなる。Ｙ方向の位置が位置Ｐ２より第２の主面１０ｂ側に移動すると、不純物の濃度は低くなる。第１の主面１０ａから不純物濃度が最初のピークとなる位置Ｐ１までの距離はたとえば０．１μｍであり、第１の主面１０ａから不純物濃度が最後のピークとなる位置Ｐ２までの距離はたとえば１．０μｍである。不純物濃度のピークを示すＹ方向の位置から、第１の主面１０ａまでの距離は、好ましくは０．１μｍ以上１．０μｍ以下程度である。
図８を参照して、炭化珪素層１０の素子領域ＩＲの半導体素子部７は、ｎ+基板１１と、ドリフト領域１２ａと、ボディ領域１３と、ソース領域１４と、ｐ+領域１８とを主に有する。
ｎ+基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり導電型がｎ型の基板である。ｎ+基板１１は、たとえばＮ（窒素）などの不純物（ドナー）を高濃度で含んでいる。ｎ+基板１１に含まれる窒素などの不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。
ドリフト領域１２ａは、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、ｎ型を有するエピタキシャル層である。ドリフト領域１２ａに含まれる不純物は、たとえば窒素である。ドリフト領域１２ａにおける不純物濃度は、ｎ+基板１１における不純物濃度よりも低い。ドリフト領域１２ａに含まれる窒素などの不純物濃度はたとえば７．５×１０15ｃｍ-3程度である。好ましくは、ドリフト領域１２ａの厚みＴは１０μｍ程度以上３５μｍ程度以下である。
ボディ領域１３は、ｎ型とは異なるｐ型を有する領域である。ボディ領域１３に含まれる不純物（アクセプタ）は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。好ましくは、ボディ領域１３の表面（つまり第１の主面１０ａ）に含まれるアルミニウムなどの不純物濃度は１×１０16ｃｍ-3程度以上５×１０17ｃｍ-3程度以下である。またボディ領域１３の深部における不純物濃度は１×１０18ｃｍ-3程度である。ボディ領域１３の厚みは、たとえば０．５μｍ程度以上１．０μｍ程度以下である。ボディ領域１３とＪＴＥ領域２とは素子領域ＩＲおよび終端領域ＯＲの境界線２ａにおいて接している。
ソース領域１４はｎ型を有する領域である。ソース領域１４は、ボディ領域１３によっておよびドリフト領域１２ａと隔てられている。またソース領域１４は、第１の主面１０ａを含み、かつボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４は、たとえばＰ（リン）などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。ソース領域１４に含まれる不純物の濃度は、ドリフト領域１２ａに含まれる不純物の濃度よりも高い。
ｐ+領域１８はｐ型を有する領域である。ｐ+領域１８は、ボディ領域１３およびソース領域１４と接して形成されている。ｐ+領域１８は、たとえばアルミニウムやホウ素などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。ｐ+領域１８に含まれる不純物の濃度は、ボディ領域１３に含まれる不純物の濃度よりも高い。
図１を参照し、絶縁層１５は、ボディ領域１３に形成されるチャネル領域ＣＨと対向する位置に設けられたゲート絶縁膜部１５ａと、炭化珪素層１０の端部１０ｃに露出し、かつＪＴＥ領域２に接する絶縁膜部１５ｂとを含む。ゲート絶縁膜部１５ａは、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように、ボディ領域１３、ソース領域１４およびドリフト領域１２ａに接して形成されている。絶縁層１５はたとえば二酸化珪素からなっている。絶縁層１５の厚み（第１の主面１０ａの法線方向に沿った絶縁層１５の寸法）は、たとえば５０ｎｍ程度である。
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ドリフト領域１２ａ、ソース領域およびボディ領域１３と対向し、かつゲート絶縁膜部１５ａに接触して配置されている。ゲート電極２７は、たとえば不純物の添加されたポリシリコン、アルミニウムなどの導電体からなっている。
ソース電極１６は、ゲート絶縁膜部１５ａ、ソース領域１４およびｐ+領域１８と接している。好ましくは、ソース電極１６は、好ましくは、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。好ましくは、ソース電極１６はソース領域１４およびｐ+領域１８とオーミック接合している。
ドレイン電極２０は、炭化珪素層１０の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、ニッケルなど、ｎ+基板１１とオーミック接合可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。
パッド電極６５は、ソース電極１６に接し、かつ層間絶縁膜７１を覆うように形成されている。パッド電極６５はたとえばアルミニウムからなる。図１を参照して、パッド電極６５および絶縁膜部１５ｂに接して保護膜７０が形成されている。また、炭化珪素層１０の第２の主面１０ｂと接してドレイン電極２０が配置されている。さらに、ドレイン電極２０に接してたとえばチタン、ニッケル、銀やそれらの合金からなる裏面保護電極５０が配置されている。
次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極２７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜部１５ａの直下に位置するボディ領域１３とドリフト領域１２ａとの間が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に正の電圧を印加していくと、ボディ領域１３のゲート絶縁膜部１５ａと接触する付近であるチャネル領域ＣＨにおいて、反転層が形成される。その結果、ソース領域１４とドリフト領域１２ａとが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
図５を参照して、まず基板準備工程によって炭化珪素層１０が準備される。具体的には、ポリタイプ４Ｈを有する六方晶炭化珪素からなるｎ+基板１１の一方の主面上にエピタキシャル成長によりｎ型領域１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、不純物として、たとえばＮ（窒素）が導入される。これにより、ｎ+基板１１に含まれる不純物よりも低い濃度の不純物を含むｎ型領域１２が形成される。以上により、ｎ+基板１１およびｎ型領域１２を含み、第１の主面１０ａおよび第２の主面１０ｂを有する炭化珪素層１０が形成される。
次に、たとえばＣＶＤにより、炭化珪素層１０の第１の主面１０ａ上に二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のボディ領域１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ｎ型領域１２上に開口パターンを有する酸化膜からなるマスク層が形成される。
次に、イオン注入工程が実施される。図６を参照して、イオン注入工程では、炭化珪素層１０の第１の主面１０ａ対してイオンが注入されることにより、炭化珪素層１０の素子領域ＩＲにボディ領域１３、ソース領域１４およびｐ+領域１８が形成され、炭化珪素層１０の終端領域ＯＲに電界緩和領域としてのＪＴＥ領域２およびガードリング領域３が形成される。ガードリング領域３は、複数のガードリング部３ａ〜３ｉを有し、複数のガードリング部３ａ〜３ｉの各々は、第１の主面１０ａから離間するように形成される。
具体的には、上記レジスト膜を除去した上で、当該マスク層をマスクとして用いて、Ａｌなどの不純物をｎ型領域１２に対してイオン注入することにより、ボディ領域１３が形成される。また、Ｐ（リン）などのｎ型不純物がｎ型領域１２にイオン注入により導入されることによりソース領域１４が形成される。次に、Ａｌ、Ｂなどの不純物がｎ型領域１２にイオン注入により導入されることによりｐ+領域１８が形成される。３００℃から５００℃に炭化珪素層１０を加熱してイオン注入が行われてもよい。
またＡｌなどの不純物をｎ型領域１２に対してイオン注入することにより、ＪＴＥ領域２およびガードリング領域３が形成される。ガードリング領域３は、ＪＴＥ領域２よりも深くに形成されてもよい。ＪＴＥ領域２はボディ領域１３と接するように形成される。好ましくは、ガードリング領域３の注入ドーズ量は、１×１０13ｃｍ-2以上である。また好ましくは、ガードリング領域３は、第１の主面１０ａの法線方向に沿ったガードリング領域３の不純物濃度のピーク位置から第１の主面１０ａまでの距離が０．１μｍ以上１．０μｍ以下となるように形成される。
次に、活性化アニール工程が実施される。上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素層１０が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
次に、熱酸化膜形成工程が実施される。具体的には、図７を参照して、イオン注入領域が形成された炭化珪素層１０の第１の主面１０ａが熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素層１０の第１の主面１０ａに接して二酸化珪素からなる絶縁層１５が形成される。窒素、ＮＯまたはＮ2Ｏを含む雰囲気中において、絶縁層１５が形成された炭化珪素層１０が、１１００℃から１３００℃に加熱されてもよい。
次に、ゲート電極形成工程が実施される。具体的には、図８を参照して、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極２７が、一方のソース領域１４上から他方のソース領域１４上にまで延在するとともに、絶縁層１５に接触するように形成される。ゲート電極２７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれていてもよい。その後、ゲート電極２７を覆うように、たとえば二酸化珪素からなる層間絶縁膜７１が形成される。
次に、電極形成工程が実施される。具体的には、図８を参照して、たとえばニッケルおよびシリコンを含む材料からなるソース電極１６がソース領域１４およびｐ+領域１８に接して形成される。ソース電極１６は、チタン、アルミニウムおよびシリコンを含む材料であってもよい。ソース電極１６が形成された炭化珪素層１０が１０００℃程度に加熱されることにより、ソース電極１６がシリサイド化し、炭化珪素層１０のソース領域１４およびｐ+領域１８とオーミック接合するソース電極１６が形成される。同様に、炭化珪素層１０の第２の主面１０ｂにオーミック接合するドレイン電極２０が形成される。ドレイン電極２０を形成する材料は、ニッケルおよびシリコンを含む材料であってもよいし、チタン、アルミニウムおよびシリコンを含む材料であってもよい。ソース電極１６と接し、たとえばアルミニウムからなるパッド電極６５が形成される。また、たとえばチタン、ニッケルおよび銀を含む裏面保護電極５０が形成される。以上の様に、図１および図８に示すＭＯＳＦＥＴ１が完成する。
なお、上記実施の形態では、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ショットキーバリアダイオードなどのダイオードであってもよいし、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。またＭＯＳＦＥＴは、プレナー型ＭＯＳＦＥＴであってもよいし、トレンチ型ＭＯＳＦＥＴであってもよい。さらに炭化珪素半導体装置は、縦型半導体装置であってもよい。
また、上記実施の形態では、第１導電型がｐ型であり、かつ第２導電型がｎ型であるとして説明したが、第１導電型がｎ型であり、かつ第２導電型がｐ型であってもよい。
次に、本実施の形態に係るＭＯＳＦＥＴ１の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１によれば、終端領域ＯＲは、第１導電型を有するガードリング領域３と、第１の主面１０ａとガードリング領域３との間に位置し、かつガードリング領域３とは異なる導電型を有するｎ型領域１２ｃとを含む。これにより、ＭＯＳＦＥＴ１の耐圧のばらつきを低減することができる。
また本実施の形態に係るＭＯＳＦＥＴ１によれば、ｎ型領域１２ｃのドーズ量は、ガードリング領域３のドーズ量よりも少ない。これにより、第２導電型領域１２ｃを十分に空乏化することができる。それゆえ、高電界が半導体素子部に集中し、半導体素子部が破壊されることを抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１の主面１０ａの法線方向に沿ったガードリング領域３の不純物濃度のピーク位置から第１の主面１０ａまでの距離は、０．１μｍ以上１．０μｍ以下である。当該距離が０．１μｍ以上であれば、当該距離が絶縁層１５の厚みよりも大きいため、絶縁層１５の厚みのばらつきによって、ガードリング領域３の一部が酸化されて絶縁層１５となることを抑制することができる。それゆえ、ガードリング領域３のドーズ量が変動することを抑制することができる。また当該距離が１．０μｍ以下であれば、ガードリング領域３をイオン注入によって効率的に形成することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング領域３のドーズ量は、１×１０13ｃｍ-2以上である。これにより、ＭＯＳＦＥＴ１の耐圧を向上することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング領域３のドーズ量は、炭化珪素層１０と絶縁層１５との界面における固定電荷密度よりも多い。これにより、ＭＯＳＦＥＴ１の耐圧のばらつきを抑制することができる。
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１導電型はｐ型であり、かつ第２導電型領域はｎ型領域である。これにより、ＭＯＳＦＥＴの製造しやすさを向上することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１ ＭＯＳＦＥＴ（炭化珪素半導体装置）、２ ＪＴＥ領域、２ａ 境界線、３ ガードリング領域、３ａ〜３ｉ ガードリング部、７ 半導体素子部、１０ 炭化珪素層、１０ａ 第１の主面、１０ｂ 第２の主面、１０ｃ 端部、１１ 基板、１２ ｎ型領域、１２ａ ドリフト領域（ｎ型領域）、１２ｃ ｎ型領域（第２導電型領域）、１３ ボディ領域、１４ ソース領域、１５ 絶縁層、１５ａ ゲート絶縁膜部、１５ｂ 絶縁膜部、１６ ソース電極、１８ ｐ+領域、２０ ドレイン電極、２７ ゲート電極、５０ 裏面保護電極、６５ パッド電極、７０ 保護膜、７１ 層間絶縁膜、ＩＲ 素子領域、ＯＲ 終端領域、Ｔ 厚み、Ｗ１，Ｗ２〜Ｗ１０ 幅、ｄ１，ｄ２ 間隔。

Claims (6)

  1. 第１の主面と、前記第１の主面と反対側の第２の主面とを有し、かつ半導体素子部が設けられた素子領域と、平面視において前記素子領域を取り囲む終端領域とにより構成された炭化珪素層と、
    前記炭化珪素層の前記第１の主面に接する絶縁層とを備え、
    前記終端領域は、第１導電型を有するガードリング領域と、前記第１の主面と前記ガードリング領域との間に位置し、かつ前記ガードリング領域とは異なる導電型を有する第２導電型領域とを含む、炭化珪素半導体装置。
  2. 前記第２導電型領域のドーズ量は、前記ガードリング領域のドーズ量よりも少ない、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１の主面の法線方向に沿った前記ガードリング領域の不純物濃度のピーク位置から前記第１の主面までの距離は、０．１μｍ以上１．０μｍ以下である、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ガードリング領域のドーズ量は、１×１０13ｃｍ-2以上である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記ガードリング領域のドーズ量は、前記炭化珪素層と前記絶縁層との界面における固定電荷密度よりも多い、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第１導電型はｐ型であり、かつ前記第２導電型領域はｎ型領域である、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
JP2013113869A 2013-05-30 2013-05-30 炭化珪素半導体装置 Pending JP2014232838A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013113869A JP2014232838A (ja) 2013-05-30 2013-05-30 炭化珪素半導体装置
PCT/JP2014/060379 WO2014192437A1 (ja) 2013-05-30 2014-04-10 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013113869A JP2014232838A (ja) 2013-05-30 2013-05-30 炭化珪素半導体装置

Publications (1)

Publication Number Publication Date
JP2014232838A true JP2014232838A (ja) 2014-12-11

Family

ID=51988476

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013113869A Pending JP2014232838A (ja) 2013-05-30 2013-05-30 炭化珪素半導体装置

Country Status (2)

Country Link
JP (1) JP2014232838A (ja)
WO (1) WO2014192437A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4086972A1 (en) 2021-04-27 2022-11-09 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6696328B2 (ja) * 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE112017003653T5 (de) * 2016-07-20 2019-04-11 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und verfahren zur herstellung derselben

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016461A (ja) * 2006-06-30 2008-01-24 Toshiba Corp 半導体装置
WO2009101668A1 (ja) * 2008-02-12 2009-08-20 Mitsubishi Electric Corporation 炭化珪素半導体装置
JP2011181805A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 半導体装置
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008004643A (ja) * 2006-06-20 2008-01-10 Toshiba Corp 半導体装置
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2008016461A (ja) * 2006-06-30 2008-01-24 Toshiba Corp 半導体装置
WO2009101668A1 (ja) * 2008-02-12 2009-08-20 Mitsubishi Electric Corporation 炭化珪素半導体装置
JP2011181805A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 半導体装置
JP2012124329A (ja) * 2010-12-08 2012-06-28 Rohm Co Ltd ＳｉＣ半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4086972A1 (en) 2021-04-27 2022-11-09 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Also Published As

Publication number Publication date
WO2014192437A1 (ja) 2014-12-04

Similar Documents

Publication Publication Date Title
JP5939127B2 (ja) 炭化珪素半導体装置
WO2014112204A1 (ja) 炭化珪素半導体装置
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2013105353A1 (ja) 半導体装置およびその製造方法
JP6206339B2 (ja) 炭化珪素半導体装置の製造方法
JP6140823B2 (ja) 炭化珪素半導体装置
JP5628462B1 (ja) 半導体装置およびその製造方法
JP6277623B2 (ja) ワイドバンドギャップ半導体装置
JP6073719B2 (ja) 半導体装置の製造方法および半導体装置
JP2012164707A (ja) 半導体装置およびその製造方法
JP2015032665A (ja) ワイドバンドギャップ半導体装置
JP2015076592A (ja) 炭化珪素半導体装置およびその製造方法
JP5834801B2 (ja) 半導体装置の製造方法および半導体装置
JP2015032614A (ja) 炭化珪素半導体装置およびその製造方法
JP5751146B2 (ja) 半導体装置およびその製造方法
WO2017051616A1 (ja) 炭化珪素半導体装置およびその製造方法
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6950398B2 (ja) 炭化珪素半導体装置
WO2014192437A1 (ja) 炭化珪素半導体装置
JP5875334B2 (ja) 炭化珪素半導体装置
JPWO2018042835A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2015204409A (ja) 炭化珪素半導体装置およびその製造方法
JP2015153854A (ja) 炭化珪素半導体装置
JP2014127660A (ja) 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
JP7395972B2 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170228