WO2017051616A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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透 日吉
築野　孝
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住友電気工業株式会社
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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
  • This application claims priority based on Japanese Patent Application No. 2015-186538 filed on September 24, 2015, and incorporates all the description content described in the above Japanese application.
  • Patent Document 1 discloses a semiconductor device having a RESURF (Reduced Surface Field) layer.
  • the RESURF layer includes a plurality of layers surrounding the active region.
  • a silicon carbide semiconductor device includes a silicon carbide substrate having a first main surface and a second main surface located on the opposite side of the first main surface.
  • the silicon carbide substrate is in contact with the first main surface and has a first impurity region having the first conductivity type, and is located in the first impurity region, in contact with the first main surface, and A second impurity region having a second conductivity type different from the conductivity type; a third impurity region having the second conductivity type and connected to the bottom of the second impurity region;
  • An electric field relaxation region which is adjacent to the second impurity region and has an impurity concentration lower than the impurity concentration of the third impurity region; and an electric field relaxation region having the second conductivity type.
  • the silicon carbide semiconductor device is located on the first main surface of the silicon carbide substrate and is electrically connected to the second impurity region through the opening and an oxide film having an opening exposing the second impurity region. And a second electrode electrically connected to the second main surface of the silicon carbide substrate.
  • a method for manufacturing a silicon carbide semiconductor device includes a step of preparing a silicon carbide substrate having a first main surface and a second main surface located on the opposite side of the first main surface. Prepare.
  • the silicon carbide substrate includes a first impurity region in contact with the first main surface and having the first conductivity type.
  • a method for manufacturing a silicon carbide semiconductor device includes a second impurity region and a third impurity region, each having a second conductivity type different from the first conductivity type, by ion implantation in the first impurity region. And a step of forming an electric field relaxation region and at least one guard ring region.
  • the second impurity region is located in the first impurity region and is in contact with the first main surface.
  • the third impurity region is connected to the bottom of the second impurity region.
  • the electric field relaxation region is located adjacent to the second impurity region and has an impurity concentration lower than that of the third impurity region.
  • At least one guard ring region is located opposite to the second impurity region with respect to the electric field relaxation region, and has an impurity concentration lower than the impurity concentration of the third impurity region.
  • a method of manufacturing a silicon carbide semiconductor device includes a step of forming an oxide film on a first main surface of a silicon carbide substrate by thermal oxidation of the silicon carbide substrate, and an oxide film so that the second impurity region is exposed. Forming an opening in the substrate, forming a first electrode electrically connected to the second impurity region through the opening, and electrically connecting to the second main surface of the silicon carbide substrate. Forming a second electrode.
  • FIG. 1 is a schematic plan view of a silicon carbide semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross sectional view of silicon carbide semiconductor device 1 according to one embodiment of the present invention along II-II in FIG. 1.
  • It is a schematic diagram for demonstrating the improvement of withstand capability by the silicon carbide semiconductor device which concerns on one Embodiment of this invention.
  • It is sectional drawing which showed one structural example of the silicon carbide semiconductor device.
  • It is the flowchart explaining the manufacturing method of the silicon carbide semiconductor device which concerns on this Embodiment.
  • It is sectional drawing of the silicon carbide substrate for demonstrating a silicon carbide single crystal substrate preparatory process.
  • It is sectional drawing of the silicon carbide substrate for demonstrating the process of forming an impurity region.
  • SiC silicon carbide
  • An object of the present disclosure is to provide a silicon carbide semiconductor device and a method for manufacturing the same capable of increasing the withstand capability. [Effects of the present disclosure] According to the present disclosure, it is possible to provide a silicon carbide semiconductor device and a method for manufacturing the same that can increase the withstand capability.
  • the individual orientation is indicated by []
  • the collective orientation is indicated by ⁇ >
  • the individual plane is indicated by ()
  • the collective plane is indicated by ⁇ .
  • a negative crystallographic index is usually expressed by adding a “-” (bar) above a number, but in this specification a crystal is obtained by adding a negative sign before the number.
  • a negative academic exponent is expressed. The angle is described using a system in which the omnidirectional angle is 360 degrees.
  • the silicon carbide semiconductor device which concerns on 1 aspect of this invention has the 1st main surface (12a) and the 2nd main surface (11b) located in the other side of the 1st main surface.
  • a substrate (10) is provided.
  • the silicon carbide substrate is in contact with the first main surface, has a first impurity region (12) having the first conductivity type, is located in the first impurity region, is in contact with the first main surface, and A second impurity region (13) having a second conductivity type different from the first conductivity type; and a second impurity region (13) having a second conductivity type and connected to the bottom (13a) of the second impurity region, 3 impurity region (19) and electric field relaxation region (21) having the second conductivity type, located adjacent to the second impurity region, and having an impurity concentration lower than that of the third impurity region.
  • the silicon carbide semiconductor device is located on the first main surface of the silicon carbide substrate and has an oxide film (15a, 15b) having an opening exposing the second impurity region, and the second impurity region through the opening. It further includes a first electrode (16) electrically connected and a second electrode (20) electrically connected to the second main surface of the silicon carbide substrate.
  • a silicon carbide semiconductor device capable of increasing the withstand capability.
  • a breakdown current flows. Avalanche breakdown is more likely to occur in the protruding portion than in the electric field relaxation region or the guard ring region.
  • a breakdown current flows through the protrusion and the second impurity region. Heat is generated by the breakdown current.
  • the protrusion is a region having a higher impurity concentration than the electric field relaxation region or the guard ring region. Therefore, the electrical resistance value of the path through which the breakdown current flows is low. As a result, the amount of heat generated can be suppressed, so that the tolerance of the silicon carbide semiconductor device can be increased.
  • the electric field relaxation region and at least one guard ring region are shallower than the second impurity region.
  • an avalanche breakdown can be more easily generated in the third impurity region than in the electric field relaxation region or the guard ring region.
  • the silicon carbide semiconductor device further includes a plurality of cells (7).
  • Each of the plurality of cells includes a second impurity region and a third impurity region.
  • the concentration profile of the second conductivity type impurity in the third impurity region along the depth direction from the first main surface is the same among the plurality of cells.
  • avalanche breakdown can occur in a plurality of cells. It can be expected that the withstand capability is further increased by dispersing the breakdown current.
  • the depth from the first main surface to the bottom (19a) of the third impurity region is 0.9 ⁇ m or more.
  • an avalanche breakdown can be more easily generated in the third impurity region than in the electric field relaxation region or the guard ring region.
  • the difference in depth from the first main surface between the bottom of the second impurity region and the bottom of the third impurity region is 0.1 ⁇ m or more.
  • the third impurity region can be clearly distinguished from the second impurity region. Therefore, the avalanche breakdown can be more easily generated in the third impurity region than in the electric field relaxation region or the guard ring region.
  • the concentration of the second conductivity type impurity in the third impurity region is 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the withstand capability can be improved while ensuring the withstand voltage of the silicon carbide semiconductor device.
  • the dose amount of the second conductivity type impurity in the electric field relaxation region is 0.5 ⁇ 10 13 cm ⁇ 2 or more and 5 ⁇ 10 13 cm ⁇ 2 or less.
  • a method for manufacturing a silicon carbide semiconductor device includes a silicon carbide having a first main surface and a second main surface (11b) located on the opposite side of the first main surface.
  • a step (S10) of preparing a substrate (10) is provided.
  • the silicon carbide substrate includes a first impurity region (12) in contact with the first main surface and having the first conductivity type.
  • a method for manufacturing a silicon carbide semiconductor device includes: a second impurity region (13) having a second conductivity type different from the first conductivity type by ion implantation into a first impurity region; A step (S20) of forming an impurity region (19), an electric field relaxation region (21), and at least one guard ring region (22).
  • the second impurity region is located in the first impurity region and is in contact with the first main surface.
  • the third impurity region is connected to the bottom (13a) of the second impurity region.
  • the electric field relaxation region is located adjacent to the second impurity region and has an impurity concentration lower than that of the third impurity region.
  • a method for manufacturing a silicon carbide semiconductor device includes a step (S30) of forming an oxide film (15a, 15b) on a first main surface of a silicon carbide substrate by thermal oxidation of the silicon carbide substrate, and a second impurity region. Forming an opening (30) in the oxide film so that is exposed, and forming a first electrode (16) electrically connected to the second impurity region through the opening (S40). S50) and a step (S50) of forming a second electrode (20) electrically connected to the second main surface of the silicon carbide substrate.
  • the electric field relaxation region and at least one guard ring region are formed shallower than the second impurity region.
  • the third impurity region can be formed so that the avalanche breakdown is more likely to occur in the third impurity region than in the electric field relaxation region or the guard ring region.
  • the silicon carbide semiconductor device further includes a plurality of cells (7).
  • Each of the plurality of cells includes a second impurity region and a third impurity region.
  • the third impurity concentration profile of the second conductivity type in the third impurity region along the depth direction from the first main surface is set so as to be the same among the plurality of cells.
  • the impurity region is formed.
  • the third impurity region can be formed so that avalanche breakdown can occur in a plurality of cells.
  • the depth from the first main surface to the bottom (19a) of the third impurity region is 0.9 ⁇ m or more.
  • the third impurity region can be formed so that the avalanche breakdown is more likely to occur in the third impurity region than in the electric field relaxation region or the guard ring region.
  • the difference in depth from the first main surface between the bottom of the second impurity region and the bottom of the third impurity region is 0.1 ⁇ m or more.
  • the third impurity region can be clearly distinguished from the second impurity region.
  • the concentration of the second conductivity type impurity in the third impurity region is 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the third impurity region so as to improve the withstand voltage while ensuring the withstand voltage of the silicon carbide semiconductor device.
  • the dose amount of the second conductivity type impurity in the electric field relaxation region is 0.5 ⁇ 10 13 cm ⁇ 2 or more and 5 ⁇ 10 13 cm ⁇ 2 or less.
  • the electric field relaxation region can be formed so as to ensure the breakdown voltage of the silicon carbide semiconductor device.
  • FIG. 1 is a schematic plan view of a silicon carbide semiconductor device 1 according to an embodiment of the present invention.
  • silicon carbide semiconductor device 1 has an element region CL and a termination region TM.
  • the element region CL includes a plurality of MOSFET (Metal Oxide Semiconductor Field Effect Transistor) cells 7 (see FIG. 2).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the termination region TM is provided outside the element region CL and surrounds the element region CL.
  • Silicon carbide semiconductor device 1 further includes a gate pad 2 and a source pad 3.
  • the source wire 4 is connected to the source pad 3.
  • the region 2a is a region immediately below and in the vicinity of the gate pad 2.
  • the region 3 a is a region immediately below and in the vicinity of the source pad 3. The regions 2a and 3a will be described in detail later.
  • FIG. 2 is a schematic cross-sectional view of silicon carbide semiconductor device 1 according to one embodiment of the present invention along II-II in FIG.
  • silicon carbide semiconductor device 1 includes a silicon carbide substrate 10.
  • Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 11 and a drift layer 12 (first impurity region).
  • Silicon carbide single crystal substrate 11 is a semiconductor substrate made of, for example, polytype 4H hexagonal silicon carbide. Silicon carbide single crystal substrate 11 includes a first main surface 11a and a second main surface 11b. The second main surface 11b is located on the opposite side of the first main surface 11a.
  • the conductivity type of silicon carbide single crystal substrate 11 is n-type (first conductivity type).
  • Silicon carbide single crystal substrate 11 includes an impurity (donor) such as N (nitrogen).
  • the impurity concentration of silicon carbide single crystal substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the drift layer 12 is a silicon carbide layer and is made of, for example, polytype 4H hexagonal silicon carbide. In one embodiment, drift layer 12 is an epitaxial layer having n-type. Drift layer 12 is arranged on first main surface 11 a of silicon carbide single crystal substrate 11.
  • Drift layer 12 includes, for example, nitrogen as an impurity (donor).
  • the impurity concentration in drift layer 12 is lower than the impurity concentration in silicon carbide single crystal substrate 11.
  • the impurity concentration of the drift layer 12 is about 1 ⁇ 10 14 cm ⁇ 3 .
  • the thickness Depi of the drift layer 12 is not less than about 10 ⁇ m and not more than about 35 ⁇ m.
  • the drift layer 12 has a first main surface 12a and a second main surface 12b.
  • Second main surface 12 b is located on the opposite side of first main surface 12 a and is in contact with first main surface 11 a of silicon carbide single crystal substrate 11.
  • the first main surface 12 a of the drift layer 12 corresponds to the first main surface of the silicon carbide substrate 10.
  • drift layer 12 is arranged so as to be in dip contact with the first main surface of silicon carbide substrate 10.
  • the second main surface 11 b of the silicon carbide single crystal substrate 11 corresponds to the second main surface of the silicon carbide substrate 10.
  • the second main surface is located on the opposite side of the first main surface.
  • the term “downward” means a direction from the first main surface 12 a of the drift layer 12 toward the second main surface 12 b of the drift layer 12.
  • the Y direction indicates “downward”.
  • the terms “thickness” or “depth” mean the length in the Y direction.
  • Silicon carbide semiconductor device 1 includes body region 13 (second impurity region), source region 14, contact region 18, JTE (Junction Termination Extension) region 21, guard ring region 22, and field stop region 23. including.
  • Body region 13 is arranged inside drift layer 12 so as to be in contact with first main surface 12a of drift layer 12.
  • the depth D PB of the body region 13 from the first major surface 12a is about 0.5 ⁇ m or more.
  • the depth D PB is about 1.0 ⁇ m or less.
  • Body region 13 has a p-type (second conductivity type) as a conductivity type different from n-type.
  • Impurities (acceptors) contained in the body region 13 are, for example, Al (aluminum), B (boron), and the like.
  • the range of impurity concentration in the body region 13 is about 5 ⁇ 10 17 cm ⁇ 3 or more and about 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the source region 14 has n-type conductivity. Source region 14 is disposed inside body region 13 and is in contact with first main surface 12 a of drift layer 12 together with body region 13. Source region 14 is separated from drift layer 12 by body region 13.
  • the depth D PB of the body region 13 When the depth D PB of the body region 13 is shallow, the distance from the bottom of the source region 14 to the bottom 13a of the body region 13 is shortened. For example, the possibility of punch-through tends to increase. Therefore, the depth D PB of the body region 13 needs to be a certain depth. In one embodiment, the depth D PB of the body region 13 is 0.8 ⁇ m or more.
  • Source region 14 includes an impurity such as P (phosphorus).
  • the concentration of impurities contained in the source region 14 is higher than the concentration of impurities contained in the drift layer 12.
  • the impurity concentration of the source region 14 is about 1 ⁇ 10 20 cm ⁇ 3 .
  • Contact region 18 has p-type conductivity.
  • Contact region 18 includes an impurity such as aluminum or boron.
  • the contact region 18 is in contact with the first major surface 12 a of the drift layer 12 together with the body region 13 and the source region 14.
  • the depth D P + of the contact region 18 is larger than the depth D PB of the body region 13 (D P + > D PB ). That is, the contact region 18 protrudes from the bottom 13 a of the body region 13.
  • depth D P + is greater than or equal to 0.9 ⁇ m.
  • the depth D P + is not less than 0.9 ⁇ m and not more than 1.5 ⁇ m.
  • the contact region 18 has a protruding portion 19 (third impurity region) protruding from the bottom portion 13 a of the body region 13.
  • the protrusion 19 contacts the bottom 13 a of the body region 13. Therefore, the protrusion 19 is at a position deeper than the body region 13.
  • the depth D DP is the depth of the bottom 19a of the protrusion 19 with respect to the bottom 13a of the body region 13.
  • the depth D DP is preferably 0.1 ⁇ m or more. Depth D DP can be appropriately determined according to the breakdown voltage required for silicon carbide semiconductor device 1. In one example, the depth D DP is about 0.5 ⁇ m.
  • the concentration of impurities contained in the contact region 18 may be higher than the concentration of impurities contained in the body region 13. Therefore, the protruding portion 19 may have an impurity concentration higher than the concentration of impurities contained in the body region 13.
  • the dose of ion implantation must be increased. For this reason, in the drift layer 12, crystallinity may fall. Or, since the time required for ion implantation becomes longer, the productivity may decrease.
  • the impurity concentration of the protrusion 19 is about 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the impurity concentration of the protrusion 19 may be about 5 ⁇ 10 13 cm ⁇ 3 or more and about 1 ⁇ 10 19 cm ⁇ 3 or less.
  • Protrusion 19 has an impurity concentration in the above range, whereby the withstand voltage can be improved while ensuring the withstand voltage of silicon carbide semiconductor device 1.
  • the impurity concentration profile in the depth direction is not limited.
  • the impurity concentration may decrease as the depth increases from the main surface 12a.
  • the peak of the impurity concentration of the protrusion 19 may be higher than the impurity concentration at the bottom 13a of the body region 13.
  • the JTE region 21 is disposed inside the drift layer 12. JTE region 21 is in contact with first main surface 12 a of drift layer 12. The JTE region 21 corresponds to an electric field relaxation region for relaxing electric field concentration.
  • JTE region 21 has p-type conductivity.
  • Impurities (acceptors) contained in the JTE region 21 are, for example, aluminum and boron.
  • the range of the impurity dose in the JTE region 21 is about 0.5 ⁇ 10 12 cm ⁇ 2 or more and about 5 ⁇ 10 13 cm ⁇ 2 or less. Thereby, the breakdown voltage of silicon carbide semiconductor device 1 can be secured.
  • JTE region 21 is adjacent to body region 13. Therefore, JTE region 21 is electrically connected to body region 13.
  • the depth D JTE of the JTE region 21 from the first main surface 12a is smaller than the depth D PB of the body region 13 (D JTE ⁇ D PB ). That is, the JTE region 21 is shallower than the body region 13.
  • the depth D JTE is 0.3 ⁇ m or more.
  • the depth D JTE is not less than 0.3 ⁇ m and not more than 0.9 ⁇ m. Since the JTE region 21 is shallower than the body region 13, the possibility that an avalanche breakdown occurs in the element region CL can be increased.
  • the guard ring region 22 is disposed outside the JTE region 21 and surrounds the JTE region 21.
  • the guard ring area 22 is separated from the JTE area 21.
  • the guard ring region 22 is in contact with the first major surface 12 a of the drift layer 12.
  • the guard ring region 22 may be separated from the first main surface 12 a of the drift layer 12.
  • the number of guard ring regions 22 or the impurity concentration of guard ring regions 22 is appropriately determined according to the breakdown voltage required for silicon carbide semiconductor device 1.
  • the impurity dose may be substantially the same as the impurity dose in the JTE region 21.
  • the impurity dose in the guard ring region 22 is about 0.5 ⁇ 10 12 cm ⁇ 2 or more and about 5 ⁇ 10 13 cm ⁇ 2 or less.
  • the depth D GR of the guard ring region 22 from the first main surface 12a is smaller than the depth D PB of the body region 13 (D GR ⁇ D PB ). That is, the guard ring region 22 is shallower than the body region 13.
  • the depth D GR has substantially the same depth as the depth D JTE . However, the depth D GR may be different from the depth D JTE .
  • the field stop region 23 has n-type conductivity.
  • the field stop region 23 is disposed on the outer peripheral side of the guard ring region 22.
  • Field stop region 23 has n-type conductivity.
  • the field stop area 23 may be omitted.
  • Silicon carbide semiconductor device 1 further includes gate insulating film 15a, insulating film 15b, source electrode 16, gate electrode 27, source pad electrode 65, drain electrode 20, back surface protective electrode 50, and interlayer insulating film. 70.
  • Cell 7 includes body region 13, contact region 18, source region 14, gate insulating film 15 a, gate electrode 27, and source electrode 16.
  • the gate insulating film 15 a covers at least the surface of the channel region CH in the body region 13.
  • the channel region CH is a part of the body region 13 sandwiched between the drift layer 12 and the source region 14.
  • Gate insulating film 15a is an oxide film made of, for example, silicon dioxide.
  • the thickness of the gate insulating film 15a is, for example, about 50 nm.
  • the gate insulating film 15 a extends from the source region 14 formed in one of the two adjacent body regions 13 to the source region 14 formed in the other body region 13. It is in contact with the region 14 and the drift layer 12. Therefore, the gate insulating film 15a is disposed on the channel region CH of each of the two adjacent body regions 13.
  • the gate electrode 27 is disposed in contact with the gate insulating film 15a.
  • the gate electrode 27 is disposed so as to face the source region of each of the two adjacent body regions 13, the channel region CH, and the portion of the drift layer 12 sandwiched between the two body regions 13. Furthermore, a gate electrode 27 is arranged so as to straddle the body region 13 and the JTE region 21.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or aluminum.
  • the source electrode 16 is in contact with the source region 14 and the contact region 18.
  • Source electrode 16 is electrically connected to source region 14 and contact region 18.
  • the source electrode 16 is made of a material having nickel and silicon.
  • the source electrode 16 may be made of a material having titanium, aluminum, and silicon.
  • source electrode 16 is in ohmic contact with source region 14 and contact region 18.
  • Insulating film 15 b is disposed on first main surface 12 a of drift layer 12 and covers part of body region 13, JTE region 21, guard ring region 22, and field stop region 23.
  • the insulating film 15b is an oxide film made of silicon dioxide (SiO 2 ).
  • the insulating film 15b may have the same thickness as the gate insulating film 15a.
  • the interface fixed charges exist at a density of 5 ⁇ 10 12 cm ⁇ 2 or less, for example.
  • the dose amounts of the JTE region 21 and the guard ring region 22 can vary. By varying the dose amount, the breakdown voltage of silicon carbide semiconductor device 1 is likely to vary. By reducing the interface fixed charge, variation in the dose amount of the second conductivity type impurity for each silicon carbide semiconductor device 1 can be reduced.
  • the interlayer insulating film 70 is disposed on the gate insulating film 15 a and covers the gate electrode 27. In addition, the interlayer insulating film 70 is disposed on the insulating film 15b.
  • the source pad electrode 65 is in contact with the source electrode 16 and is covered with the interlayer insulating film 70.
  • Source pad electrode 65 is made of, for example, aluminum.
  • the source pad electrode 65 and the source electrode 16 may be integrated.
  • drain electrode 20 is disposed in contact with the second main surface 11b of the silicon carbide single crystal substrate 11. Drain electrode 20 is electrically connected to silicon carbide single crystal substrate 11 and electrically connected to drift layer 12 through silicon carbide single crystal substrate 11.
  • the drain electrode 20 may have a configuration similar to that of the source electrode 16, for example. Instead, drain electrode 20 may be made of another material capable of ohmic contact with silicon carbide single crystal substrate 11 such as nickel.
  • the back surface protective electrode 50 is disposed so as to be in contact with the drain electrode 20.
  • the back surface protection electrode 50 is electrically connected to the drain electrode 20.
  • the back surface protective electrode 50 is made of, for example, titanium, nickel, silver, or an alloy thereof.
  • FIG. 3 is a schematic diagram for explaining the improvement of the tolerance with the silicon carbide semiconductor device 1 according to one embodiment of the present invention.
  • drain voltage Vd is applied to silicon carbide single crystal substrate 11 and drift layer 12 via back surface protective electrode 50 and drain electrode 20.
  • a gate voltage Vg is applied to the gate electrode 27.
  • Source voltage Vs is applied to source region 14 and contact region 18 via source pad electrode 65 and source electrode 16.
  • Source voltage Vs is applied to body region 13 via contact region 18.
  • the gate insulating film 15 a is sandwiched between the body region 13 and the gate electrode 27.
  • the voltage applied to the gate insulating film 15a is a voltage corresponding to the difference between the gate voltage Vg and the source voltage Vs. This voltage is controlled so as not to exceed the withstand voltage of the gate insulating film 15a.
  • silicon carbide semiconductor device 1 is an n-channel MOSFET.
  • drain voltage Vd is higher than source voltage Vs. Therefore, in use of silicon carbide semiconductor device 1 under a high voltage, drain voltage Vd is higher than source voltage Vs.
  • the body region 13 and the JTE region 21 are electrically connected. Each voltage of body region 13 and JTE region 21 is lower than drain voltage Vd. Accordingly, a reverse bias voltage is applied between the drift layer 12 and the body region 13. Similarly, the reverse bias voltage is applied between the drift layer 12 and the contact region 18 and between the drift layer 12 and the JTE region 21.
  • the breakdown voltage of the silicon carbide semiconductor device 1 depends on the thickness of the drift layer 12.
  • the contact region 18 has a protrusion 19. The portion where the thickness of the drift layer 12 is the smallest is immediately below the protruding portion 19. Avalanche breakdown is likely to occur immediately below the protrusion 19.
  • contact region 18, JTE region 21, and guard ring region 22 are in contact with a common plane (first main surface 12a). As a result, an avalanche breakdown is likely to occur in the protrusion 19 of the contact region 18.
  • the breakdown current I br flows from the drift layer 12 to the source pad electrode 65 through the contact region 18 and the source electrode 16.
  • the withstand capability of the silicon carbide semiconductor device can be increased.
  • the safe operation area (SOA) of the silicon carbide semiconductor device can be expanded.
  • FIG. 4 is shown in order to clarify the advantage of silicon carbide semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 4 is a cross sectional view showing one structural example of the silicon carbide semiconductor device.
  • the contact region 18 is disposed inside the body region 13. That is, the contact region 18 does not have the protruding portion 19.
  • the depth D JTE of the JTE region 21 and the depth D GR of the guard ring are the same as the depth D PB of the body region 13.
  • an avalanche breakdown is likely to occur in the termination region TM.
  • an avalanche breakdown occurs in the JTE region 21.
  • the breakdown current I br flows through the JTE region 21 and the body region 13.
  • the impurity concentration of the JTE region 21 and the body region 13 is small. Furthermore, the length of the JTE region 21 in the X direction is larger than the depth D P + of the contact region 18 shown in FIG. Therefore, the JTE region 21 is a high resistance region. Heat is generated by the breakdown current Ibr flowing through the JTE region 21. More heat is likely to be generated than when the breakdown current Ibr flows through the contact region 18. Therefore, silicon carbide semiconductor device 1 is susceptible to thermal damage.
  • the electric field between JTE region 21 and gate electrode 27 is increased.
  • a voltage of several thousand volts may be applied to silicon carbide substrate 10.
  • the insulating film 15b is made of an oxide film (silicon dioxide film). Further, the thickness of the insulating film 15b is approximately the same as that of the gate insulating film 15a (for example, 40 nm).
  • the dielectric breakdown of the insulating film 15b may occur.
  • a leakage current (indicated by a dashed arrow) flows from the JTE region 21 toward the gate electrode 27.
  • breakdown can be caused in the contact region 18 (projecting portion 19) in the element region CL. Therefore, not only can the withstand capability of silicon carbide semiconductor device 1 be increased, but also the possibility of dielectric breakdown of insulating film 15b can be reduced.
  • FIG. 5 is a flowchart illustrating a method for manufacturing silicon carbide semiconductor device 1 according to the present embodiment.
  • a step (S10) of preparing a silicon carbide substrate is performed.
  • a silicon carbide single crystal substrate 11 made of, for example, polytype 4H hexagonal silicon carbide is prepared.
  • Silicon carbide single crystal substrate 11 has a first main surface 11a and a second main surface 11b.
  • an n-type (first conductivity type) silicon carbide epitaxial layer (drift layer 12) is formed on first main surface 11a by epitaxial growth.
  • First main surface 12 a of drift layer 12 constitutes the first main surface of silicon carbide substrate 10.
  • Second main surface 11 b of silicon carbide single crystal substrate 11 constitutes a second main surface of silicon carbide substrate 10.
  • First main surface of silicon carbide substrate 10 (first main surface 12a of drift layer 12) is a surface that is off, for example, about 8 ° or less from the (0001) plane.
  • a step of forming an impurity region (S20: FIG. 5) is performed. As shown in FIG. 7, ion implantation is selectively performed on first main surface 12a of drift layer 12 by photolithography and ion implantation. A nitrogen annealing step may be performed after each ion implantation step.
  • a p-type impurity such as aluminum is selectively ion-implanted into the drift layer 12. Thereby, the body region 13 is formed.
  • the p-type impurity is implanted into the drift layer 12 so that the depth from the first major surface 12a to the bottom 13a of the body region 13 is 0.9 ⁇ m or more.
  • the JTE region 21 and the guard ring region 22 are formed.
  • the dose amount of p-type impurity ions for forming the JTE region 21 and the guard ring region 22 is 0.5 ⁇ 10 13 cm ⁇ 2 or more and 5 ⁇ 10 13 cm ⁇ 2 or less.
  • JTE region 21 and guard ring region 22 are formed shallower than body region 13.
  • the JTE region 21 is formed so as to be adjacent to the body region 13.
  • the order of forming the body region 13 and the JTE region 21 is not limited.
  • the JTE region 21 and the guard ring region 22 may be formed after the body region 13 or may be formed prior to the body region 13.
  • n-type impurities such as phosphorus are ion-implanted into the drift layer 12. Thereby, a field stop region 23 is formed. Similarly, n-type impurity such as phosphorus is ion-implanted into body region 13. Thereby, the source region 14 is formed.
  • a p-type impurity such as aluminum is ion-implanted into the source region 14. Thereby, the contact region 18 is formed.
  • the energy of ion implantation for forming the contact region 18 is higher than the energy of ion implantation for forming the body region 13.
  • the protrusion part 19 which protrudes from the bottom part 13a of the body area
  • the protrusion 19 is formed such that the distance from the bottom 13a of the body region 13 to the bottom 19a of the protrusion 19 is 0.1 ⁇ m or more.
  • the concentration profile of the protrusion 19 can be the same among the plurality of cells 7 (see FIG. 2).
  • the protrusion 19 is formed so that the p-type impurity concentration is 1 ⁇ 10 19 cm ⁇ 3 or less.
  • a step of forming an insulating film (S30: FIG. 5) is performed.
  • gate insulating film 15 a and insulating film 15 b are formed on drift layer 12.
  • silicon carbide substrate 10 is held in an oxygen atmosphere at a temperature of about 1300 ° C. for about 1 hour, for example.
  • gate insulating film 15a and insulating film 15b are formed.
  • a polysilicon film doped with impurities is formed on the gate insulating film 15a by, for example, a CVD (Chemical Vapor Deposition) method.
  • the gate electrode 27 is formed by photolithography and etching processes.
  • a step of forming the interlayer insulating film 70 is performed.
  • the interlayer insulating film 70 made of silicon dioxide is formed so as to cover the gate electrode 27 by the CVD method.
  • Opening 30 is formed in interlayer insulating film 70 and gate insulating film 15a so that contact region 18 and source region 14 are exposed by photolithography and etching.
  • an electrode forming step (S50: FIG. 5) is performed.
  • the metal layer is formed on the first main surface of silicon carbide substrate 10 (first main surface 12a of drift layer 12) by sputtering.
  • the metal layer may include, for example, a Ti (titanium) layer, an Al (aluminum) layer, and a Si (silicon) layer. Annealing may be performed after forming the metal layer. Thereby, the source electrode 16 is formed.
  • a step of forming the source pad electrode 65 is performed.
  • source pad electrode 65 made of a material containing aluminum is formed.
  • drain electrode 20 is formed on second main surface 11 b of silicon carbide single crystal substrate 11.
  • the back surface protection electrode 50 is formed on the drain electrode 20.
  • FIG. 2 shows the configuration of the peripheral portion of the element region CL.
  • the configuration in the central part of the element region CL will be described.
  • the configuration of the cell 7 in the central portion of the element region CL is the same as the configuration in the peripheral portion of the element region CL.
  • the contact region 18 has a protruding portion 19 connected to the bottom portion 13 a of the body region 13.
  • All the contact regions 18 of the plurality of cells 7 in the element region CL may have protrusions 19.
  • all contact regions 18 have the same concentration profile for the second conductivity type impurity. According to such a configuration, an avalanche breakdown can occur at a plurality of locations inside the element region CL. In this case, the breakdown current can be dispersed. Therefore, it can be expected that the tolerance is further increased. Furthermore, a plurality of contact regions 18 can be formed by the same process.
  • FIG. 10 is a diagram showing another example of the configuration of the cells in the element region CL.
  • the contact region 18 may be disposed inside the body region 13 in the cell 7 at the center of the element region CL. That is, the cell 7 at the center of the element region CL does not have the protruding portion 19. According to this configuration, an avalanche breakdown can be easily generated in the peripheral portion of the element region CL, that is, in a portion close to the boundary between the element region CL and the termination region TM.
  • the contact region 18 may be disposed inside the body region 13 as shown in FIG.
  • the breakdown current flows through the source wire 4 via the contact region 18, the source electrode 16, and the source pad electrode 65.
  • the path of the breakdown current Ibr is shorter than when a breakdown occurs elsewhere. Therefore, thermal damage can be reduced. Therefore, in the cell in the region 3 a, the contact region 18 can have a protruding portion 19 that protrudes from the body region 13.
  • silicon carbide semiconductor device 1 is a planar MOSFET.
  • silicon carbide semiconductor device 1 is not limited to a planar MOSFET.
  • silicon carbide semiconductor device 1 may be, for example, a trench MOSFET.
  • Trench TR has side SW and bottom BT.
  • Side SW extends from first main surface 12 a of drift layer 12 through source region 14 and body region 13 to the inside of drift layer 12. In other words, the joint surface between the body region 13 and the drift layer 12 intersects the side portion SW.
  • a channel region CH is formed in a portion of the body region 13 that is in contact with the gate insulating film 15a (a portion of the body region 13 sandwiched between the source region 14 and the drift layer 12).
  • the side portion SW is a surface inclined with respect to the first main surface 12a of the drift layer 12 so as to approach the second main surface 12b of the drift layer 12.
  • the two opposing side portions SW expand in a tapered shape toward the first main surface 12a of the drift layer 12.
  • the side SW has a predetermined crystal plane (also referred to as a special plane) in a portion on the body region 13.
  • the “special surface” is a surface including the first surface having the surface orientation ⁇ 0-33-8 ⁇ . More preferably, the special surface includes the first surface microscopically and further includes the second surface having the surface orientation ⁇ 0-11-1 ⁇ microscopically. More preferably, the first surface and the second surface include a composite surface having a surface orientation ⁇ 0-11-2 ⁇ .
  • the special surface can be defined as a surface having an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ surface. “Macroscopic” means ignoring microstructures having dimensions on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the type of silicon carbide semiconductor device 1 is not limited to MOSFET.
  • the silicon carbide semiconductor device 1 may be an IGBT (Insulated Gate Bipolar Transistor), a JFET (Junction Field Effect Transistor), a bipolar transistor, or a Schottky barrier diode.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. There may be.

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Abstract

炭化珪素半導体装置は、第１の主面に接し、第１の導電型を有するドリフト層と、ドリフト層内に位置し、第１の主面に接し、第２の導電肩を有するボディ領域と、第２の導電型を有し、かつボディ領域の底部につながった、突出部とを含む。製造方法は、炭化珪素基板のドリフト層内に、イオン注入によって、各々が第２の導電型を有するボディ領域と、突出部と、ＪＴＥ領域と、少なくとも１つのガードリング領域とを形成する工程を備える。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置およびその製造方法に関する。
　本出願は、２０１５年９月２４日出願の日本出願第２０１５－１８６５３８号に基づく優先権を主張し、前記日本出願に記載されたすべての記載内容を援用するものである。
　たとえば国際公開第２０１２／０４９８７２号（特許文献１）は、リサーフ（ＲＥＳＵＲＦ：Reduced　Surface　Field）層を有する半導体装置を開示する。このリサーフ層は、活性領域を囲む複数の層を含む。
国際公開第２０１２／０４９８７２号
　本発明の一態様に係る炭化珪素半導体装置は、第１の主面と、第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を備える。炭化珪素基板は、第１の主面に接し、かつ第１の導電型を有する第１の不純物領域と、第１の不純物領域内に位置し、第１の主面に接し、かつ第１の導電型と異なる第２の導電型を有する、第２の不純物領域と、第２の導電型を有し、かつ第２の不純物領域の底部につながった、第３の不純物領域と、第２の導電型を有し、第２の不純物領域に隣接して位置し、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する電界緩和領域と、第２の導電型を有し、電界緩和領域に対して、第２の不純物領域とは反対側に位置し、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する、少なくとも１つのガードリング領域とを含む。炭化珪素半導体装置は、炭化珪素基板の第１の主面上に位置し、第２の不純物領域を露出させる開口部を有する酸化膜と、開口部を通じて第２の不純物領域に電気的に接続された第１の電極と、炭化珪素基板の第２の主面に電気的に接続された第２の電極とをさらに備える。
　本発明の一態様に係る炭化珪素半導体装置の製造方法は、第１の主面と、第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程を備える。炭化珪素基板は、第１の主面に接し、かつ第１の導電型を有する第１の不純物領域を含む。炭化珪素半導体装置の製造方法は、第１の不純物領域内に、イオン注入によって、各々が第１の導電型と異なる第２の導電型を有する、第２の不純物領域と、第３の不純物領域と、電界緩和領域と、少なくとも１つのガードリング領域とを形成する工程をさらに備える。第２の不純物領域は、第１の不純物領域内に位置し、かつ第１の主面に接する。第３の不純物領域は、第２の不純物領域の底部につながる。電界緩和領域は、第２の不純物領域に隣接して位置し、かつ、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する。少なくとも１つのガードリング領域は、電界緩和領域に対して、第２の不純物領域とは反対側に位置し、かつ、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する。炭化珪素半導体装置の製造方法は、炭化珪素基板の熱酸化によって、炭化珪素基板の第１の主面上に、酸化膜を形成する工程と、第２の不純物領域が露出するように、酸化膜に開口部を形成する工程と、開口部を通じて第２の不純物領域に電気的に接続された第１の電極を形成する工程と、炭化珪素基板の第２の主面に電気的に接続された第２の電極を形成する工程とをさらに備える。
本発明の一実施の形態に係る炭化珪素半導体装置の概略的な平面図である。 図１のＩＩ－ＩＩに沿った、本発明の一実施の形態に係る炭化珪素半導体装置１の概略断面図である。 本発明の一実施形態に係る炭化珪素半導体装置による耐量の向上を説明するための模式図である。 炭化珪素半導体装置の１つの構造例を示した断面図である。 本実施の形態に係る炭化珪素半導体装置の製造方法を説明したフローチャートである。 炭化珪素単結晶基板準備工程を説明するための炭化珪素基板の断面図である。 不純物領域形成する工程を説明するための炭化珪素基板の断面図である。 絶縁膜形成工程およびコンタクト領域形成工程を説明するための炭化珪素基板の断面図である。 素子領域の中央部分のセルの構成の例を説明するための炭化珪素基板の断面図である。 素子領域内のセルの構成の別の例を示した図である。 本実施の形態に係る炭化珪素半導体装置の他の例を示した断面図である。
　［本開示が解決しようとする課題］
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。半導体装置の高耐圧化を達成するために、半導体装置の材料に加えて、半導体装置の構造について検討が進められている。高耐圧化を達成するためには半導体装置の終端領域での電界緩和構造が重要である。
　信頼性向上の観点から、パワーデバイスでは、アバランシェ耐量などの耐量を高くすることが求められる。本開示の目的は、耐量を高めることが可能な炭化珪素半導体装置およびその製造方法を提供することである。
［本開示の効果］
　本開示によれば、耐量を高めることが可能な炭化珪素半導体装置およびその製造方法を提供することができる。
　[本発明の実施形態の説明]
　以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一または対応する要素には同一の符号を付して、それらについての詳細な説明は繰り返さない。
　本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付すことで結晶学上の負の指数が表現される。また角度の記載には、全方位角を３６０度とする系を用いている。
　最初に本発明の実施態様を列記して説明する。
　（１）本発明の一態様に係る炭化珪素半導体装置は、第１の主面（１２ａ）と、第１の主面の反対側に位置する第２の主面（１１ｂ）とを有する炭化珪素基板（１０）を備える。炭化珪素基板は、第１の主面に接し、かつ第１の導電型を有する第１の不純物領域（１２）と、第１の不純物領域内に位置し、第１の主面に接し、かつ第１の導電型と異なる第２の導電型を有する、第２の不純物領域（１３）と、第２の導電型を有し、かつ第２の不純物領域の底部（１３ａ）につながった、第３の不純物領域（１９）と、第２の導電型を有し、第２の不純物領域に隣接して位置し、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する電界緩和領域（２１）と、第２の導電型を有し、電界緩和領域に対して、第２の不純物領域とは反対側に位置し、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する、少なくとも１つのガードリング領域（２２）とを含む。炭化珪素半導体装置は、炭化珪素基板の第１の主面上に位置し、第２の不純物領域を露出させる開口部を有する酸化膜（１５ａ，１５ｂ）と、開口部を通じて第２の不純物領域に電気的に接続された第１の電極（１６）と、炭化珪素基板の第２の主面に電気的に接続された第２の電極（２０）とをさらに備える。
　上記によれば、耐量を高めることが可能な炭化珪素半導体装置を提供できる。炭化珪素半導体装置の内部においてアバランシェブレークダウンが発生した場合、ブレークダウン電流が流れる。アバランシェブレークダウンは、電界緩和領域あるいはガードリング領域よりも、突出部において生じやすい。突出部においてアバランシェブレークダウンが生じた場合に、突出部および第２の不純物領域にブレークダウン電流が流れる。ブレークダウン電流によって熱が発生する。突出部は、電界緩和領域あるいはガードリング領域よりも、不純物濃度の高い領域である。したがってブレークダウン電流が流れる経路の電気抵抗値が低い。これにより熱の発生量を抑えることができるので、炭化珪素半導体装置の耐量を高めることができる。
　（２）好ましくは、第１の主面を深さの基準位置とした場合、電界緩和領域および少なくとも１つのガードリング領域は、第２の不純物領域よりも浅い。
　上記によれば、アバランシェブレークダウンを、電界緩和領域あるいはガードリング領域よりも、第３の不純物領域において生じやすくすることができる。
　（３）好ましくは、炭化珪素半導体装置は、複数のセル（７）をさらに備える。複数のセルの各々は、第２の不純物領域と、第３の不純物領域とを含む。第１の主面からの深さ方向に沿った、第３の不純物領域の第２の導電型の不純物の濃度プロファイルは、複数のセルの間で同じである。
　上記によれば、複数のセルにおいて、アバランシェブレークダウンが生じうる。ブレークダウン電流が分散することによって、耐量をより高くすることが期待できる。
　（４）好ましくは、第１の主面から第３の不純物領域の底部（１９ａ）までの深さは、０．９μｍ以上である。
　上記によれば、アバランシェブレークダウンを、電界緩和領域あるいはガードリング領域よりも、第３の不純物領域において生じやすくすることができる。
　（５）好ましくは、第２の不純物領域の底部と第３の不純物領域の底部との間の、第１の主面からの深さの差は、０．１μｍ以上である。
　上記によれば、第３の不純物領域を第２の不純物領域と明確に区別することができる。したがってアバランシェブレークダウンを、電界緩和領域あるいはガードリング領域よりも、第３の不純物領域において生じやすくすることができる。
　（６）好ましくは、第３の不純物領域における第２の導電型の不純物の濃度は、１×１０19ｃｍ-3以下である。
　上記によれば、炭化珪素半導体装置の耐圧を確保しつつ耐量を向上させることができる。
　（７）好ましくは、電界緩和領域における第２の導電型の不純物のドーズ量は、０．５×１０13ｃｍ-2以上かつ５×１０13ｃｍ-2以下である。
　上記によれば、炭化珪素半導体装置の耐圧を確保することができる。
　（８）本発明の一態様に係る炭化珪素半導体装置の製造方法は、第１の主面と、第１の主面の反対側に位置する第２の主面（１１ｂ）とを有する炭化珪素基板（１０）を準備する工程（Ｓ１０）を備える。炭化珪素基板は、第１の主面に接し、かつ第１の導電型を有する第１の不純物領域（１２）を含む。炭化珪素半導体装置の製造方法は、第１の不純物領域内に、イオン注入によって、各々が第１の導電型と異なる第２の導電型を有する、第２の不純物領域（１３）と、第３の不純物領域（１９）と、電界緩和領域（２１）と、少なくとも１つのガードリング領域（２２）とを形成する工程（Ｓ２０）をさらに備える。第２の不純物領域は、第１の不純物領域内に位置し、かつ第１の主面に接する。第３の不純物領域は、第２の不純物領域の底部（１３ａ）につながる。電界緩和領域は、第２の不純物領域に隣接して位置し、かつ、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する。少なくとも１つのガードリング領域は、電界緩和領域に対して、第２の不純物領域とは反対側に位置し、かつ、第３の不純物領域の不純物濃度よりも低い不純物濃度を有する。炭化珪素半導体装置の製造方法は、炭化珪素基板の熱酸化によって、炭化珪素基板の第１の主面上に、酸化膜（１５ａ，１５ｂ）を形成する工程（Ｓ３０）と、第２の不純物領域が露出するように、酸化膜に開口部（３０）を形成する工程（Ｓ４０）と、開口部を通じて第２の不純物領域に電気的に接続された第１の電極（１６）を形成する工程（Ｓ５０）と、炭化珪素基板の第２の主面に電気的に接続された第２の電極（２０）を形成する工程（Ｓ５０）とをさらに備える。
　上記によれば、耐量を高めることが可能な炭化珪素半導体装置を提供できる。
　（９）好ましくは、形成する工程において、第１の主面を深さの基準位置とした場合、電界緩和領域および少なくとも１つのガードリング領域を、第２の不純物領域よりも浅く形成する。
　上記によれば、アバランシェブレークダウンが、電界緩和領域あるいはガードリング領域よりも、第３の不純物領域において生じやすくなるように第３の不純物領域を形成することができる。
　（１０）好ましくは、炭化珪素半導体装置は、複数のセル（７）をさらに備える。複数のセルの各々は、第２の不純物領域と、第３の不純物領域とを含む。形成する工程において、第１の主面からの深さ方向に沿った、第３の不純物領域の第２の導電型の不純物の濃度プロファイルが、複数のセルの間で同じであるように第３の不純物領域を形成する。
　上記によれば、複数のセルにおいて、アバランシェブレークダウンが生じうるように、第３の不純物領域を形成することができる。
　（１１）好ましくは、第１の主面から第３の不純物領域の底部（１９ａ）までの深さは、０．９μｍ以上である。
　上記によれば、アバランシェブレークダウンが、電界緩和領域あるいはガードリング領域よりも、第３の不純物領域において生じやすくなるように第３の不純物領域を形成することができる。
　（１２）好ましくは、第２の不純物領域の底部と第３の不純物領域の底部との間の、第１の主面からの深さの差は、０．１μｍ以上である。
　上記によれば第３の不純物領域を第２の不純物領域と明確に区別することができる。
　（１３）好ましくは、第３の不純物領域における第２の導電型の不純物の濃度は、１×１０19ｃｍ-3以下である。
　上記によれば、炭化珪素半導体装置の耐圧を確保しつつ耐量を向上させるように第３の不純物領域を形成することができる。
　（１４）好ましくは、形成する工程において、電界緩和領域における第２の導電型の不純物のドーズ量は、０．５×１０13ｃｍ-2以上かつ５×１０13ｃｍ-2以下である。
　上記によれば、炭化珪素半導体装置の耐圧を確保するように電界緩和領域を形成することができる。
　[本発明の実施形態の詳細]
　図１は、本発明の一実施の形態に係る炭化珪素半導体装置１の概略的な平面図である。図１に示されるように、炭化珪素半導体装置１は、素子領域ＣＬと、終端領域ＴＭとを有する。素子領域ＣＬは、複数のＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）セル７（図２参照）を含む。終端領域ＴＭは、素子領域ＣＬの外側に設けられて、素子領域ＣＬを囲む。
　炭化珪素半導体装置１は、さらにゲートパッド２と、ソースパッド３とを含む。ソースワイヤ４は、ソースパッド３に接続される。領域２ａは、ゲートパッド２の直下および近傍の領域である。領域３ａは、ソースパッド３の直下および近傍の領域である。領域２ａ，３ａについては後に詳細に説明する。
　図２は、図１のＩＩ－ＩＩに沿った、本発明の一実施の形態に係る炭化珪素半導体装置１の概略断面図である。図２に示されるように、炭化珪素半導体装置１は、炭化珪素基板１０を含む。炭化珪素基板１０は、炭化珪素単結晶基板１１と、ドリフト層１２（第１の不純物領域）とを含む。
　炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる半導体基板である。炭化珪素単結晶基板１１は、第１の主面１１ａと、第２の主面１１ｂとを含む。第２の主面１１ｂは、第１の主面１１ａの反対側に位置する。
　炭化珪素単結晶基板１１の導電型は、ｎ型（第１の導電型）である。炭化珪素単結晶基板１１は、たとえばＮ（窒素）などの不純物（ドナー）を含む。炭化珪素単結晶基板１１の不純物濃度は、たとえば１．０×１０18ｃｍ-3程度である。
　ドリフト層１２は、炭化珪素層であり、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。一実施形態では、ドリフト層１２は、ｎ型を有するエピタキシャル層である。ドリフト層１２は、炭化珪素単結晶基板１１の第１の主面１１ａ上に配置される。
　ドリフト層１２は、たとえば窒素を不純物（ドナー）として含む。ドリフト層１２における不純物濃度は、炭化珪素単結晶基板１１における不純物濃度よりも低い。一実施形態では、ドリフト層１２の不純物濃度は、１×１０14ｃｍ-3程度である。ドリフト層１２の厚みＤｅｐｉは、１０μｍ程度以上３５μｍ程度以下である。
　ドリフト層１２は、第１の主面１２ａおよび第２の主面１２ｂを有する。第２の主面１２ｂは、第１の主面１２ａの反対側に位置するとともに、炭化珪素単結晶基板１１の第１の主面１１ａに接触する。
　この実施形態では、ドリフト層１２の第１の主面１２ａが、炭化珪素基板１０の第１の主面に相当する。換言すれば、炭化珪素基板１０の第１の主面にドリフ接するようにドリフト層１２が配置される。
　炭化珪素単結晶基板１１の第２の主面１１ｂは、炭化珪素基板１０の第２の主面に相当する。第２の主面は、第１の主面の反対側に位置する。
　本明細書において、「下方」との用語は、ドリフト層１２の第１の主面１２ａからドリフト層１２の第２の主面１２ｂに向かう向きを意味する。図２および以後に説明する図面において、Ｙ方向が「下方」を示す。さらに本明細書において、「厚み」または「深さ」との用語は、Ｙ方向の長さを意味する。
　炭化珪素半導体装置１は、ボディ領域１３（第２の不純物領域）と、ソース領域１４と、コンタクト領域１８と、ＪＴＥ（Junction　Termination　Extension）領域２１と、ガードリング領域２２と、フィールドストップ領域２３とを含む。
　ボディ領域１３は、ドリフト層１２の第１の主面１２ａに接するように、ドリフト層１２の内部に配置される。一実施形態では、第１の主面１２ａからのボディ領域１３の深さＤPBは、０．５μｍ程度以上である。好ましくは、深さＤPBは、１．０μｍ程度以下である。
　ボディ領域１３は、ｎ型とは異なる導電型としてｐ型（第２の導電型）を有する。ボディ領域１３に含まれる不純物（アクセプタ）は、は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。一実施形態では、ボディ領域１３の不純物濃度の範囲は、５×１０17ｃｍ-3程度以上１×１０18ｃｍ-3程度以下である。
　ソース領域１４は、導電型としてｎ型を有する。ソース領域１４は、ボディ領域１３の内部に配置され、かつボディ領域１３とともにドリフト層１２の第１の主面１２ａに接している。ソース領域１４は、ボディ領域１３によってドリフト層１２から隔てられる。
　ボディ領域１３の深さＤPBが浅くなると、ソース領域１４の底部からボディ領域１３の底部１３ａまでの距離が短くなる。たとえば、パンチスルーの可能性が高くなりやすい。したがって、ボディ領域１３の深さＤPBをある程度の深さとする必要がある。一実施形態では、ボディ領域１３の深さＤPBは、０．８μｍ以上である。
　ソース領域１４は、たとえばＰ（リン）などの不純物を含む。ソース領域１４に含まれる不純物の濃度は、ドリフト層１２に含まれる不純物の濃度よりも高い。一例として、ソース領域１４の不純物濃度は、１×１０20ｃｍ-3程度である。
　コンタクト領域１８は、導電型としてｐ型を有する。コンタクト領域１８は、たとえばアルミニウムあるいはホウ素などの不純物を含む。
　この実施形態では、コンタクト領域１８は、ボディ領域１３およびソース領域１４とともに、ドリフト層１２の第１の主面１２ａに接する。コンタクト領域１８の深さＤP+は、ボディ領域１３の深さＤPBよりも大きい（ＤP+＞ＤPB）。すなわち、コンタクト領域１８は、ボディ領域１３の底部１３ａから突出する。一実施形態では、深さＤP+は、０．９μｍ以上である。好ましくは、深さＤP+は、０．９μｍ以上１．５μｍ以下である。これにより、後述するように、アバランシェブレークダウンは、ＪＴＥ領域２１あるいはガードリング領域２２よりも、コンタクト領域１８において生じやすくなる。
　コンタクト領域１８は、ボディ領域１３の底部１３ａから突出した突出部１９（第３の不純物領域）を有する。突出部１９は、ボディ領域１３の底部１３ａに接する。したがって突出部１９は、ボディ領域１３よりも深い位置にある。深さＤDPは、ボディ領域１３の底部１３ａを基準とした、突出部１９の底部１９ａの深さである。深さＤDPは、ボディ領域１３の底部１３ａと、突出部１９の底部１９ａとの間の、主面１２ａからの深さの差に相当する。すなわち、ＤDP＝ＤP+－ＤPBである。ボディ領域１３の底部１３ａに突出部１９が確実に存在するために、深さＤDPは、０．１μｍ以上であることが好ましい。深さＤDPは、炭化珪素半導体装置１に要求される耐圧に応じて適切に定めることができる。一例では、深さＤDPは、０．５μｍ程度である。
　コンタクト領域１８に含まれる不純物の濃度は、ボディ領域１３に含まれる不純物の濃度よりも高くてもよい。したがって、突出部１９は、ボディ領域１３に含まれる不純物の濃度よりも高い不純物濃度を有していてもよい。しかし不純物濃度を高くするためにはイオン注入のドーズ量を多くしなければならない。このため、ドリフト層１２において、結晶性が低下する可能性がある。あるいは、イオン注入に要する時間が長くなるため、生産性が低下する可能性がある。
　一例では、突出部１９の不純物濃度は１×１０19ｃｍ-3程度以下である。たとえば突出部１９の不純物濃度は、５×１０13ｃｍ-3程度以上かつ１×１０19ｃｍ-3程度以下でもよい。突出部１９が上記範囲の不純物濃度を有することにより、炭化珪素半導体装置１の耐圧を確保しつつ耐量を向上させることができる。
　コンタクト領域１８において、不純物の深さ方向の濃度プロファイルは限定されない。たとえば主面１２ａから深くなるにつれて不純物濃度が低下してもよい。ボディ領域１３の底部１３ａにおける不純物濃度よりも、突出部１９の不純物濃度のピークが高くてもよい。
　ＪＴＥ領域２１は、ドリフト層１２の内部に配置される。ＪＴＥ領域２１は、ドリフト層１２の第１の主面１２ａに接する。ＪＴＥ領域２１は、電界集中を緩和するための電界緩和領域に相当する。
　ＪＴＥ領域２１は、導電型としてｐ型を有する。ＪＴＥ領域２１に含まれる不純物（アクセプタ）は、たとえばアルミニウム、ホウ素などである。一実施形態では、ＪＴＥ領域２１の不純物のドーズ量の範囲は、０．５×１０12ｃｍ-2程度以上５×１０13ｃｍ-2程度以下である。これにより炭化珪素半導体装置１の耐圧を確保することができる。
　ＪＴＥ領域２１は、ボディ領域１３に隣接する。したがってＪＴＥ領域２１は、ボディ領域１３に電気的に接続される。第１の主面１２ａからのＪＴＥ領域２１の深さＤJTEは、ボディ領域１３の深さＤPBよりも小さい（ＤJTE＜ＤPB）。すなわちＪＴＥ領域２１は、ボディ領域１３より浅い。一実施形態では、深さＤJTEは、０．３μｍ以上である。好ましくは、深さＤJTEは、０．３μｍ以上０．９μｍ以下である。ＪＴＥ領域２１がボディ領域１３より浅いことにより、アバランシェブレークダウンが素子領域ＣＬにおいて起こる可能性を高くすることができる。
　ガードリング領域２２は、ＪＴＥ領域２１の外側に配置され、かつＪＴＥ領域２１を囲む。ガードリング領域２２は、ＪＴＥ領域２１と離される。図２に示される構成では、ガードリング領域２２は、ドリフト層１２の第１の主面１２ａに接する。しかしガードリング領域２２は、ドリフト層１２の第１の主面１２ａから離されていてもよい。ガードリング領域２２の数、あるいはガードリング領域２２の不純物濃度は、炭化珪素半導体装置１に要求される耐圧に応じて適切に定められる。ガードリング領域２２において、不純物のドーズ量は、ＪＴＥ領域２１の不純物のドーズ量と実質的に同じであってもよい。一実施形態では、ガードリング領域２２の不純物のドーズ量は、０．５×１０12ｃｍ-2程度以上５×１０13ｃｍ-2程度以下である。
　第１の主面１２ａからのガードリング領域２２の深さＤGRは、ボディ領域１３の深さＤPBよりも小さい（ＤGR＜ＤPB）。すなわちガードリング領域２２はボディ領域１３よりも浅い。一実施形態では、深さＤGRは、深さＤJTEと実質的に同じ深さを有する。しかしながら、深さＤGRは、深さＤJTEと異なっていてもよい。
　フィールドストップ領域２３は、導電型としてｎ型を有する。フィールドストップ領域２３は、ガードリング領域２２の外周側に配置される。フィールドストップ領域２３は、導電型としてｎ型を有する。フィールドストップ領域２３は、省略されてもよい。
　炭化珪素半導体装置１は、さらに、ゲート絶縁膜１５ａと、絶縁膜１５ｂと、ソース電極１６と、ゲート電極２７と、ソースパッド電極６５と、ドレイン電極２０と、裏面保護電極５０と、層間絶縁膜７０とを含む。セル７は、ボディ領域１３、コンタクト領域１８、ソース領域１４、ゲート絶縁膜１５ａ、ゲート電極２７、およびソース電極１６を含む。
　ゲート絶縁膜１５ａは、ボディ領域１３のうち少なくともチャネル領域ＣＨの表面を覆う。チャネル領域ＣＨは、ドリフト層１２とソース領域１４とに挟まれたボディ領域１３の部分である。ゲート絶縁膜１５ａは、たとえば二酸化珪素からなる酸化膜である。ゲート絶縁膜１５ａの厚みは、たとえば５０ｎｍ程度である。
　ゲート絶縁膜１５ａは、隣り合う２つのボディ領域１３のうちの一方に形成されたソース領域１４から、他方のボディ領域１３に形成されたソース領域１４まで延在するように、ボディ領域１３、ソース領域１４およびドリフト層１２に接する。したがって、ゲート絶縁膜１５ａは、隣り合う２つのボディ領域１３の各々のチャネル領域ＣＨの上に配置される。
　ゲート電極２７は、ゲート絶縁膜１５ａに接して配置される。ゲート電極２７は、隣り合う２つのボディ領域１３の各々のソース領域、チャネル領域ＣＨ、および、それら２つのボディ領域１３に挟まれたドリフト層１２の部分に対向して配置される。さらに、ボディ領域１３およびＪＴＥ領域２１を跨ぐように、ゲート電極２７が配置される。ゲート電極２７は、たとえば不純物が添加されたポリシリコン、あるいはアルミニウムなどの導電体からなる。
　ソース電極１６は、ソース領域１４およびコンタクト領域１８に接する。ソース電極１６は、ソース領域１４およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極１６は、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。好ましくは、ソース電極１６はソース領域１４およびコンタクト領域１８にオーミック接合される。
　絶縁膜１５ｂは、ドリフト層１２の第１の主面１２ａ上に配置されて、ボディ領域１３の一部と、ＪＴＥ領域２１と、ガードリング領域２２と、フィールドストップ領域２３とを覆う。絶縁膜１５ｂは、二酸化珪素（ＳｉＯ2）からなる酸化膜である。絶縁膜１５ｂは、ゲート絶縁膜１５ａの厚みと同じ厚みを有してもよい。
　絶縁膜１５ｂとＪＴＥ領域２１との界面、および絶縁膜１５ｂとガードリング領域２２との界面において、界面固定電荷は、たとえば５×１０12ｃｍ-2以下の密度で存在することが好ましい。製造工程では、ＪＴＥ領域２１およびガードリング領域２２のドーズ量が変動しうる。ドーズ量が変動することにより、炭化珪素半導体装置１の耐圧も変動しやすくなる。界面固定電荷を下げることにより、第２導電型不純物のドーズ量の炭化珪素半導体装置１ごとのばらつきを低減することができる。
　層間絶縁膜７０は、ゲート絶縁膜１５ａ上に配置されてゲート電極２７を覆う。加えて、層間絶縁膜７０は、絶縁膜１５ｂ上に配置される。
　ソースパッド電極６５は、ソース電極１６に接し、かつ層間絶縁膜７０に被せられる。ソースパッド電極６５はたとえばアルミニウムからなる。ソースパッド電極６５とソース電極１６とが一体化されていてもよい。
　ドレイン電極２０は、炭化珪素単結晶基板１１の第２の主面１１ｂに接するように配置される。ドレイン電極２０は、炭化珪素単結晶基板１１に電気的に接続されるとともに、炭化珪素単結晶基板１１を介してドリフト層１２に電気的に接続される。ドレイン電極２０は、たとえばソース電極１６と同様の構成を有していてもよい。代わりに、ドレイン電極２０は、たとえばニッケルなど、炭化珪素単結晶基板１１とオーミック接合可能な他の材料からなっていてもよい。
　裏面保護電極５０は、ドレイン電極２０に接するように配置される。裏面保護電極５０は、ドレイン電極２０に電気的に接続される。裏面保護電極５０は、たとえばチタン、ニッケル、銀、あるいはそれらの合金からなる。
　図３は、本発明の一実施形態に係る炭化珪素半導体装置１による耐量の向上を説明するための模式図である。図３に示されるように、ドレイン電圧Ｖｄが、裏面保護電極５０およびドレイン電極２０を介して、炭化珪素単結晶基板１１およびドリフト層１２に印加される。ゲート電圧Ｖｇが、ゲート電極２７に印加される。ソース電圧Ｖｓがソースパッド電極６５およびソース電極１６を介して、ソース領域１４およびコンタクト領域１８に印加される。ソース電圧Ｖｓは、コンタクト領域１８を介してボディ領域１３に印加される。
　ゲート絶縁膜１５ａは、ボディ領域１３とゲート電極２７とに挟まれる。ゲート絶縁膜１５ａに印加される電圧は、ゲート電圧Ｖｇとソース電圧Ｖｓとの間の差に相当する電圧である。この電圧は、ゲート絶縁膜１５ａの絶縁耐圧を超えないように制御される。
　本実施の形態では、炭化珪素半導体装置１はｎチャネル型ＭＯＳＦＥＴである。炭化珪素半導体装置１を使用する場合には、ドレイン電圧Ｖｄが、ソース電圧Ｖｓに対して高くなる。したがって高電圧下での炭化珪素半導体装置１の使用において、ソース電圧Ｖｓに対してドレイン電圧Ｖｄが高くなる。
　ボディ領域１３と、ＪＴＥ領域２１とは電気的に接続される。ボディ領域１３およびＪＴＥ領域２１の各々の電圧は、ドレイン電圧Ｖｄに比べて低い。したがって、逆バイアス電圧が、ドリフト層１２とボディ領域１３との間に印加される。逆バイアス電圧は、同様に、ドリフト層１２とコンタクト領域１８との間、およびドリフト層１２とＪＴＥ領域２１との間に印加される。
　炭化珪素半導体装置１の耐圧は、ドリフト層１２の厚みに依存する。コンタクト領域１８は突出部１９を有する。ドリフト層１２の厚みが最も小さい部分は、突出部１９の直下である。アバランシェブレークダウンは突出部１９の直下において生じやすい。
　さらに、本実施の形態において、コンタクト領域１８と、ＪＴＥ領域２１と、ガードリング領域２２とは共通の平面（第１の主面１２ａ）に接する。これによって、コンタクト領域１８の突出部１９において、アバランシェブレークダウンが生じやすくなる。
　突出部１９の直下においてアバランシェブレークダウンが発生した場合、ブレークダウン電流Ｉbrは、ドリフト層１２からコンタクト領域１８およびソース電極１６を介してソースパッド電極６５へと流れる。
　ブレークダウン電流Ｉbrがコンタクト領域１８を流れることによって、熱が発生する。コンタクト領域１８の不純物濃度は、ボディ領域１３およびＪＴＥ領域２１の不純物濃度よりも高い。したがってボディ領域１３およびＪＴＥ領域２１に比べて、コンタクト領域１８の抵抗値は小さい。このため、ＪＴＥ領域２１にブレークダウン電流Ｉbrが流れる場合に比べて、発生する熱量を下げることができる。したがって、本実施の形態によれば、炭化珪素半導体装置の耐量を高めることができる。耐量が高まることによって、炭化珪素半導体装置の安全動作領域（Safety　Operation　Area：ＳＯＡ）を広げることができる。
　本発明の実施の形態１に係る炭化珪素半導体装置１の利点をより明確にするために図４が示される。図４は、炭化珪素半導体装置の１つの構造例を示した断面図である。図４に示されるように、コンタクト領域１８は、ボディ領域１３の内部に配置される。すなわちコンタクト領域１８は、突出部１９を有していない。さらに、ＪＴＥ領域２１の深さＤJTEおよびガードリングの深さＤGRは、ボディ領域１３の深さＤPBと同じである。
　図４に示された構成では、終端領域ＴＭにおいてアバランシェブレークダウンが発生しやすい。たとえばＪＴＥ領域２１においてアバランシェブレークダウンが発生する。この場合、ブレークダウン電流Ｉbrは、ＪＴＥ領域２１およびボディ領域１３を流れる。
　コンタクト領域１８に比べてＪＴＥ領域２１およびボディ領域１３の不純物濃度は小さい。さらに、図２に示されたコンタクト領域１８の深さＤP+に比べて、ＪＴＥ領域２１のＸ方向の長さが大きい。したがって、ＪＴＥ領域２１は高抵抗領域である。ＪＴＥ領域２１にブレークダウン電流Ｉbrが流れることによって、熱が発生する。ブレークダウン電流Ｉbrがコンタクト領域１８を流れる場合に比べて多くの熱が発生しやすい。したがって炭化珪素半導体装置１が熱的なダメージを受けやすい。
　さらに炭化珪素基板１０に高い逆バイアス電圧が印加されることにより、ＪＴＥ領域２１とゲート電極２７との間の電界が高くなる。炭化珪素基板１０の内部には、たとえば数千ボルト（たとえば６ｋＶ程度）の電圧が印加されることが考えられる。一方、絶縁膜１５ｂは酸化膜（二酸化珪素膜）からなる。さらに、絶縁膜１５ｂの厚みはゲート絶縁膜１５ａと同じ程度（たとえば４０ｎｍ）である。絶縁膜１５ｂに高い電界が印加されることによって、絶縁膜１５ｂの絶縁破壊が生じる可能性がある。絶縁膜１５ｂの絶縁破壊が生じた場合には、ＪＴＥ領域２１からゲート電極２７に向けて、リーク電流（破線の矢印によって示す）が流れる。
　上記のように、本実施の形態では、素子領域ＣＬ内のコンタクト領域１８（突出部１９）においてブレークダウンを生じさせることができる。したがって、炭化珪素半導体装置１の耐量を高めることができるだけでなく、絶縁膜１５ｂの絶縁破壊の可能性も低減することができる。
　図５は、本実施の形態に係る炭化珪素半導体装置１の製造方法を説明したフローチャートである。図５に示されるように、まず炭化珪素基板を準備する工程（Ｓ１０）が実施される。図６に示されるように、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる炭化珪素単結晶基板１１が準備される。炭化珪素単結晶基板１１は、第１の主面１１ａおよび第２の主面１１ｂを有する。次に、第１の主面１１ａ上にエピタキシャル成長によりｎ型（第１導電型）の炭化珪素エピタキシャル層（ドリフト層１２）が形成される。ドリフト層１２の第１の主面１２ａは、炭化珪素基板１０の第１の主面を構成する。炭化珪素単結晶基板１１の第２の主面１１ｂは、炭化珪素基板１０の第２の主面を構成する。炭化珪素基板１０の第１の主面（ドリフト層１２の第１の主面１２ａ）は、たとえば（０００１）面から８°以下程度オフした面である。
　次に、不純物領域を形成する工程（Ｓ２０：図５）が実施される。図７に示されるように、フォトリソグラフィおよびイオン注入によって、ドリフト層１２の第１の主面１２ａに対して、選択的にイオン注入が実施される。各イオン注入工程の後に、窒素アニール工程が実施されてもよい。
　たとえばアルミニウムなどのｐ型不純物がドリフト層１２に対して選択的にイオン注入される。これにより、ボディ領域１３が形成される。一実施形態では、第１の主面１２ａからのボディ領域１３の底部１３ａまでの深さが０．９μｍ以上となるように、ｐ型不純物がドリフト層１２に注入される。
　同様に、アルミニウムなどのｐ型不純物がドリフト層１２に対して選択的にイオン注入される。これにより、ＪＴＥ領域２１およびガードリング領域２２が形成される。一実施形態では、ＪＴＥ領域２１およびガードリング領域２２を形成するためのｐ型不純物イオンのドーズ量は、０．５×１０13ｃｍ-2以上かつ５×１０13ｃｍ-2以下である。
　ＪＴＥ領域２１およびガードリング領域２２を形成するためのイオン注入のエネルギーは、ボディ領域１３を形成するためのイオン注入のエネルギーよりも低い。したがって、ＪＴＥ領域２１およびガードリング領域２２は、ボディ領域１３よりも浅く形成される。
　ＪＴＥ領域２１は、ボディ領域１３に隣接するように形成される。ただし、ボディ領域１３とＪＴＥ領域２１とを形成する順序は限定されない。ＪＴＥ領域２１およびガードリング領域２２は、ボディ領域１３の後に形成されてもよく、ボディ領域１３に先立って形成されてもよい。
　さらに、ドリフト層１２に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、フィールドストップ領域２３が形成される。同様に、ボディ領域１３に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、ソース領域１４が形成される。
　ソース領域１４に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、コンタクト領域１８が形成される。コンタクト領域１８を形成するためのイオン注入のエネルギーは、ボディ領域１３を形成するためのイオン注入のエネルギーよりも高い。これにより、ボディ領域１３の底部１３ａから突出する突出部１９を形成することができる。
　たとえば、ボディ領域１３の底部１３ａから突出部１９の底部１９ａまでの距離が０．１μｍ以上となるように突出部１９が形成される。突出部１９の濃度プロファイルは、複数のセル７（図２参照）の間で同じとすることができる。一実施形態では、ｐ型不純物濃度が１×１０19ｃｍ-3以下であるように突出部１９が形成される。
　次に、絶縁膜を形成する工程（Ｓ３０：図５）が実施される。図８に示されるように、ドリフト層１２上にゲート絶縁膜１５ａおよび絶縁膜１５ｂが形成される。具体的には、酸素雰囲気中において、炭化珪素基板１０が、たとえば１３００℃程度の温度下で１時間程度保持される。ドリフト層１２の第１の主面１２ａを熱酸化することによって、ゲート絶縁膜１５ａおよび絶縁膜１５ｂが形成される。次に、たとえばＣＶＤ（Chemical　Vapor　Deposition)法により、不純物が添加されたポリシリコン膜がゲート絶縁膜１５ａ上に形成される。フォトリソグラフィおよびエッチング工程によって、ゲート電極２７が形成される。続いて、層間絶縁膜７０を形成する工程が実施される。たとえばＣＶＤ法により、二酸化珪素から構成された層間絶縁膜７０が、ゲート電極２７を覆うように形成される。
　次に、コンタクト領域を形成する工程（Ｓ４０：図５）が実施される。フォトリソグラフィおよびエッチングによって、コンタクト領域１８およびソース領域１４が露出するように、層間絶縁膜７０およびゲート絶縁膜１５ａに開口部３０が形成される。
　次に、電極を形成する工程（Ｓ５０：図５）が実施される。たとえばスパッタリング法により、金属層が、炭化珪素基板１０の第１の主面（ドリフト層１２の第１の主面１２ａ）上に形成される。金属層は、たとえばＴｉ（チタン）層、Ａｌ（アルミニウム）層およびＳｉ（珪素）層を含んでもよい。金属層を形成した後にアニーリングが実施されてもよい。これにより、ソース電極１６が形成される。
　ソース電極１６の形成後に、ソースパッド電極６５を形成する工程が実施される。たとえばアルミニウムを含む材料からなるソースパッド電極６５が形成される。次に、炭化珪素単結晶基板１１の第２の主面１１ｂ上に、ドレイン電極２０が形成される。続いて、ドレイン電極２０上に、裏面保護電極５０が形成される。以上の手順により、図１および図２に示される炭化珪素半導体装置１が完成する。
　図２では、素子領域ＣＬの周縁部の構成が示される。次に、素子領域ＣＬの中央部分における構成を説明する。図９に示されるように、素子領域ＣＬの中央部におけるセル７の構成は、素子領域ＣＬの周縁部における構成と同じである。素子領域ＣＬの中央部において、コンタクト領域１８は、ボディ領域１３の底部１３ａにつながる突出部１９を有する。
　素子領域ＣＬの中の複数のセル７のすべてのコンタクト領域１８が、突出部１９を有していてもよい。言い換えると、すべてのコンタクト領域１８が、第２の導電型の不純物について同じ濃度プロファイルを有する。このような構成によれば、素子領域ＣＬの内部の複数の場所において、アバランシェブレークダウンが生じうる。この場合、ブレークダウン電流を分散させることができる。したがって耐量をより高くすることが期待できる。さらに、同一の工程によって複数のコンタクト領域１８を形成することができる。
　図１０は、素子領域ＣＬ内のセルの構成の別の例を示した図である。図１０に示されるように、素子領域ＣＬの中央部のセル７において、コンタクト領域１８は、ボディ領域１３の内部に配置されていてもよい。すなわち、素子領域ＣＬの中央部のセル７は、突出部１９を有さない。この構成によれば、素子領域ＣＬの周縁部、すなわち、素子領域ＣＬと終端領域ＴＭとの境界に近い部分にアバランシェブレークダウンを生じやすくすることができる。
　図９に示された構成と図１０に示された構成を組みわせることによって、素子領域ＣＬの内部においてアバランシェブレークダウンが生じやすい場所を作ることができる。図１に戻り、たとえば領域２ａでは、アバランシェブレークダウンが生じた場合に、ゲート絶縁膜１５ａの損傷が発生する可能性が高くなる。したがって領域２ａでは、図１０に示されたように、コンタクト領域１８がボディ領域１３の内部に配置されていてもよい。
　ブレークダウン電流は、コンタクト領域１８、ソース電極１６、ソースパッド電極６５を経由して、ソースワイヤ４を流れる。領域３ａでアバランシェブレークダウンが生じた場合、他の場所でブレークダウンが生じた場合に比べて、ブレークダウン電流Ｉbrの経路が短い。したがって、熱的なダメージを小さくすることができる。したがって、領域３ａ内のセルにおいて、コンタクト領域１８は、ボディ領域１３から突出する突出部１９を有することができる。
　上記実施の形態において、炭化珪素半導体装置１が平面型ＭＯＳＦＥＴである場合について説明した。しかし本実施の形態に係る炭化珪素半導体装置１は平面型ＭＯＳＦＥＴに限定されない。図１１に示されるように、炭化珪素半導体装置１は、たとえばトレンチ型ＭＯＳＦＥＴであってもよい。トレンチＴＲは、側部ＳＷおよび底部ＢＴを有する。側部ＳＷは、ドリフト層１２の第１の主面１２ａから、ソース領域１４およびボディ領域１３を貫通して、ドリフト層１２の内部に至る。言い換えるとボディ領域１３とドリフト層１２との接合面は、側部ＳＷと交わっている。
　側部ＳＷは、ゲート絶縁膜１５ａに覆われる。ゲート絶縁膜１５ａと接触するボディ領域１３の部分（ソース領域１４とドリフト層１２とに挟まれたボディ領域１３の部分）にチャネル領域ＣＨが形成される。
　側部ＳＷは、ドリフト層１２の第２の主面１２ｂに近づくように、ドリフト層１２の第１の主面１２ａに対して傾斜した面である。対向する２つの側部ＳＷは、ドリフト層１２の第１の主面１２ａに向かってテーパ状に拡がる。
　側部ＳＷは、ボディ領域１３上の部分において、所定の結晶面（特殊面とも称する）を有する。「特殊面」とは、面方位｛０－３３－８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０－１１－２｝を有する複合面を含む。また特殊面は、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する面と定義することも可能である。「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。
　ボディ領域１３の底部につながった不純物領域（突出部１９）を有していれば、炭化珪素半導体装置１の種類はＭＯＳＦＥＴに限定されない。以下に限定されないが、たとえば炭化珪素半導体装置１は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、あるいはショットキーバリアダイオードでもよい。
　上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型はｐ型であり、かつ第２導電型はｎ型であってもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　炭化珪素半導体装置、２　ゲートパッド、２ａ，３ａ　領域、３　ソースパッド、４　ソースワイヤ、１０　炭化珪素基板、１１　炭化珪素単結晶基板、１１ａ　第１の主面（炭化珪素単結晶基板）、１１ｂ　第２の主面（炭化珪素単結晶基板）、１２　ドリフト層、１２ａ　第１の主面（ドリフト層）、１２ｂ　第２の主面（ドリフト層）、１３　ボディ領域、１３ａ　底部（ボディ領域）、１４　ソース領域、１５ａ　ゲート絶縁膜、１５ｂ　絶縁膜、１６　ソース電極、１８　コンタクト領域、１９　突出部、１９ａ　底部（突出部）、２０　ドレイン電極、２２　ガードリング領域、２３　フィールドストップ領域、２７　ゲート電極、３０　開口部、５０　裏面保護電極、６５　ソースパッド電極、７０　層間絶縁膜、ＣＨ　チャネル領域、ＣＬ　素子領域、ＢＴ　底部（トレンチ）、ＤDP，ＤGR，ＤJTE，ＤP+，ＤPB，Ｄｅｐｉ　厚み、Ｉbr　ブレークダウン電流、ＳＷ　側部、ＴＭ　終端領域、ＴＲ　トレンチ、Ｖｄ　ドレイン電圧、Ｖｇ　ゲート電圧、Ｖｓ　ソース電圧。

Claims (14)

  1. 　炭化珪素半導体装置であって、
    　第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、
    　　前記第１の主面に接し、かつ第１の導電型を有する第１の不純物領域と、
    　　前記第１の不純物領域内に位置し、前記第１の主面に接し、かつ前記第１の導電型と異なる第２の導電型を有する、第２の不純物領域と、
    　　前記第２の導電型を有し、かつ前記第２の不純物領域の底部につながった、第３の不純物領域と、
    　　前記第２の導電型を有し、前記第２の不純物領域に隣接して位置し、前記第３の不純物領域の不純物濃度よりも低い不純物濃度を有する電界緩和領域と、
    　　前記第２の導電型を有し、前記電界緩和領域に対して、前記第２の不純物領域とは反対側に位置し、前記第３の不純物領域の不純物濃度よりも低い不純物濃度を有する、少なくとも１つのガードリング領域とを含み、
    　前記炭化珪素半導体装置は、
    　前記炭化珪素基板の前記第１の主面上に位置し、前記第２の不純物領域を露出させる開口部を有する酸化膜と、
    　前記開口部を通じて前記第２の不純物領域に電気的に接続された第１の電極と、
    　前記炭化珪素基板の前記第２の主面に電気的に接続された第２の電極とをさらに備える、炭化珪素半導体装置。
  2. 　前記第１の主面を深さの基準位置とした場合、前記電界緩和領域および前記少なくとも１つのガードリング領域は、前記第２の不純物領域よりも浅い、請求項１に記載の炭化珪素半導体装置。
  3. 　前記炭化珪素半導体装置は、
    　複数のセルをさらに備え、前記複数のセルの各々は、
    　　前記第２の不純物領域と、
    　　前記第３の不純物領域とを含み、
    　前記第１の主面からの深さ方向に沿った、前記第３の不純物領域の前記第２の導電型の不純物の濃度プロファイルは、前記複数のセルの間で同じである、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記第１の主面から前記第３の不純物領域の底部までの深さは、０．９μｍ以上である、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記第２の不純物領域の底部と前記第３の不純物領域の底部との間の、前記第１の主面からの深さの差は、０．１μｍ以上である、請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記第３の不純物領域における前記第２の導電型の不純物の濃度は、１×１０19ｃｍ-3以下である、請求項１から請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記電界緩和領域における前記第２の導電型の不純物のドーズ量は、０．５×１０13ｃｍ-2以上かつ５×１０13ｃｍ-2以下である、請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　炭化珪素半導体装置の製造方法であって、
    　第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有する炭化珪素基板を準備する工程を備え、前記炭化珪素基板は、前記第１の主面に接し、かつ第１の導電型を有する第１の不純物領域を含み、
    　炭化珪素半導体装置の製造方法は、
    　前記第１の不純物領域内に、イオン注入によって、各々が前記第１の導電型と異なる第２の導電型を有する、第２の不純物領域と、第３の不純物領域と、電界緩和領域と、少なくとも１つのガードリング領域とを形成する工程をさらに備え、
    　　前記第２の不純物領域は、前記第１の不純物領域内に位置し、かつ前記第１の主面に接し、
    　　前記第３の不純物領域は、前記第２の不純物領域の底部につながり、
    　　前記電界緩和領域は、前記第２の不純物領域に隣接して位置し、かつ、前記第３の不純物領域の不純物濃度よりも低い不純物濃度を有し、
    　　前記少なくとも１つのガードリング領域は、前記電界緩和領域に対して、前記第２の不純物領域とは反対側に位置し、かつ、前記第３の不純物領域の不純物濃度よりも低い不純物濃度を有し、
    　炭化珪素半導体装置の製造方法は、
    　前記炭化珪素基板の熱酸化によって、前記炭化珪素基板の前記第１の主面上に、酸化膜を形成する工程と、
    　前記第２の不純物領域が露出するように、前記酸化膜に開口部を形成する工程と、
    　前記開口部を通じて前記第２の不純物領域に電気的に接続された第１の電極を形成する工程と、
    　前記炭化珪素基板の前記第２の主面に電気的に接続された第２の電極を形成する工程とをさらに備える、炭化珪素半導体装置の製造方法。
  9. 　前記形成する工程において、前記第１の主面を深さの基準位置とした場合、前記電界緩和領域および前記少なくとも１つのガードリング領域を、前記第２の不純物領域よりも浅く形成する、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記炭化珪素半導体装置は、
    　複数のセルをさらに備え、前記複数のセルの各々は、
    　　前記第２の不純物領域と、
    　　前記第３の不純物領域とを含み、
    　前記形成する工程において、前記第１の主面からの深さ方向に沿った、前記第３の不純物領域の前記第２の導電型の不純物の濃度プロファイルが、前記複数のセルの間で同じであるように前記第３の不純物領域を形成する、請求項８または請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記第１の主面から前記第３の不純物領域の底部までの深さは、０．９μｍ以上である、請求項８から請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 　前記第２の不純物領域の底部と前記第３の不純物領域の底部との間の、前記第１の主面からの深さの差は、０．１μｍ以上である、請求項８から請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 　前記第３の不純物領域における前記第２の導電型の不純物の濃度は、１×１０19ｃｍ-3以下である、請求項８から請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  14. 　前記形成する工程において、前記電界緩和領域における前記第２の導電型の不純物のドーズ量は、０．５×１０13ｃｍ-2以上かつ５×１０13ｃｍ-2以下である、請求項８から請求項１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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