JP2013239488A - 半導体装置 - Google Patents

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Abstract

【課題】終端構造に対する局所的な電界集中を緩和することができる半導体装置を提供すること。
【解決手段】アクティブ領域３を有するｎ型ＳｉＣ基板２と、アクティブ領域３の外周に沿って形成されたｐ型の終端構造４と、層間膜１２を介してＳｉＣ基板２上に形成され、層間膜１２を選択的に貫通して終端構造４に接続されたソース電極１４とを含む半導体装置１において、終端構造４が、相対的に絶縁破壊強度が高い第二辺４２と、第二辺４２に比べて相対的に絶縁破壊強度が低い第一辺４１とを形成し、第二辺４２の形状と第一辺４１の形状を、互いに非対称にする。
【選択図】図２

Description

本発明は、半導体装置に関する。
パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。
たとえば、特許文献１は、ｎ＋ドレイン層上に積層されたｎドリフト層と、ｎドリフト層の表面層に形成されたｐベース領域と、ｐベース領域内に形成されたｎ＋ソース領域と、ｐベース領域と重複して形成された高濃度のｐ＋ウェル領域と、ｎ＋ソース領域とｎドリフト層の表面露出部とに挟まれたｐベース領域の表面上に、ゲート酸化膜を介して設けられたゲート電極層と、ｎ＋ソース領域とｐ＋ウェル領域とに共通に接触するソース電極と、ｎ＋ドレイン層の裏面に設けられたドレイン電極と、ゲート電極層とソース電極とを絶縁する層間絶縁膜とを含む、ＳｉＣ縦型ＭＯＳＦＥＴを開示している。
特開２０００−２２１３７号公報
本発明の第１の局面に係る半導体装置は、半導体素子が形成されたアクティブ領域を有する第１導電型の半導体層と、前記半導体層の表面部に前記アクティブ領域の外周に沿って形成された第２導電型の終端構造と、絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記終端構造に接続された上部電極とを含み、前記終端構造は、相対的に絶縁破壊強度が高い高強度領域と、前記高強度領域に比べて相対的に絶縁破壊強度が低い低強度領域とを有し、前記高強度領域の形状と前記低強度領域の形状は、互いに非対称である（請求項１）。
この構成によれば、低強度領域の形状を電界が集中し難い形状にして、低強度領域の形状と高強度領域の形状を互いに非対称にすることによって、高電界状態時（たとえば、アバランシェ耐量試験等）における低強度領域の破壊を防止することができる。とりわけ、低強度領域および高強度領域にアバランシェ降伏が同時に発生するように、それぞれの形状を設計すれば、アバランシェ電流を各領域に均等に流すこともできる。
また、本発明の第２の局面に係る半導体装置は、半導体素子が形成されたアクティブ領域を有する第１導電型の半導体層と、前記半導体層の表面部に前記アクティブ領域の外周に沿って形成され、相対的に絶縁破壊強度が高い高強度領域と、前記高強度領域に比べて相対的に絶縁破壊強度が低い低強度領域とを有する第２導電型の終端構造と、絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記高強度領域および前記低強度領域に接続された上部電極とを含み、前記高強度領域に対する前記上部電極の接触面積と、前記低強度領域に対する前記上部電極の接触面積は、互いに異なる（請求項２）。
相対的に絶縁破壊強度が低い低強度領域では、高強度領域に比べてアバランシェ電流が流れたときの電流密度が高くなり易い。そこで、本発明の構成によれば、低強度領域に対する上部電極の接触面積を大きくして、高強度領域に対する上部電極の接触面積と異ならせることによって、低強度領域に対する上部電極の接触抵抗を小さくすることができる。これにより、低強度領域における過剰発熱を防止し、熱破壊を防止することができる。その結果、アバランシェ耐量を向上させることができる。
前記第１および第２の局面に係る半導体装置では、前記半導体層は、絶縁破壊強度に関して面方位依存性を有する半導体材料からなっていてもよい（請求項３）。その場合、前記半導体材料は、ＳｉＣ、ＧａＮまたはダイヤモンドを含んでいてもよい（請求項４）。
本発明の第３の局面に係る半導体装置は、（０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成された第２導電型の終端構造と、絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記終端構造に接続された上部電極とを含み、前記終端構造は、平面視において＜１１−２０＞方向で互いに向かい合う第一辺および第二辺を含み、断面視において、前記第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、前記第一辺の長手方向両端部における角部の曲率半径は、前記第二辺の長手方向両端部の角部の曲率半径よりも大きい（請求項５）。
ＳｉＣの絶縁破壊強度は、ＳｉＣの面方位に依存する。たとえば、＜０００１＞方向と、＜０００１＞方向に直交する＜１１−２０＞方向を比べると、＜１１−２０＞方向は、＜０００１＞方向に比べて絶縁破壊強度が低い。そのため、同じ大きさの電界が加わる場合でも、その電界の方向が＜０００１＞方向であればＳｉＣが破壊され難く、一方、その電界の方向が＜１１−２０＞方向であれば、前者に比べてＳｉＣが破壊され易い。
本発明の終端構造の第一辺および第二辺に関して、第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びている。各辺の外周端には、それぞれの接線と交差する方向に電界がかかることになる。つまり、第一辺の外周端には、接線と交差する方向（＜１１−２０＞方向に沿う方向）に電界がかかり、第二辺の外周端には、接線と交差する方向（＜１１−２０＞方向と交差する方向）に電界がかかる。したがって、＜１１−２０＞方向に沿う方向に電界がかかる第一辺は、＜１１−２０＞方向と交差する方向に電界がかかる第二辺に比べてＳｉＣが破壊され易い。そのため、高電界状態時（たとえば、アバランシェ耐量試験等）に電界が集中しやすい第一辺および第二辺の各角部のうち、相対的に絶縁破壊強度が低い第一辺の角部が破壊するおそれがある。
そこで、本発明では、第一辺の長手方向両端部における角部の曲率半径が、第二辺の長手方向両端部の角部の曲率半径よりも大きいので、第一辺の角部への電界集中を緩和することができる。そのため、高電界状態時における第一辺の角部の破壊を防止することができる。とりわけ、第一辺の角部および第二辺の角部にアバランシェ降伏が同時に発生するように、それぞれの曲率半径を設計すれば、アバランシェ電流を第一辺および第二辺に均等に流すこともできる。
前記第３の局面に係る半導体装置では、前記上部電極は、前記第一辺および前記第二辺に接続されており、前記第一辺に対する前記上部電極の接触面積は、前記第二辺に対する前記上部電極の接触面積よりも大きいことが好ましい（請求項６）。
相対的に絶縁破壊強度が低い第一辺では、第二辺に比べてアバランシェ電流が流れたときの電流密度が高くなり易い。そこで、本発明の構成によれば、第一辺に対する上部電極の接触面積を大きくすることによって、第一辺に対する上部電極の接触抵抗を小さくすることができる。これにより、第一辺における過剰発熱を防止し、熱破壊を防止することができる。その結果、アバランシェ耐量を向上させることができる。
また、前記第３の局面に係る半導体装置では、前記上部電極は、前記第一辺および前記第二辺に接続されており、前記第一辺に対する前記上部電極の接触面積と、前記第二辺に対する前記上部電極の接触面積は、互いに等しくてもよい（請求項７）。
また、前記第３の局面に係る半導体装置は、前記終端構造に対して前記半導体層の外側に形成され、前記上部電極に対して電気的にフローティングされた複数の第２導電型のガードリングをさらに含む場合、前記複数のガードリングは、平面視において＜１１−２０＞方向で互いに向かい合い、前記第一辺に近いリング第一辺および前記第二辺に近いリング第二辺を含み、断面視において、前記リング第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記リング第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、前記リング第一辺のラインアンドスペースパターンのピッチは、前記リング第二辺のラインアンドスペースパターンのピッチよりも狭いことが好ましい（請求項８）。
この構成によれば、複数のリング第一辺の群において、各リング第一辺と半導体層との接合によって発生する空乏層同士を連続的に繋げて広げることができるので、リング第一辺での電界を緩和することができる。
本発明の第４の局面に係る半導体装置は、（０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成され、平面視において＜１１−２０＞方向で互いに向かい合う第一辺および第二辺を含む第２導電型の終端構造と、絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記第一辺および前記第二辺に接続された上部電極とを含み、断面視において、前記第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、前記第一辺に対する前記上部電極の接触面積は、前記第二辺に対する前記上部電極の接触面積よりも大きい（請求項９）。
この構成によれば、第一辺に対する上部電極の接触面積を小さくすることによって、第一辺に対する上部電極の接触抵抗を小さくすることができる。これにより、第一辺における過剰発熱を防止し、熱破壊を防止することができる。その結果、アバランシェ耐量を向上させることができる。
本発明の第５の局面に係る半導体装置は、（０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、絶縁膜を介して前記半導体層上に形成された上部電極と、前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成され、前記上部電極に対して電気的にフローティングされた複数の第２導電型のガードリングとを含み、前記複数のガードリングは、平面視において＜１１−２０＞方向で互いに向かい合うリング第一辺およびリング第二辺を含み、断面視において、前記リング第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記リング第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、前記リング第一辺のラインアンドスペースパターンのピッチは、前記リング第二辺のラインアンドスペースパターンのピッチよりも狭い（請求項１０）。
この構成によれば、複数のリング第一辺の群において、各リング第一辺と半導体層との接合によって発生する空乏層同士を連続的に繋げて広げることができるので、リング第一辺での電界を緩和することができる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２（ａ）（ｂ）は、前記半導体装置の断面図であって、図２（ａ）は図１の切断線IIａ−IIａでの切断面、図２（ｂ）は図１の切断線IIｂ−IIｂでの切断面をそれぞれ示す。 図３は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。 図４（ａ）（ｂ）は、前記半導体装置の断面図であって、図４（ａ）は図３の切断線IVａ−IVａでの切断面、図４（ｂ）は図３の切断線IVｂ−IVｂでの切断面をそれぞれ示す。 図５は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。 図６（ａ）（ｂ）は、前記半導体装置の断面図であって、図６（ａ）は図５の切断線VIａ−VIａでの切断面、図６（ｂ）は図５の切断線VIｂ−VIｂでの切断面をそれぞれ示す。 図７は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。 図８（ａ）（ｂ）は、前記半導体装置の断面図であって、図８（ａ）は図７の切断線VIIIａ−VIIIａでの切断面、図８（ｂ）は図７の切断線VIIIｂ−VIIIｂでの切断面をそれぞれ示す。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含み、たとえば、図１の紙面における上下方向の長さは１ｍｍ程度である。
半導体装置１は、半導体層の一例としてのＳｉＣ基板２上の中央部に配置され、電界効果トランジスタとして機能するアクティブ領域３を備えている。このアクティブ領域３の周縁部には、その外周に沿って四角環状の終端構造４が形成されている。
図２（ａ）（ｂ）は、前記半導体装置の断面図であって、図２（ａ）は図１の切断線IIａ−IIａでの切断面、図２（ｂ）は図１の切断線IIｂ−IIｂでの切断面をそれぞれ示す。
半導体装置１は、いわゆるＤＭＯＳ（Double-Diffusion Metal-Oxide-Semiconductor）構造を有している。ただし、ＳｉＣプロセスでは、二重拡散技術を応用することはできず、二重イオン注入（Double-Implantation）によってＤＭＯＳ構造のデバイスが作製される。
ＳｉＣ基板２は、この実施形態では、ｎ型であり、電界効果トランジスタのドレイン領域として機能する。ここで、ＳｉＣ基板２について具体的に説明する。
ＳｉＣ基板２を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ＳｉＣ基板２は、４Ｈ−ＳｉＣであるが、これに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して＜０００１＞方向に位置し、他の３つの炭素原子がシリコン原子に対して＜０００−１＞方向に位置している。＜０００１＞方向および＜０００−１＞方向は六角柱の軸方向に沿い、この＜０００１＞方向を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、＜０００−１＞方向を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
そして、この実施形態では、ＳｉＣ基板２は、所定のオフ角θを有している。具体的には、ＳｉＣ基板２の主面（表面２１）が、（０００１）面に対して＜１１−２０＞方向に角度θで傾斜した面となっている。すなわち、ＳｉＣ基板２の表面２１は、その法線ｎの方向が＜０００１＞方向と一致しておらず、（０００１）面に対して＜１１−２０＞方向（オフ方向）にオフ角θで傾斜している。オフ方向とは、＜０００１＞方向に対するＳｉＣ基板２の法線ｎの傾斜する方向を指し、＜０００１＞方向から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、＜１１−２０＞方向に一致している。
これにより、ＳｉＣ基板２は、（０００１）面から構成される平坦なテラス面２３と、表面２１が（０００１）面に対して傾斜すること（オフ角θ）により生じるテラス面２３の段差部分とから形成され、段差部分は＜１１−２０＞方向に垂直な（１１−２０）面であるステップ面（図示せず）を有している。
このＳｉＣ基板２の表面２１側には、複数のｐ型ウェル６が格子配列されて多数形成されていて、アクティブ領域３を形成している。また、ＳｉＣ基板２の裏面２２には、たとえば、ニッケル金属膜からなるドレイン電極７が形成されている。
個々のｐ型ウェル６内には、ｎ＋型ソース領域８と、このｎ＋型ソース領域８に取り囲まれたｐ＋型ウェルコンタクト領域９とが形成されている。そして、隣接するｐ型ウェル６に跨るようにゲート電極１０が形成されており、このゲート電極１０とＳｉＣ基板２との間にゲート絶縁膜１１が介在されている。ゲート電極１０は、ｎ＋型ソース領域８とドレイン領域としてのＳｉＣ基板２（ｐ型ウェル６の間の領域）との間に跨っていて、ｐ型ウェル６の表面における反転層（チャネル）の形成を制御する。
さらに、ゲート電極１０を覆うように、たとえば酸化シリコンからなる絶縁膜の一例としての層間膜１２が形成されている。この層間膜１２は、さらにアクティブ領域３からその周囲の領域をも覆っている。層間膜１２には、ｐ型ウェル６の中央領域にコンタクトホール１３が選択的に形成されている。このコンタクトホール１３は、ｐ＋型ウェルコンタクト領域９およびその周囲のｎ＋型ソース領域８の一部を露出させることができる領域に形成されている。コンタクトホール１３に入り込むように、基板上の大部分を覆う上部電極の一例としてのソース電極１４（たとえばアルミニウムからなるもの）が形成されている。したがって、ｎ＋型ソース領域８は、ソース電極１４と同電位となる。また、ｐ型ウェル６は、ｐ＋型ウェルコンタクト領域９を介してソース電極１４に接続されるので、このソース電極１４と同電位となる。
前述のように、アクティブ領域３の周縁部には、ｐ型不純物を導入して形成された終端構造４が形成されている。この終端構造４は、アクティブ領域３の全周に渡って形成されている。そして、層間膜１２には、終端構造４に対応するコンタクトホール１５が形成されている。コンタクトホール１５は、終端構造４の全周に渡って一定幅（開口幅が全周に渡って一定）の四角環状に形成されている。終端構造４には、コンタクトホール１５に露出する部分（後述する第一辺４１〜第四辺４４全て）において、ソース電極１４が接している。これにより、終端構造４は、ソース電位（たとえば０Ｖ）に固定されることになる。終端構造４をソースと同電位に固定することで、アクティブ領域３の周囲領域における電界分布を均一化および安定化することができる。さらに、ｐ型ウェル６から広がる空乏層１６（二点鎖線）を、終端構造４を超えて広げることができる。
終端構造４は、図１に示すように、平面視において＜１１−２０＞方向で互いに向かい合う低強度領域の一例としての第一辺４１および高強度領域の一例としての第二辺４２、および＜１１−２０＞方向に直交する方向で互いに向かい合う第三辺４３および第四辺４４を含む。
この実施形態では、ＳｉＣ基板２がオフ角θを有するオフ基板である。そのため、＜１１−２０＞方向に対する、第一辺４１の外周端の接線４１Ｌおよび第二辺４２の外周端の接線４２Ｌそれぞれの関係が互いに異なっている。具体的には、図２に示すように、断面視において、第一辺４１の接線４１Ｌが＜１１−２０＞方向を横切る方向に延びているのに対し、第二辺４２の接線４２Ｌは、＜１１−２０＞方向に沿う方向（この実施形態では、＜１１−２０＞方向に平行）に延びている。なお、接線４１Ｌおよび接線４２Ｌは、たとえば、ＳｉＣ基板２の表面２１に対してオフ角θで傾斜した直線を、表面２１に沿って平行移動させることによって描くことができる。
また、終端構造４では、第一辺４１の長手方向両端部における角部４１Ｃの曲率半径Ｒ１は、第二辺４２の長手方向両端部の角部４２Ｃの曲率半径Ｒ２よりも大きくなっている。角部４１Ｃおよび４２Ｃは、それぞれ第一辺４１および第二辺４２が、第三辺４３および第四辺４４と交わってできる部分である。好ましくは、曲率半径Ｒ１は、６０μｍ〜１００μｍであり、曲率半径Ｒ２は、２０μｍ〜１００μｍである。曲率半径Ｒ１＞曲率半径Ｒ２であることによって、第一辺４１の形状と第二辺４２の形状は、第三辺４３および第四辺４４の中心を通る対称軸ａに対して互いに非対称の関係になっている。
また、この実施形態で半導体基板として用いられたＳｉＣの絶縁破壊強度は、ＳｉＣの面方位に依存する。たとえば、＜０００１＞方向と＜１１−２０＞方向を比べると、＜１１−２０＞方向は、＜０００１＞方向に比べて絶縁破壊強度が低い。そのため、同じ大きさの電界が加わる場合でも、その電界の方向が＜０００１＞方向であればＳｉＣが破壊され難く、一方、その電界の方向が＜１１−２０＞方向であれば、前者に比べてＳｉＣが破壊され易い。
前述のように、この実施形態では、断面視において、第一辺４１の接線４１Ｌが＜１１−２０＞方向を横切る方向に延びているのに対し、第二辺４２の接線４２Ｌは、＜１１−２０＞方向に沿う方向（この実施形態では、＜１１−２０＞方向に平行）に延びている。一方、第一辺４１および第二辺４２の各外周端には、それぞれの接線４１Ｌ，４２Ｌと交差する方向に電界がかかることになる。つまり、第一辺４１の外周端には、接線４１Ｌと交差する方向（＜１１−２０＞方向に沿う方向）に電界がかかり、第二辺４２の外周端には、接線４２Ｌと交差する方向（＜１１−２０＞方向と交差する方向）に電界がかかる。したがって、＜１１−２０＞方向に沿う方向に電界がかかる第一辺４１は、＜１１−２０＞方向と交差する方向に電界がかかる第二辺４２に比べてＳｉＣが破壊され易い。そのため、高電界状態時（たとえば、アバランシェ耐量試験等）に電界が集中しやすい第一辺４１および第二辺４２の各角部４１Ｃ，４２Ｃのうち、相対的に絶縁破壊強度が低い第一辺４１の角部４１Ｃが破壊するおそれがある。
そこで、この実施形態では、第一辺４１の長手方向両端部における角部４１Ｃの曲率半径Ｒ１が、第二辺４２の長手方向両端部の角部４２Ｃの曲率半径Ｒ２よりも大きくなっている。これにより、第一辺４１の角部４１Ｃへの電界集中を緩和することができる。そのため、高電界状態時における第一辺４１の角部４１Ｃの破壊を防止することができる。とりわけ、第一辺４１の角部４１Ｃおよび第二辺４２の角部４２Ｃにアバランシェ降伏が同時に発生するように、それぞれの曲率半径Ｒ１，Ｒ２を設計すれば、アバランシェ電流を第一辺４１および第二辺４２に均等に流すこともできる。
図３は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。図４（ａ）（ｂ）は、前記半導体装置の断面図であって、図４（ａ）は図３の切断線IVａ−IVａでの切断面、図４（ｂ）は図３の切断線IVｂ−IVｂでの切断面をそれぞれ示す。図３および図４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置３１では、終端構造４において、第一辺４１の角部４１Ｃの曲率半径Ｒ１が、第二辺４２の角部４２Ｃの曲率半径Ｒ２と同じである。すなわち、第一辺４１の形状と第二辺４２の形状が、対称軸ａに対して互いに線対称の関係になっている。
一方、コンタクトホール１５の開口幅が一定ではない。具体的には、第一辺４１を露出させる部分の開口幅Ｗ１と、第二辺４２を露出させる部分の開口幅Ｗ２とが、互いに異なっている。具体的には、開口幅Ｗ１が開口幅Ｗ２よりも広くなっている。これにより、半導体装置３１では、第一辺４１に対するソース電極１４の接触面積が、第二辺４２に対するソース電極１４の接触面積よりも大きくなっている。
前述のように、面内で絶縁破壊強度が互いに異なる領域が存在するＳｉＣ基板２では、相対的に絶縁破壊強度が低い第一辺４１において、第二辺４２に比べてアバランシェ電流が流れたときの電流密度が高くなり易い。
そこで、この実施形態の構成によれば、第一辺４１に対するソース電極１４の接触面積を小さくすることによって、第一辺４１に対するソース電極１４の接触抵抗を小さくすることができる。これにより、第一辺４１における過剰発熱を防止し、熱破壊を防止することができる。その結果、アバランシェ耐量を向上させることができる。
図５は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。図６（ａ）（ｂ）は、前記半導体装置の断面図であって、図６（ａ）は図５の切断線VIａ−VIａでの切断面、図６（ｂ）は図５の切断線VIｂ−VIｂでの切断面をそれぞれ示す。図５および図６において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置６１では、終端構造４において、第一辺４１の角部４１Ｃの曲率半径Ｒ１が、第二辺４２の角部４２Ｃの曲率半径Ｒ２と同じである。すなわち、第一辺４１の形状と第二辺４２の形状が、対称軸ａに対して互いに線対称の関係になっている。
また、終端構造４を取り囲むように、アクティブ領域３の外周に沿って複数のガードリング５が形成されている。複数のガードリング５は、終端構造４と相似形に形成されており、終端構造４との間に一定の間隔を隔てたＳｉＣ基板２の外側に配置されている。終端構造４とガードリング５との間隔は、全周にわたって至るところでほぼ一定である。なお、図５では図解し易くするために、複数のガードリング５を２本しか表していないが、複数のガードリング５は、３本、４本もしくはそれ以上（図６では、５本のガードリング５を表している）であってもよい。
複数のガードリング５は、アクティブ領域３の周囲におけるＳｉＣ基板２の表面２１に、終端構造４から一定の間隔を開けた領域にｐ型不純物を導入して形成されている。複数のガードリング５は、ＳｉＣ基板２の表面２１を覆う層間膜１２によって覆われており、電気的に浮遊状態に保持されるようになっている。なお、ソース電極１４は、図６に示すように、層間膜１２を介して複数のガードリング５に選択的に対向していてもよいし、全てのガードリング５に対向していてもよい。また、ソース電極１４は、その周縁部がガードリング５と終端構造４との間に配置されることによって、ガードリング５と対向していなくてもよい。
個々のガードリング５は、図５に示すように、平面視において＜１１−２０＞方向で互いに向かい合うリング第一辺５１およびリング第二辺５２、および＜１１−２０＞方向に直交する方向で互いに向かい合うリング第三辺５３およびリング第四辺５４を含む。
また、ガードリング５についても終端構造４と同様に、＜１１−２０＞方向に対する、リング第一辺５１の外周端の接線５１Ｌおよびリング第二辺５２の外周端の接線５２Ｌそれぞれの関係が互いに異なっている。具体的には、図６に示すように、断面視において、リング第一辺５１の接線５１Ｌが＜１１−２０＞方向を横切る方向に延びているのに対し、リング第二辺５２の接線５２Ｌは、＜１１−２０＞方向に沿う方向（この実施形態では、＜１１−２０＞方向に平行）に延びている。なお、接線５１Ｌおよび接線５２Ｌは、たとえば、ＳｉＣ基板２の表面２１に対してオフ角θで傾斜した直線を、表面２１に沿って平行移動させることによって描くことができる。
また、複数のガードリング５では、リング第一辺５１のラインアンドスペースパターンのピッチが、リング第二辺５２のラインアンドスペースパターンのピッチよりも狭くなっている。具体的には、ガードリング５の幅と、当該ガードリング５に隣り合うガードリング５との間隔との合計幅を単位幅Ｗとしたとき、単位幅Ｗに対するリング第一辺５１の占有率が、単位幅Ｗに対するリング第二辺５２の占有率よりも大きくなっている。好ましくは、リング第一辺５１の占有率は、６０〜８０％であり、リング第二辺５２の占有率は、２０〜４０％である。
このような構成によれば、終端構造４をソースと同電位に固定することで、アクティブ領域３の周囲領域における電界分布を均一化および安定化することができる。さらに、ｐ型ウェル６から広がる空乏層１６（二点鎖線）は、終端構造４を超え、空乏層１７（実線）に繋がってＳｉＣ基板２の端面に向かって延びることとなる。これにより、電界の集中をさらに効果的に緩和することができる。
さらに、この実施形態では、複数のガードリング５において、リング第一辺５１のラインアンドスペースパターンのピッチが、リング第二辺５２のラインアンドスペースパターンのピッチよりも狭くなっている。
そのため、リング第一辺５１の群において、各リング第一辺５１とＳｉＣ基板２との接合によって発生する空乏層１７同士を連続的に繋げて広げることができるので、リング第一辺５１での電界を一層緩和することができる。
図７は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。図８（ａ）（ｂ）は、前記半導体装置の断面図であって、図８（ａ）は図７の切断線VIIIａ−VIIIａでの切断面、図８（ｂ）は図７の切断線VIIIｂ−VIIIｂでの切断面をそれぞれ示す。図７および図８において、前述の図１〜図６に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置７１は、前述の第１、第２および第３実施形態に係る半導体装置の特徴を組み合わせた例である。すなわち、第１実施形態のコンタクトホール１５において、第２実施形態と同様に、開口幅Ｗ１と開口幅Ｗ２との差を設け、さらに、終端構造４を取り囲むように、アクティブ領域３の外周に沿って複数のガードリング５を設けたものである。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１，３１，６１，７１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。たとえば、第１の実施形態および第２の実施形態において、終端構造４を省略してもよい。
また、終端構造４とソース電極１４とのコンタクトをとるためのコンタクトホール１５は、ＳｉＣ基板２の表面２１に対して垂直に開口する必要はなく、たとえば、層間膜１２の表面に向かって広がるテーパ状、もしくは狭まるテーパ状に開口してもよい。
また、半導体装置１，３１，６１，７１に採用される半導体は、ＳｉＣに限らず、絶縁破壊強度に関して面方位依存性を有する半導体材料、具体的には、ＧａＮ、ダイヤモンド等であってもよい。
また、前述の実施形態では、本発明をパワーＭＯＳＦＥＴに適用した例について説明したが、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ(Junction Field Effect Transistor)、その他の構造の半導体デバイスにも同様に適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ＳｉＣ基板
２１ 表面
３ アクティブ領域
４ 終端構造
４１ 第一辺
４１Ｃ 角部
４１Ｌ 接線
４２ 第二辺
４２Ｃ 角部
４２Ｌ 接線
５ ガードリング
５１ リング第一辺
５１Ｌ 接線
５２ リング第二辺
５２Ｌ 接線
１２ 層間膜
１４ ソース電極
３１ 半導体装置
６１ 半導体装置
７１ 半導体装置

Claims (10)

  1. 半導体素子が形成されたアクティブ領域を有する第１導電型の半導体層と、
    前記半導体層の表面部に前記アクティブ領域の外周に沿って形成された第２導電型の終端構造と、
    絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記終端構造に接続された上部電極とを含み、
    前記終端構造は、相対的に絶縁破壊強度が高い高強度領域と、前記高強度領域に比べて相対的に絶縁破壊強度が低い低強度領域とを有し、
    前記高強度領域の形状と前記低強度領域の形状は、互いに非対称である、半導体装置。
  2. 半導体素子が形成されたアクティブ領域を有する第１導電型の半導体層と、
    前記半導体層の表面部に前記アクティブ領域の外周に沿って形成され、相対的に絶縁破壊強度が高い高強度領域と、前記高強度領域に比べて相対的に絶縁破壊強度が低い低強度領域とを有する第２導電型の終端構造と、
    絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記高強度領域および前記低強度領域に接続された上部電極とを含み、
    前記高強度領域に対する前記上部電極の接触面積と、前記低強度領域に対する前記上部電極の接触面積は、互いに異なる、半導体装置。
  3. 前記半導体層は、絶縁破壊強度に関して面方位依存性を有する半導体材料からなる、請求項１または２に記載の半導体装置。
  4. 前記半導体材料は、ＳｉＣ、ＧａＮまたはダイヤモンドを含む、請求項３に記載の半導体装置。
  5. （０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、
    前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成された第２導電型の終端構造と、
    絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記終端構造に接続された上部電極とを含み、
    前記終端構造は、平面視において＜１１−２０＞方向で互いに向かい合う第一辺および第二辺を含み、断面視において、前記第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、
    前記第一辺の長手方向両端部における角部の曲率半径は、前記第二辺の長手方向両端部の角部の曲率半径よりも大きい、半導体装置。
  6. 前記上部電極は、前記第一辺および前記第二辺に接続されており、
    前記第一辺に対する前記上部電極の接触面積は、前記第二辺に対する前記上部電極の接触面積よりも大きい、請求項５に記載の半導体装置。
  7. 前記上部電極は、前記第一辺および前記第二辺に接続されており、
    前記第一辺に対する前記上部電極の接触面積と、前記第二辺に対する前記上部電極の接触面積は、互いに等しい、請求項５に記載の半導体装置。
  8. 前記半導体装置は、前記終端構造に対して前記半導体層の外側に形成され、前記上部電極に対して電気的にフローティングされた複数の第２導電型のガードリングをさらに含み、
    前記複数のガードリングは、平面視において＜１１−２０＞方向で互いに向かい合い、前記第一辺に近いリング第一辺および前記第二辺に近いリング第二辺を含み、断面視において、前記リング第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記リング第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、
    前記リング第一辺のラインアンドスペースパターンのピッチは、前記リング第二辺のラインアンドスペースパターンのピッチよりも狭い、請求項５〜７のいずれか一項に記載の半導体装置。
  9. （０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、
    前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成され、平面視において＜１１−２０＞方向で互いに向かい合う第一辺および第二辺を含む第２導電型の終端構造と、
    絶縁膜を介して前記半導体層上に形成され、前記絶縁膜を選択的に貫通して前記第一辺および前記第二辺に接続された上部電極とを含み、
    断面視において、前記第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、
    前記第一辺に対する前記上部電極の接触面積は、前記第二辺に対する前記上部電極の接触面積よりも大きい、半導体装置。
  10. （０００１）面に対して所定のオフ角θで傾斜した表面を有する第１導電型のＳｉＣからなり、半導体素子が形成されたアクティブ領域を有する半導体層と、
    絶縁膜を介して前記半導体層上に形成された上部電極と、
    前記半導体層の前記表面部に前記アクティブ領域の外周に沿って四角環状に形成され、前記上部電極に対して電気的にフローティングされた複数の第２導電型のガードリングとを含み、
    前記複数のガードリングは、平面視において＜１１−２０＞方向で互いに向かい合うリング第一辺およびリング第二辺を含み、断面視において、前記リング第一辺の外周端に対する接線は＜１１−２０＞方向を横切る方向に延び、前記リング第二辺の外周端に対する接線は＜１１−２０＞方向に沿う方向に延びるものであり、
    前記リング第一辺のラインアンドスペースパターンのピッチは、前記リング第二辺のラインアンドスペースパターンのピッチよりも狭い、半導体装置。
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