JP2016009712A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】活性領域の減少および耐圧の低下を避けつつ、トランジスタ素子と還流ダイオードとを集積化することが可能な炭化珪素半導体装置を提供する。【解決手段】炭化珪素層１０は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域とを含む。ボディ領域１３およびコンタクト領域には第１の主面１０ａからドリフト領域１２にまで到達する開口部ＯＰが設けられる。炭化珪素層１０はさらに、開口部ＯＰ中に位置するｎ型領域２２と、平面視において少なくとも一部分ｎ型領域２２に重なるようにドリフト領域１２中に埋め込まれたｐ型埋込領域３０とを含む。炭化珪素半導体装置１は、炭化珪素層１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域の双方に接するソース電極と、ｎ型領域２２に接し、かつソース電極と電気的に接続されるショットキー電極１７とを備える。【選択図】図３

Description

本発明は、炭化珪素半導体装置に関し、特定的には、トランジスタ素子と還流ダイオードとを備えた炭化珪素半導体装置に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素を採用した半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とショットキーバリアダイオード（以下、ＳＢＤとも呼ぶ）とを集積化した半導体装置が提案されている。ＭＯＳＦＥＴをスイッチング素子として電力変換器（インバータ）に用いる場合、ＭＯＳＦＥＴ自体が構造上有する寄生ダイオード（ボディダイオード）を還流ダイオードとして用いると、ボディダイオードによるバイポーラ動作により炭化珪素半導体装置の結晶劣化が進行するおそれがある。また、炭化珪素を材料とするＭＯＳＦＥＴにおいては、ボディダイオードの立上り電圧が約２．５Ｖと高いため、順方向の電圧降下が高くなり、導通損失を増大させるという問題がある。そのため、ユニポーラ型のダイオードであり、かつボディダイオードよりも立上り電圧の低いＳＢＤをＭＯＳＦＥＴと逆並列に接続し、ＳＢＤを還流ダイオードとして用いる技術が提案されている。
たとえば非特許文献１によれば、炭化珪素半導体装置は、ＤＭＯＳＦＥＴ領域と、ＳＢＤ領域とを有する。ＳＢＤ領域は、ＤＭＯＳＦＥＴ領域とは異なる領域であり、ＤＭＯＳＦＥＴ領域に隣接して配置される。
Ｂａｌｉｇａ，Ｂ．Ｊａｙａｎｔ著、「Ａｄｖａｎｃｅｄ ｐｏｗｅｒ ＭＯＳＦＥＴ Ｃｏｎｃｅｐｔｓ」、（米国）、Ｓｐｒｉｎｇｅｒ、２０１０年、ｐ．４１３
一般に、半導体装置は、半導体チップの形態で実現される。ＭＯＳＦＥＴとＳＢＤとを１つの半導体チップに集積化しようとすると、ＭＯＳＦＥＴが形成される領域とＳＢＤが形成される領域との両方を１つの半導体チップに配置させることになる。そのため、ＭＯＳＦＥＴの活性領域、すなわちＭＯＳＦＥＴにおいて電流を流すことに寄与する領域の面積が減少する。言い換えると、ある大きさの電流を流すために必要な半導体チップの面積が増大する。
また、ＳＢＤは、その立ち上がり電圧がショットキー障壁のバリアハイトによって決まるため、バリアハイトを低くすれば立上り電圧を低くできる一方で、逆バイアス電圧を印加したときのリーク電流が増えてしまう。このため、ＳＢＤには、導通損失の低減と耐圧の向上との両立が難しいという課題がある。
本発明の一態様の目的は、活性領域の減少および耐圧の低下を避けつつ、トランジスタ素子と還流ダイオードとを集積化することが可能な炭化珪素半導体装置を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、第１の主面と、第１の主面と反対側の第２の主面とを有する炭化珪素層を備える。炭化珪素層は、第１導電型を有する第１不純物領域と、第１不純物領域と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域と、第１導電型を有し、第２不純物領域によって第１不純物領域から隔てられた第３不純物領域と、第２導電型を有し、第１の主面と第２不純物領域とを繋ぐ第４不純物領域とを含む。第２不純物領域および第４不純物領域には、第１の主面から第１不純物領域にまで到達する開口部が設けられる。炭化珪素層はさらに、開口部中に位置し、第１導電型を有する第５不純物領域と、第１の主面の平面視において少なくとも一部分が第５不純物領域に重なるように、第１不純物領域中に埋め込まれ、かつ第２導電型を有する第６不純物領域とを含む。炭化珪素半導体装置は、第１不純物領域、第２不純物領域および第３不純物領域に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、炭化珪素層の第１の主面において、第３不純物領域および第４不純物領域の双方に接する第１の電極と、炭化珪素層の第２の主面に接して設けられる第２の電極と、炭化珪素層の第１の主面において、第５不純物領域に接し、かつ第１の電極と電気的に接続される第３の電極とをさらに備える。
上記によれば、活性領域の減少および耐圧の低下を避けつつ、トランジスタ素子と還流ダイオードとを集積化することが可能な炭化珪素半導体装置を実現することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構成を概略的に示す斜視図である。 図１のＩＩ−ＩＩに沿った炭化珪素半導体装置の断面を示した断面図である。 図１のＩＩＩ−ＩＩＩに沿った炭化珪素半導体装置の断面を示した断面図である。 ｎ型領域およびｐ型埋込領域の配置を示すための炭化珪素層の概略平面図である。 本実施の形態に係る炭化珪素半導体装置の等価回路図である。 本実施の形態に係る炭化珪素半導体装置によって構成されたインバータ回路の一例を示した回路図である。 ＭＯＳＦＥＴのドレイン電極と表面保護電極との間に逆バイアス電圧が印加されたときのＭＯＳＦＥＴの状態を模式的に示した断面図である。 逆バイアス電圧の印加後にＭＯＳＦＥＴのドレイン電極と表面保護電極との間に、順バイアス電圧が印加されたときのＭＯＳＦＥＴの状態を模式的に示した断面図である。 ＳＢＤに順方向電流が流れるときのＭＯＳＦＥＴの状態を模式的に示した断面図である。 本発明の実施の形態１に係る炭化珪素半導体装置の別の構成を示す断面図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構成を示す概略平面図である。 図１１のＸＩＩ−ＸＩＩに沿った炭化珪素半導体装置の断面を示した断面図である。 本発明の実施の形態３に係る炭化珪素半導体装置の構成を示す断面図である。 本発明の実施の形態３に係る炭化珪素半導体装置１Ｂの別の構成を示す断面図である。 本発明の実施の形態２に係る炭化珪素半導体装置の他の構成例を示す断面模式図である。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する炭化珪素層１０を備える。炭化珪素層１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２と接し、かつ第１導電型とは異なる第２導電型を有する第２不純物領域１３と、第１導電型を有し、第２不純物領域１３によって第１不純物領域１２から隔てられた第３不純物領域１４と、第２導電型を有し、第１の主面１０ａと第２不純物領域１３とを繋ぐ第４不純物領域１８とを含む。第２不純物領域１３および第４不純物領域１８には、第１の主面１０ａから第１不純物領域１２にまで到達する開口部ＯＰが設けられる。炭化珪素層１０はさらに、開口部ＯＰ中に位置し、第１導電型を有する第５不純物領域２２と、第１の主面１０ａの平面視において少なくとも一部分が第５不純物領域２２に重なるように、第１不純物領域１２中に埋め込まれ、かつ第２導電型を有する第６不純物領域３０とを含む。炭化珪素半導体装置は、第１不純物領域１２、第２不純物領域１３および第３不純物領域１４に接して形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に設けられたゲート電極２７と、炭化珪素層１０の第１の主面１０ａにおいて、第３不純物領域１４および第４不純物領域１８の双方に接する第１の電極１６と、炭化珪素層１０の第２の主面１０ｂに接して設けられる第２の電極２０と、炭化珪素層１０の第１の主面１０ａにおいて、第５不純物領域２２に接し、かつ第１の電極１６と電気的に接続される第３の電極１７，２５とをさらに備える。
上記（１）に係る炭化珪素半導体装置によれば、炭化珪素を材料として採用したＭＯＳＦＥＴに還流ダイオード（ＳＢＤまたはＪＦＥＴ）を内在させることができる。これにより、１つの半導体チップにおいて、トランジスタ素子が集積化された領域（素子領域と呼ぶ）にＳＢＤを配置するスペースが不要となるため、素子領域に配置されるトランジスタ素子の数が減少するのを抑制することができる。この結果、炭化珪素半導体装置の活性領域の減少を避けることができる。
また、還流ダイオードへの逆バイアス電圧の印加時に、第２不純物領域１３および第４不純物領域１８と第５不純物領域２２との接合面から空乏層が広がるとともに、第１不純物領域１２と第６不純物領域３０との接合面から空乏層が広がる。これらの空乏層によって、炭化珪素層１０と第３の電極１７，２５との界面を保護することができる。これにより、還流ダイオードへの逆バイアス電圧の印加時のリーク電流を低減することができるため、高い耐圧を達成することができる。この結果、活性領域の減少および耐圧の低下を避けつつ、トランジスタ素子と還流ダイオードとを集積化することが可能な炭化珪素半導体装置を実現できる。
（２）上記（１）に係る炭化珪素半導体装置において好ましくは、第３の電極は、第５不純物領域２２にショットキー接合されたショットキー電極１７である。これにより、炭化珪素を材料として採用したＭＯＳＦＥＴに、還流ダイオードとして機能し得るＳＢＤを内在させることができる。
（３）上記（２）に係る炭化珪素半導体装置において好ましくは、第３の電極１７は、Ｔｉ，Ｎｉ，Ｐｔ，ＡｕおよびＷｉの少なくともいずれかを含む。これにより、第５不純物領域２２、すなわち第１導電型の炭化珪素層との間でショットキー接合を達成できる。
（４）上記（１）に係る炭化珪素半導体装置において好ましくは、第３の電極は、第５不純物領域２２にオーミック接合されたオーミック電極２５である。これにより、炭化珪素を材料として採用したＭＯＳＦＥＴに、ソース電極およびゲート電極間が接続されたＪＦＥＴを内在させることができる。このＪＦＥＴはＭＯＳＦＥＴに逆並列接続された還流ダイオードとして機能し得る。
（５）上記（４）に係る炭化珪素半導体装置において好ましくは、第３の電極２５は、Ｔｉ，Ａｌ，Ｎｉの少なくともいずれかを含む。これにより、第３の電極２５と第５不純物領域２２との接触抵抗を効果的に低減することができる。
（６）上記（５）に係る炭化珪素半導体装置において好ましくは、第３の電極２５は、ＴｉＡｌＳｉ，ＮｉＳｉおよびＮｉＡｌのいずれかを含む。これにより、第３の電極２５と第５不純物領域２２との間をオーミック接合としつつ、第３の電極２５と第４不純物領域１８との間をオーミック接合とすることができる。
（７）上記（４）〜（６）のいずれかに係る炭化珪素半導体装置において好ましくは、第３の電極２５は、第１の電極１６の一部を構成する。これにより、第３の電極２５と第１の電極１６とを同時に形成することができるので、プロセスを簡略化することができる。
（８）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置において好ましくは、第５不純物領域２２は、第１不純物領域１２の不純物濃度と等しい不純物濃度を有する。これにより、第５不純物領域２２と第１不純物領域１２とを同時に形成することができるので、プロセスを簡略化することができる。
（９）上記（１）〜（７）のいずれかに係る炭化珪素半導体装置において好ましくは、第５不純物領域２２は、第３の電極１７，２５に接し、かつ第１不純物領域１２の不純物濃度よりも高い不純物濃度を有する高濃度領域２４を含む。これにより、還流ダイオードの順方向の電圧降下を低減できるため、還流ダイオードの導通損失を効果的に低減することができる。
（１０）上記（１）〜（９）のいずれかに係る炭化珪素半導体装置において好ましくは、平面視において、第２不純物領域１３、第３不純物領域１４および第４不純物領域１８の各々はストライプ形状を有する。第５不純物領域２２は、ストライプ形状の長軸方向において、第４不純物領域１８に隣接する。これにより、還流ダイオードをＭＯＳＦＥＴに効率良く集積化させることができる。
（１１）上記（１）〜（９）のいずれかに係る炭化珪素半導体装置において好ましくは、平面視において、炭化珪素層１０には、外周形状が多角形状である複数のセルが互いに隣接して形成される。各複数のセルは、外周形状が多角形状である第３不純物領域１４に取り囲まれるように第４不純物領域１８が形成され、かつ第４不純物領域１８に取り囲まれるように第５不純物領域２２が形成される。これにより、還流ダイオードをＭＯＳＦＥＴに効率良く集積化させることができる。
（１２）上記（１）〜（１１）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素層１０の第１の主面１０ａは、珪素面または珪素面から８°以下オフした面である。ゲート絶縁膜１５は、炭化珪素層１０の第１の主面１０ａにおいて、第１不純物領域１２、第２不純物領域１３および第３不純物領域１４に接して形成される。ゲート電極２７は、第１不純物領域１２、第２不純物領域１３および第３不純物領域１４の上方にゲート絶縁膜１５を介して形成される。これにより、炭化珪素半導体装置の耐圧を向上させることができる。
（１３）上記（１）〜（１１）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素層１０の第１の主面１０ａは、炭素面または炭素面から８°以下オフした面であり、かつ第１の主面１０ａにはトレンチＴＲが設けられる。トレンチＴＲは、第３不純物領域１４および第２不純物領域１３を貫通して第１不純物領域１２に至る側壁面ＳＷと、側壁面ＳＷに連接し、かつ第１不純物領域１２に位置する底部ＢＴとを有する。ゲート絶縁膜１５は、トレンチＴＲの側壁面ＳＷおよび底部ＢＴと炭化珪素層１０の第１の主面１０ａとに接するように設けられる。ゲート電極２７は、トレンチＴＲの内部においてゲート絶縁膜１５に接する。これにより、炭化珪素半導体装置のオン抵抗を低減することができる。
（１４）上記（１）〜（１３）のいずれかに係る炭化珪素半導体装置において好ましくは、第１導電型はｎ型であり、かつ第２導電型はｐ型である。これにより、ｐ型に比べて抵抗率の低いｎ型を基板に用いることができ、また、高いチャネル移動度を得ることができる。
[本発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、“−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に符号を付している。また角度の記載には、全方位角を３６０度とする系を用いている。
（実施の形態１）
まず、本発明の実施の形態１に係る炭化珪素半導体装置の構成について説明する。
図１は、本発明の実施の形態１に係る炭化珪素半導体装置１の構成を概略的に示す斜視図である。図２は、図１のＩＩ−ＩＩに沿った炭化珪素半導体装置１の断面を示した断面図である。図３は、図１のＩＩＩ−ＩＩＩに沿った炭化珪素半導体装置１の断面を示した断面図である。
図１および図２を参照して、本実施の形態に係る炭化珪素半導体装置１は、プレーナ型ＭＯＳＦＥＴにより実現される。ＭＯＳＦＥＴは、スイッチング素子としてたとえばモータ等の誘導性負荷を駆動制御する電力変換器などに用いられる。本実施の形態に係るＭＯＳＦＥＴは、炭化珪素層１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、ショットキー電極１７と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを備える。炭化珪素層１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。炭化珪素層１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを含む。
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素層１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面（Ｓｉ面）または（０００１）面（Ｓｉ面）から８°以下程度オフした面であり、第２の主面１０ｂは、（０００−１）面（Ｃ面）または（０００−１）面（Ｃ面）から８°以下程度オフした面である。
炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを含む。炭化珪素エピタキシャル層５は、ｎ型領域２２と、ｐ型埋込領域３０とをさらに含む。
ドリフト領域１２（第１不純物領域）は、窒素（Ｎ）などのｎ型を付与するためのｎ型不純物（ドナー）を含むｎ型（第１導電型）の領域である。ドリフト領域１２におけるｎ型不純物の濃度は、たとえば５．０×１０１５ｃｍ−３程度である。ドリフト領域１２が含むｎ型不純物の濃度は、炭化珪素単結晶基板１１が含むｎ型不純物の濃度よりも低い。
ボディ領域１３（第２不純物領域）は、ｎ型とは異なるｐ型（第２導電型）を有する領域である。ボディ領域１３は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型を付与するためのｐ型不純物（アクセプタ）を含んでいる。ボディ領域１３におけるｐ型不純物の濃度は、たとえば１×１０１７ｃｍ−３程度である。
ソース領域１４（第３不純物領域）は、リン（Ｐ）などのｎ型不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高い。ソース領域１４が含むリンなどのｎ型不純物の濃度は、たとえば５×１０１９ｃｍ−３である。ソース領域１４は、ボディ領域１３によりドリフト領域１２から隔てられている。
コンタクト領域１８（第４不純物領域）は、アルミニウムまたはホウ素などのｐ型不純物を含むｐ型領域である。コンタクト領域１８は、ソース領域１４に囲まれて設けられており、炭化珪素層１０の第１の主面１０ａとボディ領域１３とを繋ぐように形成されている。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、たとえば１×１０２０ｃｍ−３である。好ましくは、コンタクト領域１８が含むアルミニウムなどのｐ型不純物の濃度は、２×１０２０ｃｍ−３以上であり、かつソース領域１４が含むリンなどのｎ型不純物の濃度は５×１０１９ｃｍ−３以上である。各領域に含まれている不純物の元素および濃度は、たとえばＳＩＭＳ（Secondary Ion Mass Spectrometry）などにより測定可能である。
ソース電極１６（第１の電極）は、ゲート絶縁膜１５と接し、ソース領域１４上からコンタクト領域１８上にまで延在するように、炭化珪素層１０の第１の主面１０ａに接して配置されている。ソース電極１６は、炭化珪素層１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の双方に接する。好ましくは、ソース電極１６は、チタン（Ｔｉ）、アルミニウム（Ａｌ）およびニッケル（Ｎｉ）の少なくともいずれかを含む。ソース電極１６は、たとえば、ＴｉＡｌＳｉ、ＴｉＡｌ、ＮｉＳｉ、ＮｉＡｌなどを含む材料からなる。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。ソース電極１６は、ソース領域１４とオーミック接合している。好ましくは、ソース電極１６は、ソース領域１４およびコンタクト領域１８の各々とオーミック接合している。
ゲート絶縁膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素層１０の第１の主面１０ａに接して形成されている。ゲート絶縁膜１５は、炭化珪素層１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート絶縁膜１５に接するボディ領域１３の一部においてチャネル領域ＣＨが形成可能に構成されている。ゲート絶縁膜１５は、たとえば二酸化珪素からなっている。
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。ゲート電極２７は、炭化珪素層１０との間にゲート絶縁膜１５を挟むようにゲート絶縁膜１５上に設けられている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート絶縁膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌ、Ｍｏなどの導電体からなっている。
層間絶縁膜２１は、炭化珪素層１０の第１の主面１０ａに対向する位置に設けられている。具体的には、層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート絶縁膜１５の各々に接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。表面保護電極１９は、層間絶縁膜２１を覆い、かつソース電極１６に接するように設けられている。表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
ドレイン電極２０（第２の電極）は、炭化珪素層１０の第２の主面１０ｂに接して設けられている。このドレイン電極２０は、ＮｉＳｉなど、ｎ型の炭化珪素単結晶基板１１とオーミック接合可能な材料からなっている。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極２３は、ドレイン電極２０の炭化珪素単結晶基板１１とは反対側の主面に接して形成されている。裏面保護電極２３は、たとえばＡｌを含む材料からなる。
図３を参照して、ボディ領域１３およびコンタクト領域１８には、炭化珪素層１０の第１の主面１０ａからドリフト領域１２にまで到達する開口部ＯＰが設けられている。開口部ＯＰ中には、ｎ型領域２２（第５不純物領域）が配置される。ｎ型領域２２は、窒素、リンなどのｎ型不純物を含み、導電型としてｎ型を有する。ｎ型領域２２は、炭化珪素層１０の第１の主面１０ａとドリフト領域１２とを繋ぐように形成されている。これにより、ｎ型領域２２は、ボディ領域１３、ソース領域１４およびコンタクト領域１８に囲まれている。ｎ型領域２２が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度以上である。
１つの実施の形態では、ｎ型領域２２が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度と等しい。これにより、ｎ型領域２２は、実質的にドリフト領域１２の一部を構成する。なお、「ｎ型不純物の濃度が等しい」とは、ｎ型領域２２のｎ型不純物濃度が、ドリフト領域１２のｎ型不純物濃度に必ずしも一致している必要はなく、ドリフト領域１２のｎ型不純物濃度よりも幾分高くてもよく、あるいは幾分低くてもよい。たとえば、ｎ型領域２２のｎ型不純物濃度は、ドリフト領域１２のｎ型不純物濃度±２０％の範囲内に収まっている。
ｐ型埋込領域３０は、炭化珪素層１０の第１の主面１０ａおよびボディ領域１３から離されるように、炭化珪素層１０の内部に配置される。さらに、ｐ型埋込領域３０は、炭化珪素単結晶基板１１の主面からも離されている。したがって、ｐ型埋込領域３０は、ドリフト領域１２の内部に埋め込まれている。ｐ型埋込領域３０は、導電型としてｐ型を有する。１つの実施の形態では、ｐ型埋込領域３０に含まれるｐ型不純物の濃度は、ドリフト領域１２に含まれるｎ型不純物の濃度より高い。
図４は、ｎ型領域２２およびｐ型埋込領域３０の配置を示すための炭化珪素層１０の概略平面図である。なお、図４では、炭化珪素層１０の第１の主面１０ａ上に形成されるゲート絶縁膜１５、ゲート電極２７、ソース電極１６、層間絶縁膜２１および表面保護電極１９は記載されていない。
図４を参照して、平面視において、ボディ領域１３、ソース領域１４およびコンタクト領域１８の各々は、ストライプ形状を有する。「平面視」とは、炭化珪素層１０の第１の主面１０ａに垂直な方向に沿って見た視野を意味する。また「ストライプ形状」とは、長軸と短軸とを有する二次元形状を意味する。
本実施の形態において、ストライプ形状は長方形である。ストライプ形状の長軸の方向は、長方形の長辺の方向に等しい。同じく、ストライプ形状の短軸の方向は、長方形の短辺の方向に等しい。なお、長方形は、ストライプ形状の１つの実施形態である。ストライプ形状には、たとえば楕円、丸められた角を有する長方形などを含むことができるが、これに限定されない。
平面視において、ｎ型領域２２は、長方形の長辺に沿った方向（ストライプ形状の長軸方向）に沿って、コンタクト領域１８と隣接するように配置される。またｎ型領域２２は、長方形の短辺に沿った方向（ストライプ形状の短軸方向）に沿って、ソース領域１４よびボディ領域１３と隣接するように配置される。図４に示される距離Ｌは、ｎ型領域２２のストライプ形状の長軸方向の大きさである。このｎ型領域２２の距離Ｌについては後述する。
ｐ型埋込領域３０は、平面視において、ｐ型埋込領域３０の少なくとも一部がｎ型領域２２と重なるように配置される。本実施の形態では、ｐ型埋込領域３０はストライプ形状を有しており、ｐ型埋込領域３０の長辺とボディ領域１３の長辺とが同じ方向に沿って延在する。平面視において、ｐ型埋込領域３０は、ｐ型埋込領域３０の一部分がコンタクト領域１８およびｎ型領域２２の双方に重なるように配置されている。なお、図４に示されるようにｐ型埋込領域３０がコンタクト領域１８に重なることは必須ではない。言い換えれば、ｐ型埋込領域３０は、平面視において、少なくともｎ型領域２２に重なっていればよい。
図３に示されるように、ショットキー電極１７（第３の電極）は、炭化珪素層１０の第１の主面１０ａに接して配置される。ショットキー電極１７は、炭化珪素層１０の第１の主面１０ａにおいてｎ型領域２２に接する。ショットキー電極１７は、ｎ型領域２２とショットキー接合される金属からなる。ショットキー電極１７と炭化珪素層１０とにより、ショットキーバリアダイオード（ＳＢＤ）が形成される。なお、ショットキー電極１７の材料は、ｎ型領域２２との間でショットキー接合を達成できる金属であれば、特に限定されない。ショットキー電極１７は、たとえば、Ｔｉ、Ｎｉ、白金（Ｐｔ）、金（Ａｕ）およびタングステン（Ｗ）の少なくともいずれかを含むことができる。
図１に示されるように、ゲート電極２７およびソース電極１６の各々は、平面視においてストライプ形状を有する。ショットキー電極１７は、ストライプ形状の長軸方向においてソース電極１６に隣接するように配置される。さらに、表面保護電極１９は、ショットキー電極１７に接するように設けられており、ＳＢＤのアノード電極を構成する。これにより、ショットキー電極１７は、表面保護電極１９を介してソース電極１６と電気的に接続される。すなわち、プレーナ型ＭＯＳＦＥＴのソースとＳＢＤのアノードとが電気的に接続される。一方、ＳＢＤのカソード電極は、ＭＯＳＦＥＴのドレイン電極２０と共通である。以上のように、本実施の形態に係る炭化珪素半導体装置１によれば、ＭＯＳＦＥＴには、ＳＢＤが内在している。このＳＢＤは、図５に示されるように、ＭＯＳＦＥＴに逆並列接続された還流ダイオードとして機能し得る。
図５は、本実施の形態に係る炭化珪素半導体装置１の等価回路図である。図５を参照して、炭化珪素半導体装置１は、ＭＯＳトランジスタＭ１と、ショットキーバリアダイオードＤ１とを有する。
ＭＯＳトランジスタＭ１は、上述したＭＯＳＦＥＴを表している。ＭＯＳトランジスタＭ１のドレイン電極と、ショットキーバリアダイオードＤ１のカソード電極とは電気的に接続される。ＭＯＳトランジスタＭ１のドレイン電極と、ショットキーバリアダイオードＤ１のカソード電極とは、ドレイン電極２０によって実現される。
ＭＯＳトランジスタＭ１のソース電極と、ショットキーバリアダイオードＤ１のアノード電極とは電気的に接続される。ＭＯＳトランジスタＭ１のソース電極は図１に示すソース電極１６（および表面保護電極１９）によって実現される。一方、ショットキーバリアダイオードＤ１のアノード電極は、図１に示すショットキー電極１７によって実現される。ショットキー電極１７は、ソース電極１６および表面保護電極１９を通じてＭＯＳトランジスタＭ１のソースに電気的に接続される。
図６は、本実施の形態に係る炭化珪素半導体装置１によって構成されたインバータ回路の一例を示した回路図である。図６を参照して、インバータ回路１０１はたとえば単相インバータである。インバータ回路１０１は、正極端子３および負極端子４を介して、直流電源８の正極および負極にそれぞれ接続される。インバータ回路１０１は、直流電源８から供給される直流電力を単相交流に変換する。単相負荷９Ａは、誘導性負荷であり、たとえば単相モータである。ただし単相負荷９Ａの種類は特に限定されるものではない。
インバータ回路１０１は、炭化珪素半導体装置１−１〜１−４を含む。炭化珪素半導体装置１−１〜１−４の各々の構成は、図５に示される構成と同じである。したがって炭化珪素半導体装置１−１〜１−４の各々を、本実施の形態に係る炭化珪素半導体装置１によって実現することができる。
炭化珪素半導体装置１−１，１−２は、正極端子３と負極端子４との間に直列に接続される。同じく、炭化珪素半導体装置１−３，１−４は、正極端子３と負極端子４との間に直列に接続される。
なお、インバータ回路１０１は、三相インバータでもよい。この場合、正極端子３と負極端子４との間に直列に接続される２つの炭化珪素半導体装置を、図６に示す構成に追加すればよい。
インダクタンス成分を含む負荷、すなわち誘導性負荷をスイッチングする際に、還流電流が生じ、回路やスイッチング条件によりサージ電流のような大電流が発生し得る。この還流電流による電力消費をＳｉＣ ＭＯＳＦＥＴの寄生ダイオードよりも小さくするために、還流ダイオードがＭＯＳトランジスタに逆並列に接続される。
多くの例では、還流ダイオードは、ＭＯＳトランジスタとは別のチップ、あるいはディスクリート素子によって実現される。一方、本実施の形態では、ＭＯＳトランジスタと還流ダイオードとしてのＳＢＤとが１つの半導体チップに集積化されている。したがって、インバータ回路を、より小型かつ簡素な構成で実現することができる。したがって、コスト面で優れたシステムを構築することが可能になる。
その一方で、トランジスタ素子が集積化された領域（素子領域）において、トランジスタ素子とＳＢＤとを同一基板上に並べて配置すると、素子領域に配置されるトランジスタ素子の数が減少する。すなわち、炭化珪素半導体装置の活性領域の面積が減少する。
本実施の形態によれば、トランジスタ素子を構成するＭＯＳＦＥＴ構造におけるドリフト領域にＳＢＤが形成される。このようにトランジスタ素子がＳＢＤを内在することにより、素子領域にＳＢＤを配置するスペースが不要となるため、素子領域に配置されるトランジスタ素子の数が減少するのを抑制することができる。この結果、炭化珪素半導体装置の活性領域の減少を避けることができる。
次に、本実施の形態に係る炭化珪素半導体装置１の動作について説明する。
図７は、ＭＯＳＦＥＴのドレイン電極２０と表面保護電極１９との間に逆バイアス電圧が印加されたときのＭＯＳＦＥＴの状態を模式的に示した断面図である。図７を参照して、ＭＯＳＦＥＴがオフの状態において、ドレイン電極２０（ＳＢＤのカソード電極）の電位が表面保護電極１９（ＳＢＤのアノード電極）の電位よりも高くなるように、ドレイン電極２０および表面保護電極１９の間に電圧が印加される。このような状態は、図６に示すインバータ回路１０１の動作中において発生し得る。この場合、ボディ領域１３およびコンタクト領域１８（図４）とｎ型領域２２との接合面、およびｐ型埋込領域３０とドリフト領域１２との接合面から空乏層が広がる。ｎ型領域２２の不純物濃度およびドリフト領域１２の不純物濃度が、ボディ領域１３、コンタクト領域１８の不純物濃度およびｐ型埋込領域３０の不純物濃度よりも低い。このため、空乏層は、より大きくｎ型領域２２およびドリフト領域１２側に広がる。
逆バイアス電圧が大きくなることによって、ｎ型領域２２およびドリフト領域１２とボディ領域１３との接合面から、炭化珪素単結晶基板１１側に向けて空乏層が広がる。この空乏層が、ｐ型埋込領域３０とドリフト領域１２との接合面からドリフト領域１２に広がる空乏層に到達する。これらの空乏層が繋がることにより、ショットキー電極１７と炭化珪素層１０との界面であるショットキー接合界面を保護することができる。なお、図７では、これらの空乏層が繋がれることで形成された空乏層が、空乏層ＤＬとして表されている。
ショットキー接合界面が保護されることによって、ＳＢＤへの逆バイアス電圧の印加時において、リーク電流を低減することができる。したがって、炭化珪素半導体装置１（ＭＯＳＦＥＴ）の耐圧を向上させることができる。
なお、本実施の形態において、ｐ型埋込領域３０の電位がフローティングとされる。これにより、ＳＢＤへの逆バイアス電圧印加時に、ｐ型埋込領域３０の電位が高くなりやすくなる。したがって、ｐ型埋込領域３０から炭化珪素単結晶基板１１側に向けて空乏層ＤＬが延びやすくなるので、高い耐圧を達成する炭化珪素半導体装置１を実現することができる。
ここで、本実施の形態においては、ＳＢＤへの逆バイアス電圧印加時に、ＳＢＤをオフ状態とする必要がある。したがって、ＳＢＤへの逆バイアス電圧印加時に開口部ＯＰ内のｎ型領域２２が完全空乏化されるように、ｎ型領域２２の距離Ｌ（図４）を調整する。
図８は、逆バイアス電圧の印加後にＭＯＳＦＥＴのドレイン電極２０と表面保護電極１９との間に、順バイアス電圧が印加されたときのＭＯＳＦＥＴの状態を模式的に示した断面図である。図８を参照して、ドレイン電極２０（ＳＢＤのカソード電極）と表面保護電極１９（ＳＢＤのアノード電極）との間に順バイアス電圧が印加されて、表面保護電極１９の電位がドレイン電極２０の電位よりも高くなる。この場合、ボディ領域１３からｐ型埋込領域３０にホール（図８において「ｈ」で表される）が注入される。
ｐ型埋込領域３０へのホールの注入により、ｐ型埋込領域３０とドリフト領域１２との接合面から広がる空乏層ＤＬが縮小されて電流経路が広がる。したがって、ＳＢＤの抵抗を低減することができる。
なお、図４に示されるように、ボディ領域１３およびｐ型埋込領域３０の一部が平面視において重なっていることにより、ボディ領域１３とｐ型埋込領域３０との距離を短くすることができる。したがって、ＳＢＤへの順バイアス電圧の印加時に、ｐ型埋込領域３０にホールを効果的に注入することができる。これにより、ｐ型埋込領域３０の電気的中性をより早く回復することができるため、ＳＢＤの応答速度を高めることができる。
図９は、ＳＢＤに順方向電流が流れるときのＭＯＳＦＥＴの状態を模式的に示した断面図である。図９を参照して、矢印は電流を表わす。ＳＢＤに順バイアス電圧が印加されることにより、表面保護電極１９から炭化珪素層１０を通り、ドレイン電極２０へと電流が流れる。
図１０は、本発明の実施の形態に係る炭化珪素半導体装置１の別の構成を示す断面図である。図１０を参照して、ｎ型領域２２は、ショットキー電極１７に接し、かつドリフト領域１２のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度領域２４を含む。高濃度領域２４は、リンなどのｎ型不純物を含み、導電型がｎ型である。
１つの実施の形態において、高濃度領域２４のｎ型不純物濃度は、ソース領域１４のｎ型不純物濃度に実質的に等しい。なお、「ｎ型不純物の濃度が等しい」とは、高濃度領域２４のｎ型不純物濃度が、ソース領域１４のｎ型不純物濃度に必ずしも一致している必要はなく、ソース領域１４のｎ型不純物濃度よりも幾分高くてもよく、あるいは幾分低くてもよい。たとえば高濃度領域２４のｎ型不純物濃度は、ソース領域１４のｎ型不純物濃度±２０％の範囲内に収まっている。このような高濃度領域２４は、ボディ領域１３にリンなどのｎ型不純物をイオン注入してソース領域１４を形成する工程において、開口部ＯＰを通じてドリフト領域１２にもｎ型不純物をイオン注入することによって形成することができる。これにより、図１０に示されるように、第１の主面１０ａからの高濃度領域２４の深さは、第１の主面１０ａからのソース領域１４の深さとほぼ等しくなる。なお、第１の主面１０ａからの高濃度領域２４の深さはこれに限定されるものではない。また、高濃度領域２４のｎ型不純物濃度と、ソース領域１４のｎ型不純物濃度とが同じであるように限定されない。
このようにショットキー電極１７の直下に高濃度領域２４を形成することにより、ショットキー障壁のバリアハイトが低下するため、ＳＢＤの立上り電圧が低くなる。これにより、ＳＢＤの順方向の電圧降下が小さくなるため、ＳＢＤの導通損失を低減することができる。
一方、ＳＢＤにおいては、ショットキー障壁のバリアハイトを低くすると、立上り電圧を低くできる一方で、ＳＢＤへの逆バイアス電圧印加時のリーク電流が増えてしまう。そのため、ＳＢＤでは、導通損失の低減と耐圧の向上との両立が難しいという課題がある。
本実施の形態では、平面視において、ｐ型埋込領域３０は、少なくとも一部がｎ型領域２２および高濃度領域２４と重なるように配置されている。したがって、上述したように、ＳＢＤへの逆バイアス電圧印加時にはｐ型埋込領域３０によってショットキー接合界面が保護されるため、リーク電流を低減することができる。この結果、高い耐圧を達成しつつ、導通損失を低減することが可能な炭化珪素半導体装置１を実現することができる。
（実施の形態２）
図１１は、本発明の実施の形態２に係る炭化珪素半導体装置１Ａの構成を示す概略平面図である。図１２は、図１１のＸＩＩ−ＸＩＩに沿った炭化珪素半導体装置１Ａの断面を示した断面図である。なお、図１１では、炭化珪素層１０の第１の主面１０ａ上に形成されるゲート絶縁膜１５、ゲート電極２７、ソース電極１６、層間絶縁膜２１および表面保護電極１９は記載されていない。
図１１および図１２を参照して、実施の形態２に係る炭化珪素半導体装置１Ａの構成は、基本的には、実施の形態１に係る炭化珪素半導体装置１と同様である。ＭＯＳＦＥＴのセルの形状において、実施の形態２に係る炭化珪素半導体装置１Ａは、実施の形態１に係る炭化珪素半導体装置１と相違する。以下、この点について詳細に説明する。
図１１を参照して、平面視において、炭化珪素層１０には、外周形状が六角形状であるセルＣＬが互いに隣接して複数形成されている。セルＣＬの外周形状は、四角形、その他の多角形であってもよい。セルＣＬは、炭化珪素層１０に形成されたドリフト領域１２、ボディ領域１３、ソース領域１４、コンタクト領域１８、ｎ型領域２２およびｐ型埋込領域３０を含む。
コンタクト領域１８の外周形状は、平面視において、セルＣＬの外周形状と相似形であって六角形状となっている。ソース領域１４は、平面視においてコンタクト領域１８を取り囲むように形成されており、外周形状がセルＣＬの外周形状と相似形であって六角形状となっている。ボディ領域１３は、平面視において、コンタクト領域１８およびソース領域１４を取り囲むように形成されており、外周形状がセルＣＬの外周形状と相似形であって六角形状となっている。
コンタクト領域１８およびボディ領域１３には開口部ＯＰが設けられている。開口部ＯＰの外周形状は、たとえばセルＣＬの外周形状と相似形であって六角形状となっている。開口部ＯＰの外周形状は、四角形、その他の多角形、あるいは円形状であってもよい。開口部ＯＰは、図１２に示されるように、炭化珪素層１０の第１の主面１０ａからドリフト領域１２にまで到達する。
ｎ型領域２２は開口部ＯＰ中に位置する。ｎ型領域２２は、炭化珪素層１０の第１の主面１０ａとドリフト領域１２とを繋ぐように形成されている。これにより、ｎ型領域２２は、平面視において、コンタクト領域１８に囲まれている。
ｐ型埋込領域３０は、平面視において、ｐ型埋込領域３０の少なくとも一部がｎ型領域２２と重なるように配置される。本実施の形態では、ｐ型埋込領域３０の外周形状は、たとえばセルＣＬの外周形状と相似形であって六角形状となっている。ｐ型埋込領域３０の外周形状は、四角形、その他の多角形、あるいは円形状であってもよい。
図１２を参照して、ソース電極１６は、炭化珪素層１０の第１の主面１０ａにおいて、ソース領域１４およびコンタクト領域１８の双方に接する。ソース電極１６の外周形状は、たとえば平面視において、セルＣＬの外周形状と相似形であって六角形状となっている。
ショットキー電極１７は、炭化珪素層１０の第１の主面１０ａにおいてｎ型領域２２に接する。ショットキー電極１７は、平面視においてソース電極１６に囲まれており、外周形状がたとえばセルＣＬの外周形状と相似形であって六角形状となっている。表面保護電極１９は、ソース電極１６およびショットキー電極１７の双方に接するように設けられている。これにより、ショットキー電極１７は、表面保護電極１９を介してソース電極１６と電気的に接続される。
本実施の形態によれば、実施の形態１と同様の効果を達成することができる。すなわち、トランジスタ素子を構成するＭＯＳＦＥＴ構造におけるドリフト領域にＳＢＤが形成される。このようにトランジスタ素子がＳＢＤを内在することにより、素子領域にＳＢＤを配置するスペースが不要となるため、素子領域に配置されるトランジスタ素子の数が減少するのを抑制することができる。この結果、炭化珪素半導体装置の活性領域の減少を避けることができる。
また、ＳＢＤへの逆バイアス電圧の印加時において、ｐ型埋込領域３０によってショットキー電極１７と炭化珪素層１０との界面であるショットキー接合界面を保護することができる。これにより、ＳＢＤへの逆バイアス電圧の印加時のリーク電流を低減することができる。したがって、炭化珪素半導体装置１Ａ（ＭＯＳＦＥＴ）の耐圧を向上させることができる。
なお、本実施の形態においても、図１１に示されるように、ｎ型領域２２において、ショットキー電極１７の直下に高濃度領域２４を形成することができる。これにより、高い耐圧を達成しつつ、導通損失を低減することが可能な炭化珪素半導体装置１Ａを実現することができる。
（実施の形態３）
図１３は、本発明の実施の形態３に係る炭化珪素半導体装置１Ｂの構成を示す断面図である。図１３は、図１のＩＩＩ−ＩＩＩに沿った炭化珪素半導体装置１の断面を示している。図１３を参照して、実施の形態３に係る炭化珪素半導体装置１Ｂの構成は、基本的には、実施の形態１に係る炭化珪素半導体装置１と同様である。ショットキー電極１７に代えてオーミック電極２５を備える点において、実施の形態１に係る炭化珪素半導体装置１と相違する。以下、この点について詳細に説明する。
図１３に示されるように、オーミック電極２５（第３の電極）は、炭化珪素層１０の第１の主面１０ａに接して配置される。オーミック電極２５は、炭化珪素層１０の第１の主面１０ａにおいてｎ型領域２２に接する。オーミック電極２５は、ｎ型領域２２とオーミック接合される金属からなる。オーミック電極２５の材料は、ｎ型領域２２との間でオーミック接合を達成できる金属であれば、特に限定されない。好ましくは、オーミック電極２５は、Ｔｉ，ＡｌおよびＮｉの少なくともいずれかを含む。オーミック電極２５は、たとえば、ＴｉＡｌＳｉ、ＴｉＡｌ、ＮｉＳｉ、ＮｉＡｌなどを含む材料からなる。好ましくは、オーミック電極２５は、ＴｉＡｌＳｉを含む材料からなる。
好ましくは、オーミック電極２５は、ソース電極１６の一部を構成する。これによれば、オーミック電極２５をソース電極１６と共通の工程によって形成することができるため、ＭＯＳＦＥＴと還流ダイオードとを含む回路を簡素なプロセスで製造することができる。
本実施の形態では、オーミック電極２５と、炭化珪素層１０と、ソース電極１６と、ドレイン電極２０とにより、ＪＦＥＴ（Junction Field Effect Transistor）が形成される。このＪＦＥＴは、ＭＯＳＦＥＴに逆並列に接続された還流ダイオードとして機能し得る。
詳細には、炭化珪素層１０にｎ型領域２２を設けたことにより、オーミック電極２５およびドレイン電極２０との間には、ｎ型領域２２、ドリフト領域１２および炭化珪素単結晶基板１１（ｎ型領域）からなる電流経路が形成される。この電流経路の途中には、コンタクト領域１８およびボディ領域１３（ｐ型領域）からなる制御電極（ゲート）が設けられている。この制御電極はソース電極１６と電気的に接続されている。したがって、ＭＯＳＦＥＴがオフの状態において、ドレイン電極２０の電位がソース電極１６の電位よりも高くなるように、ドレイン電極２０およびソース電極１６の間に電圧が印加されると、ｐｎ接合に逆バイアスがかけられることにより、ｐｎ接合のまわりに空乏層が広がり、電流経路を流れる電流が制御される。すなわち、オーミック電極２５およびドレイン電極２０をそれぞれソース電極およびドレイン電極とし、かつソース電極１６をゲート電極とするＪＦＥＴが形成される。
言い換えれば、ＭＯＳＦＥＴのドレイン電極２０と、ＪＦＥＴのドレイン電極とは電気的に接続される。ＭＯＳＦＥＴのソース電極１６と、ＪＦＥＴのソース電極（オーミック電極２５）とは電気的に接続される。ＪＦＥＴのソース電極（オーミック電極２５）はさらに、ＪＦＥＴのゲート電極（ソース電極１６）と電気的に接続される。すなわち、ＪＦＥＴは、ゲート電極およびソース電極間が接続された状態でＭＯＳＦＥＴと並列に接続される。
本実施の形態において、ＪＦＥＴは、ノーマリオフ型（エンハンスメント型ともいう）、すなわち、閾値電圧がゼロよりも高く、ゲート電位およびソース電位が同電位のときにオフ状態となるトランジスタである。ノーマリオフ型のＪＦＥＴは、還流ダイオードしての機能を有する。
具体的には、ドレイン電極２０と表面保護電極１９との間に逆バイアス電圧が印加される場合を考える。この場合、ＭＯＳＦＥＴがオフ状態において、ドレイン電極２０（ＪＦＥＴのドレイン電極）の電位がソース電極１６（ＪＦＥＴのゲート電極）の電位よりも高くなるように、ドレイン電極２０およびソース電極１６の間に電圧が印加される。このような状態は、図６に示すインバータ回路１０１の動作中において発生し得る。このとき、ＪＦＥＴでは、ゲート電位およびソース電位が同電位であるとともに、ドレインにソース電位よりも高い電位が与えられている。したがって、ＪＦＥＴは空乏層によって電流経路が遮断されてオフ状態となり、ドレイン電極およびソース電極間が導通しない。
詳細には、ボディ領域１３およびコンタクト領域１８とｎ型領域２２との接合面、およびｐ型埋込領域３０とドリフト領域１２との接合面から空乏層が広がる。逆バイアス電圧が大きくなることによって、これらの空乏層が繋がることにより、オーミック電極２５と炭化珪素層１０との界面であるオーミック接合界面を保護することができる。これにより、ＪＦＥＴへの逆バイアス電圧の印加時において、リーク電流を低減することができる。したがって、炭化珪素半導体装置１Ｂ（ＭＯＳＦＥＴ）の耐圧を向上させることができる。
これに対して、ドレイン電極２０（ＪＦＥＴのドレイン電極）とソース電極１６（ＪＦＥＴのゲート電極）との間に順バイアス電圧が印加されて、ソース電極１６の電位がドレイン電極２０の電位よりも高くなる場合には、ＪＦＥＴは、ゲート電極（ソース電極１６）の電位がドレイン電極（ドレイン電極２０）の電位よりも高くなることにより、ボディ領域１３およびコンタクト領域１８とｎ型領域２２との接合面から広がる空乏層が収縮される。また、ボディ領域１３からｐ型埋込領域３０にホールが注入されることにより、ｐ型埋込領域３０とドリフト領域１２との接合面から広がる空乏層が縮小されて電流経路が広がる。ドレイン電極の電位を基準とするゲート電極の電位がＪＦＥＴの閾値電圧以上となると、ＪＦＥＴはオン状態となり、ソース電極（オーミック電極２５）からドレイン電極（ドレイン電極２０）に向かって電流が流れる。このようにして、ＪＦＥＴに形成される電流経路を通って還流電流が流れる。このＪＦＥＴの閾値電圧をボディダイオードの立上り電圧よりも低くなるように設計することによって、順方向の電圧降下を低くして導通損失を低減することができる。
ここで、本実施の形態においては、ＭＯＳＦＥＴがオン状態のときには、ＪＦＥＴをオフ状態としてＪＦＥＴの電流経路を遮断する必要がある。そのため、ＪＦＥＴをノーマリオフ型としている。具体的には、ＪＦＥＴのゲート電位およびソース電位が同電位のときに、開口部ＯＰ内のｎ型領域２２が完全空乏化されるように、ＪＦＥＴのチャネル幅を調整する。このチャネル幅とは、ｎ型領域２２を挟んで対向するｐ型領域間の距離に相当する。チャネル幅は、開口部ＯＰの開口幅で決まる。開口部ＯＰの開口幅とは、開口部ＯＰの側壁に露出するｐ型領域の間の最短距離である。
本実施の形態によれば、トランジスタ素子を構成するＭＯＳＦＥＴ構造におけるドリフト領域に、還流ダイオードとして機能し得るＪＦＥＴが形成される。このようにトランジスタ素子がＪＦＥＴを内在することにより、素子領域にＪＦＥＴを配置するスペースが不要となるため、素子領域に配置されるトランジスタ素子の数が減少するのを抑制することができる。この結果、炭化珪素半導体装置の活性領域の減少を避けることができる。
また、ＪＦＥＴへの逆バイアス電圧の印加時において、ｐ型埋込領域３０によってオーミック電極２５と炭化珪素層１０との界面であるオーミック接合界面を保護することができる。これにより、ＪＦＥＴへの逆バイアス電圧の印加時のリーク電流を低減することができる。したがって、炭化珪素半導体装置１Ｂ（ＭＯＳＦＥＴ）の耐圧を向上させることができる。
図１４は、本発明の実施の形態に係る炭化珪素半導体装置１Ｂの別の構成を示す断面図である。図１４を参照して、ｎ型領域２２は、ショットキー電極１７に接し、かつドリフト領域１２のｎ型不純物濃度よりも高いｎ型不純物濃度を有する高濃度領域２４を含む。高濃度領域２４は、リンなどのｎ型不純物を含み、導電型がｎ型である。
オーミック電極２５の直下に高濃度領域２４を設けたことにより、ｎ型領域２２を取り囲むｐ型領域（ボディ領域１３およびコンタクト領域１８）からｐ型不純物がｎ型領域２２内に浸み出すことによって、ＪＦＥＴの実質的なチャネル領域が狭められるのを抑制することができる。
さらに、ｎ型領域２２とオーミック電極２５とのオーミック接合における接触抵抗を小さくすることができるため、ＪＦＥＴの導通損失を低減することができる。この結果、高い耐圧を達成しつつ、導通損失を低減することが可能な炭化珪素半導体装置１Ｂを実現することができる。
なお、上述した実施の形態１〜３では、プレーナ型ＭＯＳＦＥＴを一例として説明したが、ＭＯＦＥＴの構造はこれに限定されるものではない。この発明に係る炭化珪素半導体装置は、たとえばトレンチ型ＭＯＳＦＥＴにも適用することが可能である。
図１５は、本発明の実施の形態２に係る炭化珪素半導体装置の他の構成例を示す断面模式図である。図１５を参照して、炭化珪素層１０の第１の主面１０ａは、たとえば｛０００−１｝面または｛０００−１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００−１）面（Ｃ面）または（０００−１）面（Ｃ面）から８°以下程度オフした面であり、第２の主面１０ｂは、（０００１）面（Ｓｉ面）または（０００１）面（Ｓｉ面）から８°以下程度オフした面である。
炭化珪素層１０の第１の主面１０ａにはトレンチＴＲが設けられている。トレンチＴＲは、側壁面ＳＷおよび底部ＢＴからなる。側壁面ＳＷは、第１の主面１０ａからソース領域１４およびボディ領域１３を貫通してドリフト領域１２に至っている。底部ＢＴは、側壁面ＳＷと連接し、かつドリフト領域１２に位置している。側壁面ＳＷは、ボディ領域１３上においてＭＯＳＦＥＴのチャネル領域ＣＨを含む。
トレンチＴＲの側壁面ＳＷは、炭化珪素層１０の第１の主面１０ａに対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷは、（０００−１）面（炭素面）に対して５０度以上６５度以下の角度での角度で傾斜していることが好ましい。これにより、側壁面ＳＷにおけるチャネル抵抗を低減することができるため、トレンチ型ＭＯＳＦＥＴのオン抵抗を低減することができる。
このような側壁面ＳＷは、面方位｛０−３３−８｝を有する第１の面を含む。より好ましくは、側壁面ＳＷは第１の面を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このような微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。
好ましくは、側壁面ＳＷの第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している。すなわち、複合面は、第１の面および第２の面が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。
ゲート絶縁膜１５は、トレンチＴＲの側壁面ＳＷおよび底部ＢＴと、炭化珪素層１０の第１の主面１０ａとに接するように設けられている。ゲート電極２７は、トレンチＴＲの内部においてゲート絶縁膜１５に接する。具体的には、ゲート電極２７は、ゲート絶縁膜１５を介してソース領域１４、ボディ領域１３およびドリフト領域１２の各々に対向するように設けられている。
図１５に示すトレンチ型ＭＯＳＦＥＴにおいても、ショットキー電極１７および炭化珪素層１０によりＳＢＤが形成されている。したがって、上述した効果と同様の効果を得ることができる。
なお、上記実施の形態１〜３では、炭化珪素半導体装置に配置されるトランジスタとしてＭＯＳＦＥＴを例示した。しかしながら、この発明の実施の形態に係るワイドバンドギャップ半導体装置に配置されるトランジスタ素子は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）などであってもよい。
また、上記実施の形態１および２では、炭化珪素層１０は、全体としてｎ型の炭化珪素の層である。すなわち、上記実施の形態１〜３では、炭化珪素層１０の導電型である第１の導電型はｎ型であり、ボディ領域１３の導電型である第２の導電型はｐ型である。ｐ型の領域をｎ型の炭化珪素層に形成することによって、炭化珪素半導体装置の製造し易さを向上させることができる。しかしながら第１の導電型がｐ型であり、かつ第２の導電型がｎ型であってもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１，１−１〜１−４，１Ａ，１Ｂ 炭化珪素半導体装置
３ 正極端子
４ 負極端子
８ 直流電源
９Ａ 単相負荷
１０ 炭化珪素層
１１ 炭化珪素単結晶基板
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート絶縁膜
１６ ソース電極
１７ ショットキー電極
１８ コンタクト領域
１９ 表面保護電極
２０ ドレイン電極
２２ ｎ型領域
２３ 裏面保護電極
２４ 高濃度領域
２５ オーミック電極
２７ ゲート電極
３０ ｐ型埋込領域
１０１ インバータ回路
ＯＰ 開口部
ＴＲ トレンチ
ＳＷ 側壁面
ＢＴ 底部

Claims (14)

  1. 炭化珪素半導体装置であって、
    第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素層を備え、
    前記炭化珪素層は、
    第１導電型を有する第１不純物領域と、
    前記第１不純物領域と接し、かつ前記第１導電型とは異なる第２導電型を有する第２不純物領域と、
    前記第１導電型を有し、前記第２不純物領域によって前記第１不純物領域から隔てられた第３不純物領域と、
    前記第２導電型を有し、前記第１の主面と前記第２不純物領域とを繋ぐ第４不純物領域とを含み、
    前記第２不純物領域および前記第４不純物領域には、前記第１の主面から前記第１不純物領域にまで到達する開口部が設けられ、前記炭化珪素層はさらに、
    前記開口部中に位置し、前記第１導電型を有する第５不純物領域と、
    前記第１の主面の平面視において少なくとも一部分が前記第５不純物領域に重なるように、前記第１不純物領域中に埋め込まれ、かつ前記第２導電型を有する第６不純物領域とを含み、
    前記炭化珪素半導体装置は、
    前記第１不純物領域、前記第２不純物領域および前記第３不純物領域に接して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記炭化珪素層の前記第１の主面において、前記第３不純物領域および前記第４不純物領域の双方に接する第１の電極と、
    前記炭化珪素層の前記第２の主面に接して設けられる第２の電極と、
    前記炭化珪素層の前記第１の主面において、前記第５不純物領域に接し、かつ前記第１の電極と電気的に接続される第３の電極とをさらに備える、炭化珪素半導体装置。
  2. 前記第３の電極は、前記第５不純物領域にショットキー接合されたショットキー電極である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第３の電極は、Ｔｉ，Ｎｉ，Ｐｔ，ＡｕおよびＷｉの少なくともいずれかを含む、請求項２に記載の炭化珪素半導体装置。
  4. 前記第３の電極は、前記第５不純物領域にオーミック接合されたオーミック電極である、請求項１に記載の炭化珪素半導体装置。
  5. 前記第３の電極は、Ｔｉ，Ａｌ，Ｎｉの少なくともいずれかを含む、請求項４に記載の炭化珪素半導体装置。
  6. 前記第３の電極は、ＴｉＡｌＳｉ，ＮｉＳｉおよびＮｉＡｌのいずれかを含む、請求項５に記載の炭化珪素半導体装置。
  7. 前記第３の電極は、前記第１の電極の一部を構成する、請求項４から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第５不純物領域は、前記第１不純物領域の不純物濃度と等しい不純物濃度を有する、請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第５不純物領域は、前記第３の電極に接し、かつ前記第１不純物領域の不純物濃度よりも高い不純物濃度を有する高濃度領域を含む、請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  10. 平面視において、前記第２不純物領域、前記第３不純物領域および前記第４不純物領域の各々はストライプ形状を有し、
    前記第５不純物領域は、前記ストライプ形状の長軸方向において、前記第４不純物領域に隣接する、請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 平面視において、前記炭化珪素層には、外周形状が多角形状である複数のセルが互いに隣接して形成され、
    各前記複数のセルは、外周形状が多角形状である前記第３不純物領域に取り囲まれるように前記第４不純物領域が形成され、かつ前記第４不純物領域に取り囲まれるように前記第５不純物領域が形成される、請求項１から請求項９のいずれか１項に記載の炭化珪素半導体装置。
  12. 前記炭化珪素層の前記第１の主面は、珪素面または珪素面から８°以下オフした面であり、
    前記ゲート絶縁膜は、前記炭化珪素層の前記第１の主面において、前記第１不純物領域、前記第２不純物領域および前記第３不純物領域に接して形成され、
    前記ゲート電極は、前記第１不純物領域、前記第２不純物領域および前記第３不純物領域の上方に前記ゲート絶縁膜を介して形成される、請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  13. 前記炭化珪素層の前記第１の主面は、炭素面または炭素面から８°以下オフした面であり、かつ前記第１の主面にはトレンチが設けられ、
    前記トレンチは、前記第３不純物領域および前記第２不純物領域を貫通して前記第１不純物領域に至る側壁面と、前記側壁面に連接し、かつ前記第１不純物領域に位置する底部とを有し、
    前記ゲート絶縁膜は、前記トレンチの前記側壁面および前記底部と前記炭化珪素層の前記第１の主面とに接するように設けられ、
    前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜に接する、請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
  14. 前記第１導電型はｎ型であり、かつ前記第２導電型はｐ型である、請求項１から請求項１３のいずれか１項に記載の炭化珪素半導体装置。
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