JP6650431B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 308
- 238000004519 manufacturing process Methods 0.000 title description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 394
- 229910010271 silicon carbide Inorganic materials 0.000 description 394
- 239000010410 layer Substances 0.000 description 349
- 239000012535 impurity Substances 0.000 description 148
- 239000000758 substrate Substances 0.000 description 144
- 108091006146 Channels Proteins 0.000 description 77
- 230000004888 barrier function Effects 0.000 description 71
- 238000000034 method Methods 0.000 description 49
- 238000010586 diagram Methods 0.000 description 37
- 238000005530 etching Methods 0.000 description 20
- 239000012071 phase Substances 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 9
- 229910016570 AlCu Inorganic materials 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 230000000149 penetrating effect Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000011084 recovery Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 238000004943 liquid phase epitaxy Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
たとえば、特許文献1は、p型SiC基板(コレクタ層)と、SiC基板上に形成されたn型のドリフト層と、ドリフト層の上部に形成されたp型のベース領域と、ベース領域の上部に形成されたn型のエミッタ領域とを含む、縦型のIGBTを開示している。
具体的には、前記半導体装置では、前記MOSFETは、前記半導体チップに設けられたSiC−MOSFETを含み、前記ソース領域は、前記SiC−IGBTの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記SiC−IGBTの前記コレクタ領域に隣接して前記SiC半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されている。
なお、SiC−IGBTおよびSiC−MOSFETは、SiC半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
このような構造の半導体装置は、たとえば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記SiC−MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板に複数のトレンチを形成し、当該トレンチにより前記ドレイン領域を複数の領域に分断する工程と、前記複数のトレンチの各底面に第1導電型の不純物を注入することにより、当該底面に互いに独立した複数のコレクタ領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含み、前記チャネル領域を形成する工程は、一つの前記チャネル領域が、複数の前記コレクタ領域および複数の前記ドレイン領域に対向するように前記チャネル領域を形成する工程を含む、半導体装置の製造方法により製造することができる。
また、前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含んでいてもよい。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
メタルシリサイドがあることにより、SiCの導電型がp型およびn型であることを問わず、いずれの導電型のSiCに対してもコレクタ電極をオーミック接触させることができる。
この構成により、SiC−IGBTのオフ時に、チャネル領域とドリフト部との界面から発生する空乏層の伸びを、バッファ部で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
また、前記半導体装置は、前記エミッタ電極に電気的に接続された第1導電型領域と、前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC−IGBTに対して並列に接続されたpnダイオードをさらに含むことが好ましい。
そこで、前記半導体装置によれば、SiC−IGBTに対してpnダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該pnダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がSiC−IGBTに印加されることを防止することができる。
これにより、pnダイオードも、SiC−IGBTおよびSiC−MOSFETと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。
また、前記半導体装置は、前記SiCベース層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記SiC−IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
この方法により、SiC基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がSiC基板の終端(表面近傍)に達したときに、SiC基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
図1は、本発明の第1実施形態に係る半導体パッケージ1の外観斜視図である。図2は、図1の半導体チップ8内部の回路図である。
半導体装置としての半導体パッケージ1は、扁平な直方体形状の樹脂パッケージ2と、当該樹脂パッケージ2に封止されたゲート端子3(G)、エミッタ端子4(E)およびコレクタ端子5(C)とを含む。
具体的には、IGBT9のエミッタ(E)に、MOSFET11のソース(S)、ボディダイオード10のアノード(A)およびショットキーバリアダイオード12のアノード(A)がそれぞれ接続され、IGBT9のコレクタ(C)に、MOSFET11のドレイン(D)、ボディダイオード10のカソード(K)およびショットキーバリアダイオード12のカソード(K)がそれぞれ接続されている。また、IGBT9のゲート(G)に、MOSFET11のゲート(G)が接続されている。
そして、樹脂パッケージ2は、半導体チップ8、ボンディングワイヤ13,14、コレクタ端子5のアイランド6全体および端子部分7の一部、ゲート端子3の一部およびエミッタ端子4の一部を封止しており、樹脂パッケージ2の側面からは、コレクタ端子5の端子部分7、ゲート端子3およびエミッタ端子4それぞれの残りの部分が露出している。
<半導体チップ8(素子集約タイプ)の具体的な構成>
図3は、図1の半導体チップ8の模式的な断面図である。
各トレンチ36の側面はSiC基板32で形成され、底面はSiCベース層33で形成されており、この底面(SiCベース層33の裏面部)にp+型(たとえば、濃度が1.0×1018〜1.0×1020atoms・cm−3である。以下同じ。)のコレクタ領域37(IGBT9のコレクタ領域37)が形成されている。なお、p型不純物としては、たとえば、B(ホウ素)、Al(アルミニウム)などを使用できる。
各チャネル領域39の中央部には、SiCベース層33の表面24からエミッタ領域41を貫通してチャネル領域39に達するp+型のチャネルコンタクト領域43が形成されている。
層間絶縁膜46には、各エミッタ領域41および各ベース表面部40の直上に、層間絶縁膜46を厚さ方向に貫通するコンタクトホール47,48が、それぞれ形成されている。
また、MOSFET11に関しては、p型のチャネル領域39とn−型のSiCベース層33とのpn接合により形成されたpnダイオード(ボディダイオード10)が内蔵されており、このボディダイオード10のp側(アノード側)には、アノード電極30としてエミッタ電極26が接続され、n側(カソード側)には、カソード電極31としてコレクタ電極27が接続されている。
<半導体チップ8(素子集約タイプ)の製造方法>
図4A〜図4Fは、図3の半導体チップ8の製造工程の一部を工程順に示す図である。
次に、図4Cに示すように、トレンチ36の形成に利用したハードマスク51を残したまま、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面にp型不純物を注入する(イオンインプランテーション(インプラ))。次に、SiCベース層33をアニール処理する。これにより、トレンチ36の底面に注入されたp型不純物が活性化され、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。
次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。
半導体パッケージ1に搭載されるIGBT9は、p+型のコレクタ領域37からn−型のSiCベース層33に正孔が注入され、SiCベース層33で伝導度変調が起きるので、SiCベース層33(ドリフト層)の低オン抵抗化を実現することができる。そのため、IGBT9の耐圧を向上させるために、SiCベース層33の不純物濃度を低くしたり厚さを大きくしたりして、当該不純物濃度に起因してSiCベース層33本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC−MOSFETに比べて、高耐圧領域で使用する素子として有効である。
一方、IGBT9は、その内部において、p型チャネル領域39とn−型SiCベース層33とのpn接合により形成されるpnダイオードのカソードと、p+型コレクタ領域37とn−型SiCベース層33とのpn接合により形成されるpnダイオードのカソードとが接続されることとなるので、MOSFET11のようにボディダイオード10を内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
しかも、IGBT9およびMOSFET11を同一の半導体チップ8に集約するために、SiC半導体層23の裏面25に選択的に露出するコレクタ領域37およびドレイン領域34を形成する手法として、図4A〜図4Cに示すように、SiC基板32のエッチングおよびSiCベース層33への不純物注入という公知の半導体装置の製造技術を利用することができる。そのため、SiC半導体層23の裏面25側にコレクタ領域37およびドレイン領域34を簡単に形成することができる。
また、IGBT9、MOSFET11およびショットキーバリアダイオード12は、SiC半導体層23においてそれぞれ独立した単位セルとして形成されていてもよい。
このインバータ回路58は、三相モータ59に接続される三相インバータ回路であって、直流電源60およびスイッチ部61を備えている。
スイッチ部61は、三相モータ59のU相59U、V相59VおよびW相59Wのそれぞれの相に対応する3つの直列回路64〜66を備えている。
直列回路64〜66は、高圧側配線62と低圧側配線63との間に並列に接続されている。直列回路64〜66は、それぞれ高圧側のハイサイドトランジスタ(IGBT9+MOSFET11)67H〜69Hと、低圧側のローサイドトランジスタ(IGBT9+MOSFET11)67L〜69Lとを備えている。各トランジスタ67H〜69Hおよび67L〜69Lには、それぞれ回生ダイオード70H〜72Hおよび70L〜72Lが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
<半導体パッケージ1の第2実施形態>
図9は、本発明の第2実施形態に係る半導体チップの模式的な断面図である。図9において、図3に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
ドリフト層75は、SiCベース層33の大部分を占めており、SiC半導体層23の表面24側においてチャネル領域39に接している。
図10A〜図10Hは、図9の半導体チップの製造工程の一部を工程順に示す図である。
半導体チップ71を製造するには、図10Aに示すように、ウエハ状態のSiC基板32の表面へ向かってn型不純物(P、As等)を注入することにより、高濃度不純物領域78を形成する。
次に、図10Dに示すように、SiC基板32の裏面25にハードマスク51を形成し、当該ハードマスク51をパターニングした後、SiC基板32を裏面25側から少なくとも第1高濃度不純物層79を貫通してドリフト層75が露出するまでドライエッチングする。これにより、SiC基板32が裏面25から選択的に掘り込まれて、トレンチ36が形成される。
次に、図10Fに示すように、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面(バッファ層74の第2部分77)にp型不純物を注入する。これにより、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。剥離後、SiCベース層33をアニール処理する。これにより、チャネル領域39、エミッタ領域41、チャネルコンタクト領域43、バッファ層74およびコレクタ領域37に注入されたn型不純物およびp型不純物が活性化する。
次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。
以上のように、この半導体チップ71によっても、前述の半導体チップ8と同様の作用効果を達成することができる。
さらに、この半導体チップ71では、バッファ層74が形成されているので、IGBT9のオフ時に、チャネル領域39とドリフト層75との界面から発生する空乏層の伸びを、バッファ層74で阻止してパンチスルーを防止することができる。そのため、半導体チップ71をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
(1)SiC基板区画タイプ(図11および図12)
たとえば、SiC基板52を、p+型部分53とn+型部分54とがストライプ状に交互に並ぶように複数部分に区画して、当該p+型部分53およびn+型部分54をSiC基板52の裏面25に露出させることにより、p+型部分53をIGBT9のコレクタ領域37として利用し、n+型部分54をMOSFET11のドレイン領域34として利用することもできる。
(2)トレンチゲートタイプ(図13)
前述の実施形態では、IGBT9は、プレーナゲート型であったが、たとえば、トレンチゲート型であってもよい。
ゲートトレンチ55の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜56が形成されている。そして、ゲート絶縁膜56の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ55にゲート電極57が埋め込まれている。
(3)素子分散タイプ(図14)
前述の実施形態では、IGBT9、MOSFET11およびショットキーバリアダイオード12は、同一の半導体チップ8に集約されていたが、たとえば、それぞれ独立したIGBTチップ15、MOSFETチップ16およびショットキーバリアダイオードチップ17として分散して形成されていてもよい。
また、前述の半導体チップは、以下の第4実施形態および参考例で実施することもできる。
半導体チップ101は、たとえば、平面視正方形のチップ状である。チップ状の半導体チップ101は、図15および図16の紙面における上下左右方向の長さがそれぞれ数mm程度である。
そして、SiC基板102の裏面全域を覆うように、コレクタ電極110が形成されている。コレクタ電極110は、すべての裏面側トレンチ106に一括して入り込んでいて、各裏面側トレンチ106の側面でSiC基板102に接続され、各裏面側トレンチ106の底面でコレクタ領域109に接続されている。コレクタ電極110は、裏面側トレンチ106の内面(側面および底面)に接する部分にメタルシリサイド111が形成されたAlCu電極からなる。これにより、n+型のSiC基板102およびp+型のコレクタ領域109のいずれの導電型の対象物に対しても、コレクタ電極110をオーミック接触させることができる。
また、SiC基板102の表面近傍(裏面側トレンチ106の底部近傍)には、SiC基板102の他の部分よりも不純物濃度が高い高濃度不純物領域114が形成されている。高濃度不純物領域114は、SiCベース層103の凸部108と接している。
バッファ領域115は、凸部108の表面に沿ってSiCベース層103の裏面側へ凸になる第1部分117と、当該第1部分117とは反対側に凸になってコレクタ領域109を取り囲む第2部分118とが、裏面側トレンチ106のピッチに合わせて交互に連続する葛折状に形成されている。
ドリフト領域116の表面部にはp型のチャネル領域119が選択的に形成され、そのチャネル領域119の表面部にはn+型のエミッタ領域120が形成されている。エミッタ領域120は、SiCベース層103の表面に露出して当該表面の一部を形成している。このエミッタ領域120は、MOSFET11のソース領域121を兼ねている。
SiCベース層103には、その表面からエミッタ領域120およびチャネル領域119を貫通して最深部が低抵抗ドリフト領域126の途中部に達するゲートトレンチ122が形成されている。これにより、エミッタ領域120(ソース領域121)は、ゲートトレンチ122の側面の一部を形成している。チャネル領域119も同様に、ゲートトレンチ122の側面の一部を形成している。そして、ドリフト領域116は、ゲートトレンチ122の側面の一部および底面を形成している。
活性領域129において互いに隣り合うIGBT9(MOSFET11)の単位セルの間には、SiCベース層103の表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する表面側トレンチ131が形成されている。表面側トレンチ131は、ゲートトレンチ122と同じ深さ、同じ形状で形成されている。
各ゲートトレンチ122および各表面側トレンチ131は、SiCベース層103の表面に対して平行な底面と、当該底面に対して傾斜する側面とによって区画されている。側面の傾斜角θは、たとえば、90°〜135°である。また、各表面側トレンチ131の深さ(SiCベース層103の表面から表面側トレンチ131の底面までの距離)は、たとえば、3000Å〜15000Åである。また、各表面側トレンチ131の長手方向に直交する幅(最深部の幅)は、0.3μm〜10μmである。
また、p型層132は、n型のSiCベース層103との間にpn接合部を形成している。これにより、ショットキーバリアダイオード12と、p型層132およびn型SiCベース層103(低抵抗ドリフト領域126)によって構成されるpnダイオード133とが並列に接続されることとなる。
一方、フィールド領域130には、当該表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する環状トレンチ135が形成されている。環状トレンチ135は、活性領域129を取り囲むように形成されている。
フィールド絶縁膜128上には、AlCuからなるエミッタ電極137が形成されている。エミッタ電極137は、フィールド絶縁膜128のコンタクトホール内でエミッタ領域120(ソース領域121)、表面ドリフト領域127およびコンタクト層134に接続されている。
これにより、エミッタ電極137は、不純物濃度が高いn+型のエミッタ領域120およびp+型のコンタクト層134に対してオーミック接触したオーミック接触部140と、不純物濃度が低いn−型の表面ドリフト領域127に対してショットキー接合したショットキー接合部141とを有している。
以上より、この半導体チップ101には、エミッタ電極137と、エミッタ電極137に接続されたエミッタ領域120と、エミッタ領域120に対してSiCベース層103の裏面側にエミッタ領域120に接して形成されたチャネル領域119と、チャネル領域119に対してSiCベース層103の裏面側にチャネル領域119に接して形成されたドリフト領域116と、ドリフト領域116に対してSiCベース層103の裏面側にドリフト領域116に接して形成されたコレクタ領域109と、コレクタ領域109に接続されたコレクタ電極110とを含む、縦型のIGBT9が形成されている。
こうして、半導体チップ101には、IGBT9、MOSFET11およびショットキーバリアダイオード12の3つの素子が一括して搭載されており、互いに並列に接続されている。
<SiCベース層103の不純物濃度>
次に、図19を参照して、SiC基板102およびSiCベース層103の不純物濃度の大きさについて説明する。
図19に示すように、SiC基板102およびSiCベース層103は、いずれもn型不純物を含有するn型SiCからなる。それらの不純物濃度の大小関係は、SiC基板102>バッファ領域115>ドリフト領域116である。
ドリフト領域116の濃度は、ベースドリフト領域125、低抵抗ドリフト領域126および表面ドリフト領域127それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。
低抵抗ドリフト領域126の濃度は、ベースドリフト領域125の濃度よりも高く、たとえば、その厚さ方向に沿って、5×1015〜5×1017cm−3で一定である。なお、低抵抗ドリフト領域126の濃度は、図19の破線で示すように、SiCベース層103の裏面から表面へ向かうにしたがって、約3×1017cm−3から約1×1016cm−3まで連続的に減少していてもよい。
図18に示すように、互いに隣り合う表面側トレンチ131で挟まれたストライプ状の単位セル(ラインセル)を有するショットキーバリアダイオード12では電流を流すことができる領域(電流経路)が、互いに隣り合う表面側トレンチ131の距離に制約されるので、SiCベース層103における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。
次に、図18の半導体チップ101の製造工程について説明する。
まず、図20Aに示すように、図10Aおよび図10Bの工程に倣って、ウエハ状態のSiC基板102の表面に高濃度不純物領域114を形成し、バッファ領域115のベースとなる第1高濃度不純物領域143およびドリフト領域116を順にエピタキシャル成長させて、n−型のSiCベース層103を形成する。
次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。
次に、図20Cに示すように、図10Dの工程に倣って、SiC基板102の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、SiC基板102を裏面側から少なくとも第1高濃度不純物領域143を貫通してドリフト領域116(ベースドリフト領域125)が露出するまでドライエッチングする。これにより、SiC基板102が裏面から選択的に掘り込まれて、裏面側トレンチ106が形成される。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図18に示す半導体チップ101が得られる。
さらに、この半導体チップ101によれば、ショットキー接合部141に隣り合う部分に表面側トレンチ131が形成されているので、SiCベース層103とアノード電極139とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
また、pnダイオード133とがショットキーバリアダイオード12とが並列に接続されているので、半導体チップ101にサージ電流が流れても、当該サージ電流の一部を内蔵pnダイオード133に流すことができる。その結果、ショットキーバリアダイオード12に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード12の熱破壊を防止することができる。
図21は、本発明の参考例に係る半導体チップ151の模式的な断面図である。図21において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
前述の第4実施形態の半導体チップ101では、活性領域129においてストライプ状に形成されて複数の裏面側トレンチ106が配置されていたが、この参考例の半導体チップ151では、ストライプ状の複数の表面側トレンチ131に跨る単一の裏面側トレンチ152が形成されている。当該裏面側トレンチ152は、SiC基板102の裏面において活性領域129のほぼ全域を覆うように形成されている。
図22A〜図22Dは、図21の半導体チップ151の製造工程の一部を工程順に示す図である。
次に、図22Bに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120(ソース領域121)の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120(ソース領域121)を形成する。
次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図21に示す半導体チップ151が得られる。
次に、他の参考例に係る半導体チップ161について説明する。
図23は、本発明の参考例に係る半導体チップ161の模式的な断面図である。図23において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
露出したSiCベース層103の裏面には、全体にわたってバッファ領域162が形成されている。そのバッファ領域162には、SiCベース層103の裏面に露出するように、MOSFET11のドレイン領域163(ショットキーバリアダイオード12のカソード領域164)と、IGBT9のコレクタ領域165とが、交互にストライプ状に形成されている。
まず、図24Aに示すように、ウエハ状態の基板166の表面に、ベースドリフト領域125のみをエピタキシャル成長させて、n−型のSiCベース層103を形成する。用いる基板166は、SiC基板に限らず、種々の基板を使用することができる。
次に、図24Cに示すように、エピタキシャル成長もしくはイオン注入により、ベースドリフト領域125上に、低抵抗ドリフト領域126および表面ドリフト領域127を順に形成する。
次に、図24Eに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120(ソース領域121)の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120(ソース領域121)を形成する。
次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。
この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120(ソース領域121)、コンタクト層134、バッファ領域162、コレクタ領域165およびドレイン領域163(カソード領域164)に注入されたn型不純物およびp型不純物が活性化する。
以上のように、この半導体チップ161によっても、前述の半導体チップ8,71,101,151と同様の作用効果を達成することができる。
たとえば、IGBT9、ボディダイオード10、MOSFET11およびショットキーバリアダイオード12の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、IGBT9において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、前述の実施形態および参考例の開示から把握される特徴は、異なる実施形態および参考例間でも互いに組み合わせることができる。また、各実施形態および参考例において表した構成要素は、本発明の範囲で組み合わせることができる。
また、この明細書および図面の記載から、抽出される特徴を以下に示す。
本発明の半導体装置は、表面および裏面を有するSiC半導体層と、前記SiC半導体層の前記裏面側に露出するように形成された第1導電型のコレクタ領域と、前記コレクタ領域に対して前記SiC半導体層の前記表面側に前記コレクタ領域に接するように形成された第2導電型のベース領域と、前記ベース領域に対して前記SiC半導体層の前記表面側に前記ベース領域に接するように形成された第1導電型のチャネル領域と、前記チャネル領域に対して前記SiC半導体層の前記表面側に前記チャネル領域に接するように形成され、前記SiC半導体層の前記表面の一部を形成する第2導電型のエミッタ領域と、前記SiC半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記SiC半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むSiC−IGBT(Insulated Gate Bipolar Semiconductor)が形成された半導体チップと、前記エミッタ電極に電気的に接続された第2導電型のソース領域と、前記コレクタ電極に電気的に接続された第2導電型のドレイン領域とを含み、前記SiC−IGBTに対して並列に接続されたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)とを含む。
なお、SiC−IGBTおよびSiC−MOSFETは、SiC半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
また、前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含んでいてもよい。
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されていてもよい。
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されていることが好ましい。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
また、本発明の半導体装置では、前記ベース領域は、前記チャネル領域に接する第1不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第1不純物濃度よりも高い第2不純物濃度を有するバッファ領域とを含むことが好ましい。
そして、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成する第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記SiC基板の前記裏面から前記SiC基板を貫通して前記SiCベース層に達するトレンチが選択的に形成されている場合、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記SiCベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含むことが好ましい。
IGBTは、内部でpnダイオードのアノード同士もしくはカソードが接続されることとなるので、MOSFETのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合には、前記pnダイオードは、前記半導体チップに設けられた前記MOSFETの前記チャネル領域と前記ベース領域との間のpn接合を利用して形成され、前記MOSFETに内蔵されたボディダイオードを含むことが好ましい。
また、本発明の半導体装置は、第2導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC−IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含むことが好ましい。
また、本発明の半導体装置では、前記半導体チップにおいて、前記ベース領域が、前記SiC半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC−ショットキーバリアダイオードを含み、前記ドリフト領域は、前記SiC−IGBTの前記ベース領域を利用して形成され、前記アノード電極は、前記SiC−IGBTの前記エミッタ電極を利用して形成されていることが好ましい。
また、前記半導体装置は、前記SiC半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記SiC−IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
また、ショットキー接合部に隣り合う部分にトレンチが形成されているので、ベース領域とショットキー電極とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
これにより、半導体装置全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、SiC半導体の耐圧性能を十分に活かすことができる。
また、前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して90°を超える角度で傾斜した前記側面を有するテーパトレンチを含むことが好ましい。
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第1導電型不純物をSiC半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。
トレンチで区画された単位セルでは電流を流すことができる領域(電流経路)が制約されるので、SiC半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト領域に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト領域で形成することができる。そのため、当該低抵抗ドリフト領域が形成された部分では、電流経路がたとえ狭められても、比較的高い第2不純物濃度を有する低抵抗ドリフト領域により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
この構成により、SiC半導体層(ベース領域)の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時にSiC半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
この方法により、SiC基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がSiC基板の終端(表面近傍)に達したときに、SiC基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
また、本発明の半導体装置は、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記基板を除去することにより、前記SiCベース層の裏面を露出させる工程と、前記SiCベース層の前記裏面に第1導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記SiCベース層の前記裏面に第2導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含んでいてもよい。
2 樹脂パッケージ
3 ゲート端子
4 エミッタ端子
5 コレクタ端子
6 (コレクタ端子の)アイランド
7 (コレクタ端子の)端子部分
8 半導体チップ
9 IGBT
10 ボディダイオード
11 MOSFET
12 ショットキーバリアダイオード
13 ボンディングワイヤ
14 ボンディングワイヤ
15 IGBTチップ
16 MOSFETチップ
17 ショットキーバリアダイオードチップ
18 ボンディングワイヤ
19 ボンディングワイヤ
20 ボンディングワイヤ
21 ボンディングワイヤ
22 ボンディングワイヤ
23 SiC半導体層
24 (SiC半導体層の)表面
25 (SiC半導体層の)裏面
26 エミッタ電極
27 コレクタ電極
28 ソース電極
29 ドレイン電極
30 アノード電極
31 カソード電極
32 SiC基板
33 SiCベース層
34 ドレイン領域
35 カソード領域
36 トレンチ
37 コレクタ領域
38 メタルシリサイド
39 チャネル領域
40 ベース表面部
41 エミッタ領域
42 ソース領域
43 チャネルコンタクト領域
44 ゲート絶縁膜
45 ゲート電極
46 層間絶縁膜
47 コンタクトホール
48 コンタクトホール
49 オーミック接触部
50 ショットキー接合部
51 ハードマスク
52 SiC基板
53 p+型部分
54 n+型部分
55 ゲートトレンチ
56 ゲート絶縁膜
57 ゲート電極
58 インバータ回路
59 三相モータ
59U (三相モータの)U相
59V (三相モータの)V相
59W (三相モータの)W相
60 直流電源
61 スイッチ部
62 高圧側配線
63 低圧側配線
64 直列回路
65 直列回路
66 直列回路
67H ハイサイドトランジスタ
67L ローサイドトランジスタ
68H ハイサイドトランジスタ
68L ローサイドトランジスタ
69H ハイサイドトランジスタ
69L ローサイドトランジスタ
71 半導体チップ
72 段差
73 凸部
74 バッファ層
75 ドリフト層
76 (バッファ層の)第1部分
77 (バッファ層の)第2部分
78 高濃度不純物領域
79 第1高濃度不純物層
80 第2高濃度不純物層
101 半導体チップ
102 SiC基板
103 SiCベース層
104 ドレイン領域
105 カソード領域
106 裏面側トレンチ
107 段差
108 凸部
109 コレクタ領域
110 コレクタ電極
111 メタルシリサイド
112 ドレイン電極
113 カソード電極
114 高濃度不純物領域
115 バッファ領域
116 ドリフト領域
117 (バッファ領域の)第1部分
118 (バッファ領域の)第2部分
119 チャネル領域
120 エミッタ領域
121 ソース領域
122 ゲートトレンチ
123 ゲート絶縁膜
124 ゲート電極
125 ベースドリフト領域
126 低抵抗ドリフト領域
127 表面ドリフト領域
128 フィールド絶縁膜
129 活性領域
130 フィールド領域
131 表面側トレンチ
132 p型層
133 pnダイオード
134 コンタクト層
135 環状トレンチ
136 ガードリング
137 エミッタ電極
138 ソース電極
139 アノード電極
140 オーミック接触部
141 ショットキー接合部
142 表面保護膜
143 第1高濃度不純物領域
151 半導体チップ
152 裏面側トレンチ
153 ドレイン領域
154 カソード領域
155 コレクタ領域
161 半導体チップ
162 バッファ領域
163 ドレイン領域
164 カソード領域
165 コレクタ領域
166 基板
Claims (16)
- 表面および裏面を有し、当該裏面から前記表面へ向かって選択的に複数のトレンチがストライプ状に形成されたSiC半導体層であって、前記表面および前記裏面との間に第2導電型領域からなるベース層を有するとともに、前記裏面側に選択的に形成された第1導電型領域および第2導電型領域を有するSiC半導体層を含み、互いに並列に接続されたSiC−IGBT(Insulated Gate Bipolar Semiconductor)およびSiC−MOSFET(Metal Oxide Semiconductor Field Effect Transistor)およびSiC−SBDが1つのチップに形成された半導体装置であって、
前記SiC−IGBTは、
前記複数のトレンチの各底面側に形成され、互いに独立している複数の第1導電型からなるコレクタ領域と、
前記SiC半導体層の前記表面側に形成された第1導電型のチャネル領域と、
前記チャネル領域の前記表面側に形成され、前記チャネル領域の前記表面の一部を形成する第2導電型のエミッタ領域と、
前記エミッタ領域と前記半導体層と前記チャネル領域との上方に配置されたゲート電極とを含み、
前記SiC−MOSFETは、
前記SiC−IGBTの前記エミッタ領域を利用して形成された第2導電型のソース領域と、
前記裏面側に形成され、前記トレンチによって互いに分断された複数の第2導電型からなるドレイン領域と、
前記SiC−IGBTと共通となるゲート電極とを含み、
前記SiC−SBDは、
前記ベース層の表面側でショットキー接合するショットキー接合部と、前記裏面側に形成されたカソード領域とを含み、
前記裏面の前記コレクタ領域および前記ドレイン領域および前記カソード領域に一括して接続された裏面側電極と、
前記表面の前記エミッタ領域および前記ソース領域および前記ショットキー接合部に接続された表面側電極とを含み、
前記ベース層の厚さ方向において、1つの前記チャネル領域に対して前記ドレイン領域および前記コレクタ領域の両方が対向している、半導体装置。 - 前記SiC半導体層は、活性領域を含み、
前記ゲート電極は、前記SiC半導体層の活性領域内の略全域に略等しく分布している、請求項1に記載の半導体装置。 - 前記SiC半導体層は、前記ベース層と、前記第1導電型領域および前記第2導電型領域との間に形成されたバッファ層を含む、請求項1または2に記載の半導体装置。
- 前記SiC半導体層は、活性領域および前記活性領域を取り囲む周辺領域を含み、
前記周辺領域において前記SiC半導体層の前記表面に形成されたフィールド絶縁膜を含む、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記表面側電極の周縁部において、前記表面側電極の側面および上面の一部を覆う表面絶縁膜を含む、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記裏面側電極は、前記カソード領域、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記SiC−IGBTは、プレーナゲート型IGBTを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記SiC−IGBTは、トレンチゲート型IGBTを含む、請求項1〜6のいずれか一項に記載の半導体装置。
- 表面および裏面を有し、当該裏面から前記表面へ向かって選択的に複数のトレンチがストライプ状に形成されたSiC半導体層であって、前記表面および前記裏面との間に第2導電型領域からなるベース層を有するとともに、前記裏面側に選択的に形成された第1導電型領域および第2導電型領域を有するSiC半導体層を含み、互いに並列に接続されたSiC−IGBT(Insulated Gate Bipolar Semiconductor)およびSiC−MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が1つのチップに形成された半導体装置であって、
前記SiC−IGBTは、
前記複数のトレンチの各底面側に形成され、互いに独立している複数の第1導電型からなるコレクタ領域と、
前記SiC半導体層の前記表面側に形成された第1導電型のチャネル領域と、
前記チャネル領域の前記表面側に形成され、前記チャネル領域の前記表面の一部を形成する第2導電型のエミッタ領域と、
前記エミッタ領域を貫通するように形成されたゲートトレンチと、
前記ゲートトレンチ内にゲート絶縁膜を介して配置されたゲート電極とを含み、
前記SiC−MOSFETは、
前記SiC−IGBTの前記エミッタ領域を利用して形成された第2導電型のソース領域と、
前記裏面側に形成され、前記トレンチによって互いに分断された複数の第2導電型からなるドレイン領域と、
前記IGBTと共通となるゲート電極とを含み、
前記裏面の前記コレクタ領域および前記ドレイン領域に一括して接続された裏面側電極と、
前記表面の前記エミッタ領域および前記ソース領域に接続された表面側電極とを含み、
前記ベース層の厚さ方向において、1つの前記チャネル領域に対して前記ドレイン領域および前記コレクタ領域の両方が対向している、半導体装置。 - 前記SiC半導体層には、前記ゲートトレンチ間に表面側トレンチが形成されている、請求項9に記載の半導体装置。
- 前記SiC半導体層は、活性領域および前記活性領域を取り囲む周辺領域を含み、
前記周辺領域において前記SiC半導体層の前記表面に形成されたフィールド絶縁膜を含む、請求項9または10に記載の半導体装置。 - 前記表面側電極の周縁部において、前記表面側電極の側面および上面の一部を覆う表面絶縁膜を含む、請求項9〜11のいずれか一項に記載の半導体装置。
- 前記半導体装置は、さらにSiC−SBDを前記1つのチップに含み、
前記SiC−SBDは、前記ベース層の表面側でショットキー接合するショットキー接合部と、前記裏面側に形成されたカソード領域とを含む、請求項9〜12のいずれか一項に記載の半導体装置。 - 前記SiC半導体層は、前記ベース層と、前記第1導電型領域および前記第2導電型領域との間に形成されたバッファ層を含む、請求項9〜13のいずれか一項に記載の半導体装置。
- 前記裏面側電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、請求項9〜14のいずれか一項に記載の半導体装置。
- 前記SiC−IGBTは、トレンチゲート型IGBTを含む、請求項9〜15のいずれか一項に記載の半導体装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011169349 | 2011-08-02 | ||
JP2011169349 | 2011-08-02 | ||
JP2011234058 | 2011-10-25 | ||
JP2011234058 | 2011-10-25 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016054500A Division JP6284565B2 (ja) | 2011-08-02 | 2016-03-17 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018064107A JP2018064107A (ja) | 2018-04-19 |
JP6650431B2 true JP6650431B2 (ja) | 2020-02-19 |
Family
ID=56513141
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016054500A Active JP6284565B2 (ja) | 2011-08-02 | 2016-03-17 | 半導体装置およびその製造方法 |
JP2017234234A Active JP6650431B2 (ja) | 2011-08-02 | 2017-12-06 | 半導体装置およびその製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016054500A Active JP6284565B2 (ja) | 2011-08-02 | 2016-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP6284565B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106129108B (zh) * | 2016-08-29 | 2023-08-22 | 洛阳鸿泰半导体有限公司 | 一种具有三维结构的半导体晶圆 |
KR102335489B1 (ko) * | 2016-12-13 | 2021-12-03 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
KR101937410B1 (ko) * | 2017-04-14 | 2019-01-10 | 현대오트론 주식회사 | 전력 반도체 소자 및 그 패키징 방법 |
CN110137251B (zh) * | 2019-06-14 | 2024-03-22 | 瑞能半导体科技股份有限公司 | 半导体器件及其制造方法 |
JP7276078B2 (ja) * | 2019-11-07 | 2023-05-18 | 豊田合成株式会社 | ショットキーバリアダイオードとその製造方法 |
CN113224164B (zh) * | 2021-04-21 | 2022-03-29 | 电子科技大学 | 一种超结mos器件 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4167313B2 (ja) * | 1997-03-18 | 2008-10-15 | 株式会社東芝 | 高耐圧電力用半導体装置 |
JP2002231944A (ja) * | 2001-01-31 | 2002-08-16 | Sanken Electric Co Ltd | 電力用半導体装置 |
JP2002373989A (ja) * | 2001-06-13 | 2002-12-26 | Toshiba Corp | 半導体装置 |
JP3895147B2 (ja) * | 2001-10-26 | 2007-03-22 | 新電元工業株式会社 | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
JP4815885B2 (ja) * | 2005-06-09 | 2011-11-16 | トヨタ自動車株式会社 | 半導体装置の制御方法 |
JP2007035736A (ja) * | 2005-07-25 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置および電気機器 |
WO2009054140A1 (ja) * | 2007-10-24 | 2009-04-30 | Panasonic Corporation | 半導体素子およびその製造方法 |
JP5366521B2 (ja) * | 2008-12-05 | 2013-12-11 | 三菱電機株式会社 | 炭化珪素半導体装置及びその製造方法 |
JP2010135646A (ja) * | 2008-12-05 | 2010-06-17 | Toyota Central R&D Labs Inc | 半導体装置 |
JP2010244977A (ja) * | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置 |
JP2011035322A (ja) * | 2009-08-05 | 2011-02-17 | Panasonic Corp | 半導体装置およびその製造方法 |
WO2011129443A1 (ja) * | 2010-04-15 | 2011-10-20 | 富士電機株式会社 | 半導体装置 |
-
2016
- 2016-03-17 JP JP2016054500A patent/JP6284565B2/ja active Active
-
2017
- 2017-12-06 JP JP2017234234A patent/JP6650431B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018064107A (ja) | 2018-04-19 |
JP2016136639A (ja) | 2016-07-28 |
JP6284565B2 (ja) | 2018-02-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181115 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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