CN115868030A - 用于电气接触区域的阻挡层 - Google Patents

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Abstract

功率开关装置包括：半导体层结构，该半导体层结构包括有源区域和非有源区域，有源区域包括多个单位单元，并且非有源区域包括半导体层结构上的栅极焊盘以及在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘；在栅极焊盘和栅极接合焊盘之间的隔离层；以及在栅极焊盘和隔离层之间的阻挡层。

Description

用于电气接触区域的阻挡层
相关申请的交叉引用
本申请要求于2020年4月30日提交的序列号16/863,642的美国专利申请的优先权，该美国专利申请的全部内容通过引用并入本文。
技术领域
本发明涉及半导体装置，更具体而言，涉及功率半导体开关装置。
背景技术
金属氧化物半导体场效应晶体管(“MOSFET”)是一种众所周知的类型的可用作开关装置的半导体晶体管。MOSFET是一种三端装置，包括由沟道区分开的源极区域和漏极区域，以及邻近沟道区域部署的栅极电极。MOSFET可以通过向栅极电极施加栅极偏置电压来接通或断开。当MOSFET接通时(即，它处于其“导通状态”)，电流通过源极区域和漏极区域之间的MOSFET的沟道区域传导。当偏置电压从栅极电极移除(或降低到阈值电平以下)时，电流停止通过沟道区域传导。举例来说，n型MOSFET具有n型源极和漏极区域以及p型沟道。因此，n型MOSFET具有“n-p-n”设计。当向栅极电极施加足以在p型沟道区域中产生电连接n型源极区域和漏极区域从而允许其间的多数载流子传导的导电n型反向层的栅极偏置电压时，n型MOSFET接通。
功率MOSFET的栅极电极通常通过薄栅极绝缘图案(诸如氧化硅图案)与沟道区域隔开。因为MOSFET的栅极电极通过栅极绝缘图案与沟道区域绝缘，所以要求最小的栅极电流将MOSFET维持在其导通状态或将MOSFET在其导通状态和关断状态之间切换。因为栅极与沟道区域形成电容器，所以在开关期间栅极电流保持小。因此，在开关期间只需要最小的充电和放电电流，从而允许不太复杂的栅极驱动电路系统。
双极结型晶体管(“BJT”)是另一种众所周知类型的半导体晶体管，其也通常用作开关装置。BJT包括在半导体材料中彼此紧密靠近形成的两个p-n结。在操作中，电荷载流子进入与p-n结中的一个相邻的半导体材料的第一区域(发射极)。大多数电荷载流子从与另一个p-n结相邻的半导体材料的第二区域(集电极)离开装置。集电极和发射极在具有相同导电类型的半导体材料区域中形成。第三个相对薄的半导体材料区域，称为基极，定位在集电极和发射极之间，并且具有与集电极和发射极的导电类型相反的导电类型。因此，BJT的两个p-n结在集电极与基极的交汇处和基极与发射极的交汇处形成。通过使小电流流过BJT的基极，成比例地较大的电流从发射极流向集电极。
BJT是电流控制的装置，其中BJT通过使电流流过晶体管的基极而被“接通”(即，它被偏置以使电流在发射极和集电极之间流动)。例如，在n-p-n BJT(即，具有n型集电极和发射极区域以及p型基极区域的BJT)中，晶体管通常通过向基极施加正电压以正向偏置基极-发射极p-n结来接通。当装置以这种方式偏置时，流入晶体管的基极的空穴电流被注入发射极。空穴被称为“多数载流子”，因为基极是p型区域，而空穴是这种区域中的“正常”电荷载流子。响应于进入发射极的空穴电流，电子从发射极注入基极，并在基极处朝着集电极扩散。这些电子被称为“少数载流子”，因为电子不是p型基极区域中的正常电荷载流子。该装置被称为“双极”装置，因为发射极-集电极电流包括电子和空穴电流两者。
BJT可以要求相对大的基极电流来将装置维持在其导通状态。因此，可以要求相对复杂的外部驱动电路来供应高功率BJT会要求的相对大的基极电流。而且，由于电流传导的双极性质，BJT的开关速度可以明显慢于功率MOSFET的开关速度。
第三种众所周知的类型的半导体开关装置是绝缘栅双极型晶体管(“IGBT”)，它是组合功率MOSFET的高阻抗栅极和功率BJT的小导通状态传导损耗的装置。例如，可以将IGBT实现为在输入端包括高电压n沟道MOSFET和在输出端包括BJT的Darlington对。BJT的基极电流通过MOSFET的沟道供给，从而允许简化的外部驱动电路。
对可以在其“导通”状态下通过大电流并在其反向阻断状态下阻断大电压(例如，数百或甚至数千伏)的高功率半导体开关装置的需求不断增加。为了支持高电流密度并阻断这种高电压，功率MOSFET和IGBT通常具有垂直结构，其中源极和漏极位于厚半导体层结构的相对侧，以便阻断更高的电压电平。在非常高功率的应用中，半导体开关装置通常使用宽带隙半导体材料系统形成(在本文中，术语“宽带隙半导体”包括任何具有至少1.4eV带隙的半导体)，诸如例如碳化硅(“SiC”)，它具有多个有利的特点，包括例如高电场击穿强度、高热导率、高电子迁移率、高熔点和高饱和电子漂移速度。相对于使用其它半导体材料(诸如例如硅)形成的装置，使用碳化硅形成的电子装置可以具有在更高温度、高功率密度、更高速度、更高功率电平和/或高辐射密度下操作的能力。
发明内容
根据本发明的一些实施例，半导体装置包括半导体层结构，该半导体层结构包括有源区域和非有源区域，有源区域包括多个单位单元并且非有源区域包括在半导体层结构上的栅极焊盘以及在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘，在栅极焊盘和栅极接合焊盘之间的隔离层，以及在栅极焊盘和隔离层之间的阻挡层。
在一些实施例中，其中阻挡层是第一阻挡层，并且半导体装置还包括在栅极焊盘上并且在第一阻挡层上的第二阻挡层。
在一些实施例中，隔离层的至少一部分位于第一阻挡层和第二阻挡层之间。
在一些实施例中，阻挡层包括多层。
在一些实施例中，阻挡层包括钛(Ti)和/或钽(Ta)。
在一些实施例中，所述阻挡层是第一阻挡层，并且半导体装置还包括在有源区域上并电连接到栅极接合焊盘的栅极指，以及在栅极指上的第二阻挡层。
在一些实施例中，第二阻挡层位于栅极指的顶表面和侧壁上。
在一些实施例中，所述阻挡层是第一阻挡层，并且半导体装置还包括位于半导体层结构上的源极触点、位于源极触点的侧壁和底表面上的第二阻挡层，以及位于半导体层结构与第二阻挡层之间的第三阻挡层。
根据本发明的一些实施例，半导体装置包括半导体基板、半导体基板上的栅极焊盘、位于栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘、在垂直于半导体基板的顶表面的第一方向上位于栅极接合焊盘的底部与栅极焊盘之间的第一阻挡层，以及在第一方向上位于栅极焊盘与第一阻挡层之间的第二阻挡层。
在一些实施例中，第二阻挡层在平行于半导体基板的顶表面的第二方向上的宽度超过第一阻挡层的在第二阻挡层和栅极接合焊盘的底部之间的部分的宽度。
在一些实施例中，第二阻挡层的厚度沿着第二阻挡层在第二方向上的宽度基本均匀。
在一些实施例中，栅极接合焊盘经由具有相对侧壁的接触孔耦合到栅极焊盘，第一阻挡层的一部分在接触孔的相对侧壁上，并且第二阻挡层在平行于半导体基板的顶表面的第二方向上的宽度大于接触孔在第二方向上的宽度。
在一些实施例中，半导体装置还包括隔离层，其中隔离层的一部分位于第二阻挡层与栅极接合焊盘之间。
在一些实施例中，第二阻挡层包括多层。
在一些实施例中，第二阻挡层包括钛(Ti)和/或钽(Ta)。
在一些实施例中，第二阻挡层位于栅极焊盘的顶表面和侧壁上。
在一些实施例中，第二阻挡层的材料与第一阻挡层的材料不同。
在一些实施例中，半导体装置还包括半导体层结构，该半导体层结构包括有源区域和非有源区域，其中栅极焊盘在非有源区域上，在有源区域上并且电连接到栅极焊盘的栅极指，以及在栅极指上的第三阻挡层。
在一些实施例中，第三阻挡层位于栅极指的顶表面和侧壁上。
根据本发明的一些实施例，半导体装置包括半导体基板、半导体基板上的栅极焊盘、栅极焊盘上的隔离层、隔离层和栅极焊盘上的第一阻挡层，以及在第一方向上位于栅极焊盘与第一阻挡层之间的第二阻挡层，第二阻挡层在第二方向上的宽度超过第一阻挡层在第二方向上的宽度。
在一些实施例中，半导体装置还包括位于栅极焊盘上并经由具有相对侧壁的隔离层中的接触孔电连接到栅极焊盘的栅极接合焊盘，第一阻挡层包括在第二方向上在接触孔的相对侧壁之间延伸的第一部分，并且第二阻挡层在第二方向上的宽度超过第一阻挡层的第一部分在第二方向上的宽度。
在一些实施例中，隔离层的一部分在第二阻挡层与栅极接合焊盘之间。
在一些实施例中，隔离层在第二阻挡层的顶表面上和第一阻挡层的侧壁上。
根据本发明的一些实施例，半导体装置包括半导体层结构、并联电连接的多个单位单元晶体管，每个单位单元晶体管包括在第一方向上在半导体层结构的顶表面上延伸的栅极指，栅极指沿着第二方向彼此间隔开，以及在栅极指中的每个栅极指的上表面上的辅助栅极电极阻挡层。
在一些实施例中，栅极指包括多晶硅。
在一些实施例中，辅助栅极电极阻挡层包括钛(Ti)和/或钽(Ta)。
在一些实施例中，辅助栅极电极阻挡层也在栅极指中的每个栅极指的相对侧壁上。
在一些实施例中，半导体层结构包括非有源区域和有源区域，并且有源区域包括多个单位单元晶体管。非有源区域包括：半导体层结构上的栅极焊盘；在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘；栅极焊盘与栅极接合焊盘之间的隔离层；以及栅极焊盘与隔离层之间的辅助栅极焊盘阻挡层。
在一些实施例中，辅助栅极焊盘阻挡层位于栅极焊盘的顶表面和侧壁上。
在一些实施例中，半导体装置还包括位于辅助栅极焊盘阻挡层与栅极接合焊盘之间的栅极焊盘阻挡层。
在一些实施例中，辅助栅极电极阻挡层包括多层。
在一些实施例中，半导体装置还包括在半导体层结构上的源极触点、在源极触点的侧壁和底表面上的源极阻挡层，以及在半导体层结构与源极阻挡层之间的辅助源极阻挡层。
在一些实施例中，半导体装置还包括位于栅极指上的隔离层，并且辅助栅极电极阻挡层位于隔离层与栅极指之间。
附图说明
图1是根据本发明的实施例的包括多个功率开关装置的半导体晶片的示意性平面图。
图2A是包括在图1的半导体晶片上的功率开关装置之一的示意性平面图。
图2B是图2A的功率开关装置的示意性平面图，其中移除了源极和栅极金属化。
图3A是沿着图2B的线A-A'截取的示意性横截面图，图示了常规装置的有源区域中的单位单元结构和非有源区域中的栅极焊盘。图3B是图3A的部分A的示意性横截面图。图3C是图3A的部分B的示意性横截面图。
图4A图示了根据本文描述的一些实施例的半导体装置。图4B是图4A的部分A的示意性横截面图。图4C图示了根据本文描述的一些实施例的附加半导体装置。
图5A和5B图示了根据本文描述的一些实施例的附加半导体装置。
图6A图示了根据本文描述的一些实施例的附加半导体装置。图6B是图6A的部分B的示意性横截面图。图6C至6E图示了根据本文描述的一些实施例的附加半导体装置。
图7-12图示了根据本文描述的实施例的制造半导体装置的方法。
具体实施方式
目前，功率碳化硅MOSFET用于要求高电压阻断(诸如5,000伏或更高的电压阻断)的应用。举例来说，碳化硅MOSFET是市售可用的，其额定电流密度为10A/cm2或更高，将阻断至少10kV的电压。为了形成此类装置，通常形成多个“单位单元”，其中每个单位单元包括MOSFET晶体管。在高功率应用中，通常在单个半导体基板上提供大量的这些单位单元(例如，数百或数千个)，并且在半导体基板的顶侧上形成栅极电极图案，其充当用于所有单位单元的栅极电极。半导体基板的相对(底)侧充当装置的所有单位单元的公共漏极。多个源极触点在半导体层结构中的源极区域上形成，其暴露在栅极电极图案的开口内。这些源极触点也彼此电连接以用作公共源极。结果所得的装置具有三个端子，即，公共源极端子、公共漏极端子和公共栅极电极，它们充当成百上千个单独的单位单元晶体管的端子。将认识到的是，以上描述是针对n型MOSFET的；对于p型MOSFET，漏极和源极的位置将颠倒。
功率MOSFET的栅极电极图案可以通过形成构图的导电层来实现，该构图的导电层包括延伸穿过装置的有源极区域的多个细长栅极指。构图的导电层可以包括半导体层，诸如例如多晶硅层和/或掺杂硅(Si)。构图的导电层还可以包括在装置的非有源区域中的栅极焊盘，并且每个栅极指可以或者直接或者通过一个或多个栅极总线和/或导电通孔连接到栅极焊盘。
本公开描述了一种改进装置层与金属化层之间的扩散阻挡保护，同时改变层之间的导电性和粘附性的方法。这对于改进功率晶体管(例如，MOSFET或IGBT)中的栅极接触区域会是特别有用的。
本文描述的实施例可以将材料层(诸如TiN、其它金属氮化物和/或金属间化合物)添加到导电层的顶部，诸如栅极焊盘和/或栅极电极(通常是掺杂的Si或硅化物材料)、源极触点和/或其它需要附加触点的层(诸如功率装置内的电流或温度感测装置)。材料层可以具有扩散阻挡、增强的导电层和/或到其上方的接触区域(绝缘和/或导电层)的粘附层的特性。
诸如金属层中使用的那些金属之类的金属通常具有大量杂质，这些杂质会有害地影响半导体或金属-绝缘体-半导体界面；因此，改进的阻挡性能对于半导体装置会是有用的。
现在将参考附图更详细地讨论本发明的各方面，其中图示了本发明的示例实施例。
图1是根据本发明的实施例的包括多个功率开关装置的晶片10的示意性平面图。参考图1，晶片10可以是薄的平面结构，其包括半导体层结构，其上形成有其它材料层，诸如绝缘层和/或金属层。半导体层结构可以包括半导体基板和/或多个其它半导体层。可以使用晶片10形成多个功率开关装置100。开关装置100可以形成为行和列并且可以彼此间隔开，使得晶片10可以随后被单片化(例如，切单)以将各个开关装置100分开用于封装和测试。在一些实施例中，晶片10可以包括具有形成于其上的一个或多个碳化硅层(例如，通过外延生长)的碳化硅基板。其它半导体层(例如，多晶硅层)、绝缘层和/或金属层可以在碳化硅半导体层结构上形成以形成功率开关装置100。在一些实施例中，碳化硅基板和在其上形成的碳化硅层可以是4H碳化硅。
图2A是包括在图1的半导体晶片10上的功率开关装置100之一的示意性平面图。图2B是图2A的功率开关装置100的示意性平面图，其中移除了源极和栅极金属化。在以下描述中，假设功率开关装置100是n型功率MOSFET 100。
如图2A中所示，保护层110覆盖功率MOSFET 100的顶表面的大部分。保护层110可以由例如聚酰胺形成。各种接合焊盘可以通过保护层110中的开口112暴露。接合焊盘可以包括栅极接合焊盘120和一个或多个源极接合焊盘122。图2A中所示的栅极接合焊盘120和源极接合焊盘122的配置、形状和结构仅仅是示例，本文描述的实施例不限于此。图2A中示出了两个源极接合焊盘122-1、122-2。虽然在图2A中不可见，但可以在MOSFET 100的底侧上提供漏极触点和/或接合焊盘124。接合焊盘120、122、124可以由金属(诸如铝)形成，接合线可以经由诸如热压或焊接之类的常规技术轻松附接。如下面将更详细讨论的，提供接触MOSFET 100的半导体层结构的源极触点。源极触点可以是延伸跨过MOSFET 100的大部分上表面的源极金属图案123的下部部分(例如，除了MOSFET 100的上表面的由栅极接合焊盘120占据的部分之外的所有部分)。源极接合焊盘122-1、122-2可以包括由保护层110中的开口112暴露的源极金属图案123的部分。接合线20在图2A中示出，其可以用于将栅极接合焊盘120和源极焊盘122-1、122-2连接到外部电压源(未示出)，诸如其它电路元件的端子。
如图2B中所示，MOSFET 100包括半导体层结构，该半导体层结构包括有源区域102和非有源区域104。有源区域102是装置的包括可操作晶体管(例如，本文讨论的单位单元晶体管)的区域，而非有源区域104是不包括这种可操作晶体管的区域。MOSFET 100的单位单元晶体管200在有源区域102中形成。一个单位单元200的位置由图2B中的方框200示出以提供上下文。
在一些实施例中，有源区域102一般可以与源极金属图案123下方的区域对应。非有源区域104包括栅极焊盘部分106和端接部分108。非有源区域104的栅极焊盘部分106可以大致与半导体层结构的在栅极焊盘132下方的部分对应。非有源区域104的端接部分108可以绕MOSFET 100的外围延伸并且可以包括一个或多个端接结构，诸如保护环和/或可以减少可能在装置边缘周围发生的电场拥挤的结端接延伸件。端接结构(示为保护环109)可以沿着MOSFET 100的外围分散电场，从而减少电场拥挤。边缘端接结构可以用来增加反向阻断电压，在反向阻断电压下，称为“雪崩击穿”的现象发生，其中增加的电场导致半导体装置内失控的电荷载流子产生，从而导致电流急剧增加，这会损坏甚至损毁装置。
如图2B中进一步所示，可以提供栅极电极图案130，其包括栅极焊盘132、多个栅极指134、以及将栅极指134电连接到栅极焊盘132的一个或多个栅极总线136。栅极电极图案130的栅极焊盘132可以在非有源区域104的栅极焊盘部分106中的栅极接合焊盘120下方，并且栅极指134可以(例如，水平地)跨有源区域102延伸。绝缘层(未示出)可以覆盖栅极指134和(一个或多个)栅极总线136。源极金属图案123可以在栅极指134和绝缘层之上提供，其中源极金属层的源极触点接触在栅极指134之间的开口中的半导体层结构中的对应源极区域。
图3A是沿着图2B的线A-A'截取的示意性横截面图，图示了常规装置的有源区域中的单位单元结构和非有源区域中的栅极焊盘。图3B是图3A的部分A的示意性横截面图。图3C是图3A的部分B的示意性横截面图。
参考图3A，MOSFET装置100可以包括作为MOSFET 100的有源区域102的一部分的单位单元200。单位单元200可以是并联地电气设置的多个单位单元200中的一个。
功率MOSFET 100以及因此单位单元200可以包括n型宽带隙半导体基板210。基板210可以包括例如单晶4H碳化硅半导体基板。基板210可以用n型杂质重掺杂(即，n+碳化硅基板)。杂质可以包括例如氮或磷。基板210的掺杂浓度可以例如在1x1018原子/cm3和1x1021原子/cm3之间，但是可以使用其它掺杂浓度。基板210可以是任何合适的厚度(例如，在100和500微米厚之间)。
可以在基板210上提供轻掺杂n型(n-)碳化硅漂移区域220。可以通过例如在碳化硅基板210上的外延生长来形成n型碳化硅漂移区域220。n型碳化硅漂移区220可以具有例如1x1016至5x1017掺杂剂/cm3的掺杂浓度。n型碳化硅漂移区域220可以是厚区域，在基板210上方具有例如3-100微米的垂直高度。在一些实施例中，n型碳化硅漂移区域220的上部可以包括比n型碳化硅漂移区域220的下部更重掺杂的n型碳化硅电流扩展层。
n型碳化硅漂移区域220的上部可以通过离子注入被p型掺杂以形成p阱240。p阱240可以具有例如在5xl016/cm3和5x1019/cm3之间的掺杂浓度。每个p阱240的上部242可以用p型掺杂剂更重地掺杂。每个p阱240的上部242可以具有例如在2x1018/cm3和1x1020/cm3之间的掺杂浓度。p阱240(包括其更重掺杂的上部242)可以通过离子注入形成。如本领域技术人员所知，通过电离期望的离子种类并朝着离子注入目标腔室中的半导体层的表面以预定动能加速离子作为离子束，可以将诸如n型或p型掺杂剂之类的离子注入到半导体层或区域中。基于预定的动能，期望的离子种类可以渗透到半导体层中达一定深度。
在有源区域102中，重掺杂(n+)n型碳化硅源极区域250可以在p阱240的上部中形成，其与p阱240的更重掺杂部分242直接相邻并接触。n型源极区域250也可以通过离子注入形成。重掺杂(n+)n型碳化硅区域250充当单位单元晶体管200的源极区域。漂移区域220和基板210一起充当单位单元晶体管200的公共漏极区域。
n型碳化硅基板210、n型碳化硅漂移区域220、p阱240、242和形成于其中的n型源极区域250可以一起构成MOSFET装置100的半导体层结构。
栅极绝缘图案260可以在半导体层结构的上表面上形成，在p阱240和n型源极区域250之间的漂移区域220的暴露的部分之上并延伸到p阱240和n型源极区域250的边缘上。栅极绝缘图案260可以包括例如氧化硅层，但是可以使用其它绝缘材料。栅极指134在栅极绝缘图案260上形成。将认识到的是，栅极指134可以是包括栅极焊盘132、多个栅极指134和一个或多个栅极总线136的连续栅极电极图案130(参见图2B)的一部分。在一些实施例中，这个栅极电极图案130可以包括例如半导体图案(例如，多晶硅)和/或金属栅极图案。
源极触点280可以在n型源极区域250和p阱的更重掺杂部分242上形成。如上文参考图2A-2B所述，源极触点280可以是跨碳化硅半导体层结构的上表面延伸的连续源极金属图案123的一部分。源极金属图案123的其余部分(以及将栅极指270与源极金属图案123电隔离的绝缘层)未在图3A中示出以简化附图。源极触点280可以包括例如金属(诸如镍、钛、钨或铝)、或合金或这些或类似材料的薄层堆叠。如上所述，漏极触点124可以在基板210的下表面上形成。漏极触点124可以包括例如与源极触点280相似的材料，因为这形成与碳化硅基板的欧姆接触。当电压施加到栅极指134时，电流可以从n型源极区域250流过栅极指134下方的漂移区域220。
虽然MOSFET 100被示为n型装置，在其上表面上具有源极触点280并且在其底表面上具有漏极触点124，但是将认识到的是，在p型装置中，这些位置是反转的。因而，在以下描述(包括权利要求)的部分中，源极触点和漏极触点可以一般地指或者源极触点或者漏极触点。
如图3A中所示，在非有源区域的栅极焊盘部分106中，p阱244在非有源区域的栅极焊盘部分106的大部分或全部下方延伸。p阱244可以在栅极焊盘部分106下方在每个水平方向上延伸显著距离，诸如在每个方向上100-300微米之间的距离。场绝缘层264在非有源区域104的栅极焊盘部分106中的p阱244上形成。在一些实施例中，场绝缘层264在垂直方向上(即，在垂直于基板210的主表面的方向上)可以具有例如600-800纳米的厚度。栅极焊盘132在场绝缘层264上形成。如上面参考图2B所讨论的，栅极焊盘132和栅极指134可以是连续栅极电极图案130的一部分。
在一些实施例中，附加的源极触点284可以穿透场绝缘层264以接触p阱244。附加的源极触点284可以帮助管理MOSFET装置100的位移电流，如Zhang等人的于2017年9月8日提交的标题为“Power Switching Devices with DV/DT Capability and Methods ofMaking such Devices”的美国专利申请No.15/699,149中所讨论的，该美国专利申请的全部内容通过引用包括在本文中。在一些实施例中，可以省略附加的源极触点284。
隔离层230可以在栅极指134和/或栅极焊盘132上形成。隔离层230可以用于将栅极电极图案130(包括栅极指134和栅极焊盘132)与源极金属图案123(包括源极触点280和附加的源极触点284)隔离。
栅极阻挡层310可以部署在栅极接合焊盘120和栅极焊盘132之间。栅极阻挡层310可以用作金属化阻挡层和/或粘附层。类似地，源极阻挡层320可以部署在源极触点280和源极/漏极区域250之间和/或附加的源极触点284和p阱244之间。栅极阻挡层310和/或源极阻挡层320可以减少和/或防止金属从相应的触点扩散到其上放置有阻挡层的底层材料中。例如，栅极阻挡层310可以减少金属材料从栅极接合焊盘120的金属到栅极焊盘132的多晶硅的扩散。扩散到多晶硅中的元素可以进一步扩散到栅极氧化物和/或有源区域中，从而损害MOSFET装置100的性能。
参考图3B和3C，在常规装置中，栅极触点和/或源极触点通过蚀刻装置的一部分(例如，隔离层230)以形成接触孔375来形成。阻挡层(例如，栅极阻挡层310和/或源极阻挡层320)可以在接触孔375内形成。然后可以在阻挡层上形成用于触点的金属。但是，由于与阻挡层的形成相关联的阶梯覆盖，接触孔375的拐角会具有差的覆盖。例如，参考图3B，栅极阻挡层310的区域385在栅极接合焊盘120和栅极焊盘132之间在接触孔375的拐角处会是薄的。类似地，参考图3C，源极阻挡层320的区域386在源极触点280和源极区域250之间在接触孔375的拐角处会是薄的。由于源极和栅极接触孔375的拐角区域385、386薄，常规装置可能容易受到来自栅极接合焊盘120和/或源极触点280的金属层的扩散的影响。
图4A图示了根据本文描述的一些实施例的半导体装置400。图4B是图4A的部分A的示意性横截面图。图4C图示了根据本文描述的一些实施例的附加半导体装置400'。为简洁起见，将省略对图4A-4C中与图3A-3C中的元件相同或相似的那些元件的描述。因而，图4A-4C的描述将集中在与先前描述的那些装置的差异上。
参考图4A和4B，与常规装置相比，根据本文描述的一些实施例的MOSFET装置400可以包括附加的阻挡层。例如，MOSFET装置400可以包括辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420。
辅助栅极焊盘阻挡层410可以在栅极焊盘132上形成并且可以在栅极焊盘132的上表面132a上，并且在一些实施例中覆盖栅极焊盘132的上表面132a。在图4B中，辅助栅极焊盘阻挡层410用单独的阴影示出以帮助相对于栅极阻挡层310识别它，但是这种单独的阴影不旨在限制或者辅助栅极焊盘阻挡层410或者栅极阻挡层310的配置。除了栅极阻挡层310之外，还可以提供辅助栅极焊盘阻挡层410。因此，阻挡层将在隔离装置与栅极接合焊盘120的隔离层230的上方(例如，以栅极阻挡层310的形式)和下方(例如，以辅助栅极焊盘阻挡层410的形式)存在。在一些实施例中，栅极阻挡层310可以在栅极接合焊盘120和栅极焊盘132之间(例如，在垂直方向上)的MOSFET装置400的一部分中在辅助栅极焊盘阻挡层410上和/或与其接触。在一些实施例中，隔离层230可以在辅助栅极焊盘阻挡层410与栅极阻挡层310和/或栅极接合焊盘120之间。在一些实施例中，隔离层230可以在辅助栅极焊盘阻挡层410的一部分的顶表面上和栅极阻挡层310的侧壁上。
辅助栅极焊盘阻挡层410的存在可以改善在栅极接合焊盘120和栅极焊盘132之间的底部拐角区域385处的阻挡层覆盖。例如，辅助栅极焊盘阻挡层410的在平行于基板210的顶表面的方向(例如，在水平方向)上的宽度可以超过栅极阻挡层310的在辅助栅极焊盘阻挡层410和栅极接合焊盘120的底部之间的部分(例如，在将栅极接合焊盘120连接到栅极焊盘132的接触孔的侧壁之间延伸的栅极阻挡层310的部分)的宽度。因此，即使栅极阻挡层310的在底部拐角区域385处的沉积不理想，也可以保护下面的层(这里是栅极焊盘132)免受接触金属中的任何元素的影响。
还可以在MOSFET装置400的有源区域102中的栅极指134上提供辅助栅极电极阻挡层420。与辅助栅极焊盘阻挡层410一样，辅助栅极电极阻挡层420可以用于对可以在与其顶部的材料的栅极电极界面处扩散的元素的扩散阻挡、改善层导电性和/或增强栅极指134到其顶部上的介电层的粘附的目的。
当存在辅助栅极电极阻挡层420时，阻挡层将存在于将栅极指134与源极金属图案123隔离的隔离层230的下方(例如，以辅助栅极电极阻挡层420的形式)和上方(例如，以源极阻挡层320的形式)。在一些实施例中，辅助栅极电极阻挡层420可以在栅极指134的上表面134a和隔离层230之间。
辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420可以以多种方法应用，以产生0.5nm至500nm厚的连续或邻接层。在一些实施例中，辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420的厚度可以基本均匀。辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及其它金属氮化物和/或金属间化合物，包括例如钴(Co)、钌(Ru)等。辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420可以是单层(诸如TiN、TaN或有良好热力学稳定性并且导电性的相似材料)，或各种元素或化合物材料以各种堆叠顺序的多层堆叠。因而，虽然图4A和4B图示了用于辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420的单层，但是所示结构旨在也表示包括多层的结构。在一些实施例中，可以在与介电层的粘附重要的情况下使用导电氧化物。如本领域普通技术人员将理解的，所使用的材料将取决于处理和应用。可以根据需要应用辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420以改善扩散阻挡、导电性和/或粘附的特性。
在一些实施例中，用于辅助栅极焊盘阻挡层410的材料和/或配置可以与用于辅助栅极电极阻挡层420的材料和/或配置不同。在一些实施例中，用于辅助栅极焊盘阻挡层410的材料和/或配置可以与用于栅极阻挡层310的材料和/或配置不同。在一些实施例中，用于辅助栅极电极阻挡层420的材料和/或配置可以与用于栅极阻挡层310的材料和/或配置不同。
在一些实施例中，可以存在辅助栅极焊盘阻挡层410并且可以省略辅助栅极电极阻挡层420。例如，图4C图示了其中不存在辅助栅极电极阻挡层420的MOSFET装置400'。
图5A和5B示出了根据本文描述的一些实施例的附加半导体装置。为简洁起见，将省略对图5A和5B中与先前描述的图中的元件相同或相似的那些元件的描述。因此，图5A和5B的描述将集中于与先前描述的那些装置的差异。
参考图5A，在根据一些实施例的MOSFET装置500中，辅助栅极焊盘阻挡层410'可以在栅极焊盘132的顶表面132a和一个或多个侧壁132b上延伸。因此，辅助栅极焊盘阻挡层410'可以在栅极焊盘132的顶表面和侧表面上连续延伸。
类似地，辅助栅极电极阻挡层420'可以延伸到栅极指134的一个或多个侧壁134b上。因此辅助栅极电极阻挡层420'可以在栅极指134的顶表面和侧表面上连续延伸。
辅助栅极焊盘阻挡层410'和/或辅助栅极电极阻挡层420'的使用可以增加栅极焊盘132和/或栅极指134的扩散阻挡。此外，辅助栅极焊盘阻挡层410'和/或辅助栅极电极阻挡层420'可以改善与相应的栅极焊盘132和/或栅极指134的粘附。
如前所述，在一些实施例中，可以存在辅助栅极焊盘阻挡层410'并且可以省略辅助栅极电极阻挡层420'。例如，图5B图示了其中不存在辅助栅极电极阻挡层420'的MOSFET装置500'。
图6A图示了根据本文描述的一些实施例的附加半导体装置600。图6B是图6A的部分B的示意性横截面图。图6C至6E图示了根据本文描述的一些实施例的附加半导体装置。为简洁起见，将省略对图6A至6E中与前述图中的元件相同或相似的那些元件的描述。因此，图6A至6E的描述将集中于与先前描述的那些装置的差异。
参考图6A和6B，MOSFET装置600可以包括辅助源极阻挡层620。辅助源极阻挡层620可以在半导体结构上形成并且可以在n型源极区域250和/或p阱的更重掺杂部分242上形成。除了源极阻挡层320之外，还可以提供辅助源极阻挡层620。在图6B中，辅助源极阻挡层620以单独的阴影示出以帮助相对于源极阻挡层320识别它，但是这种单独的阴影并不旨在限制辅助源极阻挡层620或源极阻挡层320的配置。在一些实施例中，源极阻挡层320可以在源极触点280与包括重掺杂n型源极区域250和p阱的更重掺杂部分242的半导体结构之间的MOSFET装置600的一部分中在辅助源极阻挡层620上和/或与其接触。
如图6B中所示，在一些实施例中，辅助源极阻挡层620可以延伸超出位于源极触点280的侧壁上的源极阻挡层320。在一些实施例中，隔离层230的一部分可以在辅助源极阻挡层620的一部分和源极阻挡层320之间。辅助源极阻挡层620的使用可以在源极触点280和包括n型源极区域250和/或p阱的更重掺杂部分242的半导体结构之间提供附加的扩散保护。例如，可以通过使用辅助源极阻挡层620来加强源极触点280的拐角处的区域686。
参考图6A，MOSFET装置600可以包括与图4A至4C中所示的辅助栅极焊盘阻挡层410和/或辅助栅极电极阻挡层420结合来使用辅助源极阻挡层620，但本公开不限于此。在一些实施例中，辅助源极阻挡层620可以独立于辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420中的一个或多个来使用。
图6C图示了其中辅助源极阻挡层620与本文关于图5A和5B讨论的辅助栅极焊盘阻挡层410'和辅助栅极电极阻挡层420'结合使用的实施例。图6A至6C图示了与辅助栅极电极阻挡层420一起使用的辅助源极阻挡层620，但是本文描述的实施例不限于此。图6D和6E图示了辅助源极阻挡层620与辅助栅极焊盘阻挡层410、410'的使用，但不存在辅助栅极电极阻挡层420、420'。
因此，将理解的是，在不偏离本文所述实施例的范围的情况下，辅助栅极焊盘阻挡层410、辅助栅极焊盘阻挡层410'、辅助栅极电极阻挡层420、辅助栅极电极阻挡层420'和辅助源极阻挡层620可以彼此独立地和以各种组合使用。
图7-12图示了根据本文描述的实施例的制造半导体装置的方法。
参考图7，提供基板210并且通过外延生长在基板210上形成漂移区域220。在一些实施例中，基板210是重掺杂(n+)n型碳化硅并且漂移区域220是轻掺杂(n-)碳化硅漂移区域220。在一些实施例中，可以形成包括漂移层220的上部的n型碳化硅电流扩展层。
P阱240可以在最终装置的有源区域102中形成，并且p阱244可以在最终装置的非有源区域106中形成。在有源区域102中，每个p阱240的上部242可以被p型掺杂剂更重掺杂，并且重掺杂(n+)n型碳化硅源极区域250可以在与p阱240的更重掺杂部分242直接相邻并与其接触的p阱240的上部中形成。重掺杂(n+)n型碳化硅区域250充当单位单元晶体管的源极区域200。在一些实施例中，离子注入可以被用于形成p阱240、244和n型源极区域250。
在有源区域102中，栅绝缘层可以在半导体层结构的上表面上形成。栅绝缘层可以被构图和蚀刻以形成在漂移区域220的暴露的部分之上并且延伸到p阱240和n型源极区域250的边缘上的栅极绝缘图案260。在非有源区域106中，可以在p阱244上形成场绝缘层264。
诸如多晶硅之类的导电材料可以在场绝缘层264和栅极绝缘图案260上形成。可以对导电材料进行构图和蚀刻以形成栅极焊盘132和栅极指134。栅极焊盘132和栅极指134可以彼此电耦合。
参考图8，辅助阻挡层810可以在栅极指134和栅极焊盘132上形成。在一些实施例中，辅助阻挡层810可以在栅极指134和栅极焊盘132的相应侧壁上延伸。在一些实施例中，辅助阻挡层810可以在n型源极区域250和p阱的更重掺杂部分242上形成。
辅助阻挡层810可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)以及其它金属氮化物和/或金属间化合物，包括例如钴(Co)、钌(Ru)等。辅助阻挡层810可以是单层(诸如TiN、TaN或具有良好热力学稳定性且导电的相似材料)，或各种元素或化合物材料以各种堆叠顺序的多层堆叠。因而，虽然图8图示了用于辅助阻挡层810的单层，但是示出的结构旨在也表示包括多层的结构。
虽然被示为覆盖有源区域102和非有源区域106两者，但是将理解的是本公开的实施例不限于这种配置。在一些实施例中，辅助阻挡层810可以仅在非有源区域106中形成。换句话说，在一些实施例中，辅助阻挡层810可以仅在栅极焊盘132上形成。
然后可以使用标准技术对辅助阻挡层810进行构图和蚀刻以形成根据本文描述的各种实施例的辅助阻挡层。例如，参考图9A，辅助阻挡层810可以被构图和蚀刻以移除辅助阻挡层810的除了在栅极焊盘132和栅极指134之上以外的所有部分。以这种方式，可以形成辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420，诸如图4A中所示的那些。在一些实施例中，场绝缘层264的部分也可以作为形成辅助栅极焊盘阻挡层410的一部分被移除，但是本文描述的实施例不限于此。
参考图9B，辅助阻挡层810可以可替代地被构图和蚀刻，以移除辅助阻挡层810的除了在栅极焊盘132和栅极指134之上以外的所有部分。如图9B中所示，蚀刻可以被执行以在栅极焊盘132和栅极指134的侧壁上留下辅助阻挡层810的部分。以这种方式，可以形成辅助栅极焊盘阻挡层410'和辅助栅极电极阻挡层420'，诸如图5A中所示的那些。
在一些实施例中，辅助阻挡层810或另一层可以被构图和蚀刻以在n型源极区域250、p阱的更重掺杂部分242和/或p阱244上留下辅助阻挡层810的部分。以这种方式，可以形成辅助源极阻挡层620，诸如图6A中所示的那些。图9C图示了其中辅助阻挡层810被构图和蚀刻以形成辅助源极阻挡层620连同辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420的实施例。图9D图示了其中辅助阻挡层810被构图和蚀刻以形成辅助源极阻挡层620连同辅助栅极焊盘阻挡层410'和辅助栅极电极阻挡层420'的实施例。
在一些实施例中，可以在场绝缘层264上执行附加的构图步骤以形成辅助源极阻挡层620。例如，返回去参考图8，在一些实施例中，场绝缘层264和辅助阻挡层810的部分可以被构图和蚀刻以暴露n型源极区域250的上表面、p阱的更重掺杂部分242和/或p阱244。然后附加的阻挡层材料可以沉积在暴露的区域中以形成辅助源极阻挡层620。在一些实施例中，用于形成辅助源极阻挡层620的阻挡层材料可以与用于形成辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420的材料相同，但本文描述的实施例不限于此。用于形成辅助栅极焊盘阻挡层410、辅助栅极电极阻挡层420和辅助源极阻挡层620的附加机制将由本领域普通技术人员认识到，并且本文描述的实施例不限于图中示出的那些。
在辅助阻挡层形成之后，可以执行附加处理以产生本文描述的MOSFET装置中的一个或多个。图10-12主要集中在形成关于图4A所示的MOSFET装置400的过程上。但是，将理解的是，本文描述的处理可以加上必要的变更被改变以实现本文所述的装置的附加实施例，而不受限制。
参考图10，隔离层230可以在栅极指134、栅极焊盘132、场绝缘层264、辅助栅极焊盘阻挡层410和辅助栅极电极阻挡层420上形成。隔离层230可以是IMD(金属间电介质)层或ILD(层间电介质)层。在一些实施例中，隔离层230可以包括与场绝缘层264相同或相似的材料，但本文描述的实施例不限于此。
参考图11，隔离层230被构图和蚀刻以形成用于源极触点的接触孔1010和用于栅极接合焊盘的接触孔1020。接触孔1020可以暴露辅助栅极焊盘阻挡层410的部分。在一些实施例中，辅助栅极焊盘阻挡层410可以延伸超出接触孔1020的侧壁。接触孔1010可以暴露半导体结构的部分，诸如n型源极区域250和/或p阱240的更重掺杂部分242。在其中存在辅助源极阻挡层620的实施例中(参见例如图9C和9D)，接触孔1010可以暴露辅助源极阻挡层620。
参考图12，可以在隔离层230上和接触孔1010和1020内形成阻挡层1210。阻挡层1210可以在接触孔1010和1020的侧壁和底部上。阻挡层1210也可以在由接触孔1020暴露的辅助栅极焊盘阻挡层410的部分上形成。在其中存在辅助源极阻挡层620的实施例中(参见例如图9C和9D)，阻挡层1210可以在由接触孔1010暴露的辅助源极阻挡层620上形成。
返回去参考图4A，可以在有源区域102和非有源区域104上形成金属接触层。金属接触层可以被构图和蚀刻以形成栅极接合焊盘120和源极金属图案123。金属接触层的蚀刻也可以将阻挡层1210分离成栅极阻挡层310和源极阻挡层320。
根据本文公开的实施例的功率开关装置可以提供显著改进的性能。通过减少材料到装置的有源区域的扩散和/或增加金属层和装置的其它导电部分之间的粘附，可以改善装置的整体结构并且可以减少和/或消除缺陷。
将认识到的是，图中所示和/或本文描述的特定层结构、掺杂浓度、材料、导电类型等仅作为示例提供以详细说明特定示例实施例的结构。因此，以下讨论的具体细节不限于本发明。
在本文中，本发明的实施例是关于示出功率开关装置的一个或两个单位单元的横截面图来描述的。将认识到的是，实际实施方式通常将包括更多数量的单位单元。但是，还将认识到的是，本发明不限于此类装置，并且所附权利要求还覆盖包括例如单个单位单元的MOSFET和其它功率开关装置。而且，虽然本公开集中在碳化硅装置上，但是将认识到的是，本发明的实施例也可以适用于使用其它宽带隙半导体(诸如例如氮化镓、硒化锌或任何其它II-VI或III-V宽带隙化合物半导体)形成的装置。
虽然前面的一些图图示了n沟道MOSFET单位单元的结构，但是将认识到的是，根据本发明的进一步实施例，每个装置中的每个半导体层的极性可以被反转，以提供对应的p沟道MOSFET。
上面已经参考附图描述了本发明，其中示出了本发明的实施例。但是，本发明可以以许多不同的形式来实施并且不应当被解释为限于本文阐述的实施例。更确切地说，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域技术人员。在附图中，为了清楚起见，可能夸大了层和区域的尺寸和相对尺寸。将理解的是，当一个元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”或“耦合到另一个元件或层”时，它可以直接在另一个元件或层上、连接或耦合到另一个元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”或“直接耦合到另一个元件或层”，则不存在中间元件或层。如本文所使用的，术语“和/或”包括一个或多个相关列出的项的任何和所有组合。相同的标号始终指相同的元件。
将理解的是，虽然术语第一和第二在本文中用于描述各种区域、层和/或元件，但是这些区域、层和/或元件不应受这些术语的限制。这些术语仅用于将一个区域、层或元件与另一个区域、层或元件区分开。因此，下面讨论的第一区域、层或元件可以被称为第二区域、层或元件，并且类似地，第二区域、层或元件可以被称为第一区域、层或元件而不背离本发明的范围。
诸如“下”或“底部”和“上”或“顶部”之类的相对术语可以在本文中用于描述一个元件与另一个元件的关系，如图所示。将理解的是，相对术语旨在涵盖除附图中描绘的朝向之外的装置的不同朝向。例如，如果图中的装置被翻转，那么被描述为在另一个元件“下”侧的元件将被定向在另一个元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的朝向，这取决于图的特定朝向。类似地，如果将其中一个图中的装置翻转，那么描述为在另一个元件“下方”或“之下”的元件将被定向为在另一个元件“上方”。因此，示例性术语“下方”或“之下”可以包括上方和下方的朝向。
本文使用的术语仅出于描述特定实施例的目的，并且不旨在限制本发明。如本文所使用的，单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解的是，当在本文中使用时，术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”和/或“包含(including)”指定了所述特征、元件和/或组件的存在，但不排除一个或多个其它特征、元素、组件和/或它们的组的存在或添加。
本发明的实施例在本文中参考作为示意图的横截面图进行描述。照此，可以预期由于例如制造技术和/或公差而导致的图示形状的变化。因此，本发明的实施例不应当被解释为限于本文所示区域的特定形状，而是应包括例如由制造引起的形状偏差。例如，图示为矩形的注入区域通常将在其边缘处具有圆形或弯曲特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元改变。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在说明装置的区域的实际形状并且不旨在限制本发明的范围。
将理解的是，本文公开的实施例可以被组合。因此，关于第一实施例描绘和/或描述的特征同样可以包括在第二实施例中，反之亦然。
虽然参考特定附图描述了上述实施例，但应理解的是，本发明的一些实施例可以包括附加的和/或居间的层、结构或元件，和/或特定的层、结构或元素可以被删除。虽然已经描述了本发明的几个示例性实施例，但是本领域技术人员将容易认识到，在不实质背离本发明的新颖教导和优点的情况下，可以对示例性实施例进行许多修改。因而，所有此类修改都旨在包括在如权利要求书所定义的本发明的范围内。因次，应该理解的是，前述内容是对本发明的说明，并且不应被解释为限于所公开的具体实施例，并且对所公开的实施例以及其它实施例的修改旨在包括在所附权利要求的范围内。本发明由以下权利要求限定，其中包括权利要求的等同物。

Claims (34)

1.一种半导体装置，包括：
半导体层结构，包括有源区域和非有源区域，所述有源区域包括多个单位单元并且所述非有源区域包括半导体层结构上的栅极焊盘以及在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘；
隔离层，位于栅极焊盘和栅极接合焊盘之间；以及
阻挡层，位于栅极焊盘和隔离层之间。
2.如权利要求1所述的半导体装置，其中所述阻挡层是第一阻挡层，半导体装置还包括：
第二阻挡层，位于栅极焊盘上和第一阻挡层上。
3.如权利要求2所述的半导体装置，其中隔离层的至少一部分位于第一阻挡层和第二阻挡层之间。
4.如权利要求1-3中的任一项所述的半导体装置，其中阻挡层包括多层。
5.如权利要求1-4中的任一项所述的半导体装置，其中阻挡层包括钛(Ti)和/或钽(Ta)。
6.如权利要求1-5中的任一项所述的半导体装置，其中阻挡层位于栅极焊盘的顶表面和侧壁上。
7.如权利要求1所述的半导体装置，其中所述阻挡层是第一阻挡层，半导体装置还包括：
栅极指，位于有源区域上并电连接到栅极接合焊盘；以及
第二阻挡层，位于栅极指上。
8.如权利要求7所述的半导体装置，其中第二阻挡层位于栅极指的顶表面和侧壁上。
9.如权利要求1所述的半导体装置，其中所述阻挡层是第一阻挡层，半导体装置还包括：
源极触点，位于半导体层结构上；
第二阻挡层，位于源极触点的侧壁和底表面上；以及
第三阻挡层，位于半导体层结构与第二阻挡层之间。
10.一种半导体装置，包括：
半导体基板；
栅极焊盘，位于半导体基板上；
栅极接合焊盘，位于栅极焊盘上并电连接到栅极焊盘；
第一阻挡层，在垂直于半导体基板的顶表面的第一方向上位于栅极接合焊盘的底部与栅极焊盘之间；以及
第二阻挡层，在第一方向上位于栅极焊盘与第一阻挡层之间。
11.如权利要求10所述的半导体装置，其中第二阻挡层在平行于半导体基板的顶表面的第二方向上的宽度超过第一阻挡层的在第二阻挡层和栅极接合焊盘的底部之间的部分的宽度。
12.如权利要求11所述的半导体装置，其中第二阻挡层的厚度沿着第二阻挡层在第二方向上的宽度基本均匀。
13.如权利要求10-12中的任一项所述的半导体装置，其中栅极接合焊盘经由具有相对侧壁的接触孔耦合到栅极焊盘，
其中第一阻挡层的一部分在接触孔的相对侧壁上，以及
其中第二阻挡层在平行于半导体基板的顶表面的第二方向上的宽度大于接触孔在第二方向上的宽度。
14.如权利要求10-13中的任一项所述的半导体装置，还包括隔离层，其中隔离层的一部分位于第二阻挡层与栅极接合焊盘之间。
15.如权利要求10-14中的任一项所述的半导体装置，其中第二阻挡层包括多层。
16.如权利要求10-15中的任一项所述的半导体装置，其中第二阻挡层包括钛(Ti)和/或钽(Ta)。
17.如权利要求10-16中的任一项所述的半导体装置，其中第二阻挡层位于栅极焊盘的顶表面和侧壁上。
18.如权利要求10-17中的任一项所述的半导体装置，其中第二阻挡层的材料与第一阻挡层的材料不同。
19.如权利要求10-18中的任一项所述的半导体装置，还包括：
半导体层结构，包括有源区域和非有源区域，其中栅极焊盘在非有源区域上；
栅极指，位于有源区域上并且电连接到栅极焊盘；以及
第三阻挡层，位于栅极指上。
20.如权利要求19所述的半导体装置，其中第三阻挡层位于栅极指的顶表面和侧壁上。
21.一种半导体装置，包括：
半导体基板；
栅极焊盘，位于半导体基板上；
隔离层，位于栅极焊盘上；
第一阻挡层，位于隔离层和栅极焊盘上；以及
第二阻挡层，在第一方向上位于栅极焊盘与第一阻挡层之间，第二阻挡层在第二方向上的宽度超过第一阻挡层在第二方向上的宽度。
22.如权利要求21所述的半导体装置，还包括位于栅极焊盘上并经由隔离层中的具有相对侧壁的接触孔电连接到栅极焊盘的栅极接合焊盘，
其中第一阻挡层包括在第二方向上在接触孔的相对侧壁之间延伸的第一部分，以及
其中第二阻挡层在第二方向上的宽度超过第一阻挡层的第一部分在第二方向上的宽度。
23.如权利要求22所述的半导体装置，其中隔离层的一部分在第二阻挡层与栅极接合焊盘之间。
24.如权利要求21-23中的任一项所述的半导体装置，其中隔离层在第二阻挡层的顶表面上和第一阻挡层的侧壁上。
25.一种半导体装置，包括：
半导体层结构；
并联电连接的多个单位单元晶体管，每个单位单元晶体管包括在第一方向上在半导体层结构的顶表面上延伸的栅极指，栅极指沿着第二方向彼此间隔开；以及
辅助栅极电极阻挡层，位于所述栅极指中的每个栅极指的上表面上。
26.如权利要求25所述的半导体装置，其中栅极指包括多晶硅。
27.如权利要求25或权利要求26所述的半导体装置，其中辅助栅极电极阻挡层包括钛(Ti)和/或钽(Ta)。
28.如权利要求25-27中的任一项所述的半导体装置，其中辅助栅极电极阻挡层也位于所述栅极指中的每个栅极指的相对侧壁上。
29.如权利要求25-28中的任一项所述的半导体装置，其中半导体层结构包括非有源区域和有源区域，
其中有源区域包括所述多个单位单元晶体管，以及
其中非有源区域包括：
半导体层结构上的栅极焊盘；
在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘；
栅极焊盘与栅极接合焊盘之间的隔离层；以及
栅极焊盘与隔离层之间的辅助栅极焊盘阻挡层。
30.如权利要求29所述的半导体装置，其中辅助栅极焊盘阻挡层位于栅极焊盘的顶表面和侧壁上。
31.如权利要求29或权利要求30所述的半导体装置，还包括位于辅助栅极焊盘阻挡层与栅极接合焊盘之间的栅极焊盘阻挡层。
32.如权利要求25-31中的任一项所述的半导体装置，其中辅助栅极电极阻挡层包括多层。
33.如权利要求25-32中的任一项所述的半导体装置，还包括：
源极触点，位于半导体层结构上；
源极阻挡层，位于源极触点的侧壁和底表面上；以及
辅助源极阻挡层，位于半导体层结构与源极阻挡层之间。
34.如权利要求25所述的半导体装置，还包括位于栅极指上的隔离层，
其中辅助栅极电极阻挡层位于隔离层与栅极指之间。
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