JP2023524019A - 電気接点領域用のバリア層 - Google Patents

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Abstract

パワー・スイッチング・デバイスは、アクティブ領域及び非アクティブ領域を備える半導体層構造であって、アクティブ領域は、複数のユニット・セルを備え、非アクティブ領域は、半導体層構造上のゲート・パッド、及びゲート・パッド上にあり且つゲート・パッドに電気的に接続されたゲート・ボンド・パッドを備える、半導体層構造と、ゲート・パッドとゲート・ボンド・パッドとの間の分離層と、ゲート・パッドと分離層との間のバリア層とを含む。

Description

本出願は、２０２０年４月３０日に出願された米国特許出願第１６／８６３，６４２号の優先権を主張し、その全体の内容は、参照により本明細書に組み込まれる。
本発明は、半導体デバイスに関し、より詳細には、パワー半導体スイッチング・デバイスに関する。
金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、スイッチング・デバイスとして使用することができるよく知られているタイプの半導体トランジスタである。ＭＯＳＦＥＴは、チャネル領域によって分離されるソース領域及びドレイン領域、並びにチャネル領域に隣接して配設されるゲート電極を含む３端子デバイスである。ＭＯＳＦＥＴは、ゲート電極にゲート・バイアス電圧を印加することによってオン又はオフすることができる。ＭＯＳＦＥＴがオンされる（すなわち、ＭＯＳＦＥＴがその「オン状態（ｏｎ－ｓｔａｔｅ）」になる）と、電流が、ＭＯＳＦＥＴのチャネル領域を通ってソース領域とドレイン領域との間で伝導する。バイアス電圧がゲート電極から取り除かれる（又は、閾値レベル未満に減少する）と、電流は、チャネル領域を通って伝導するのを停止する。例として、ｎ型ＭＯＳＦＥＴは、ｎ型ソース及びドレイン領域及びｐ型チャネルを有する。ｎ型ＭＯＳＦＥＴは、したがって、「ｎ－ｐ－ｎ」設計を有する。ｎ型ＭＯＳＦＥＴは、ｎ型ソース領域及びドレイン領域を電気的に接続するｐ型チャネル領域内に導電性ｎ型反転層を作成するのに十分である、ゲート・バイアス電圧がゲート電極に印加され、それにより、ソース領域とドレイン領域との間の大量のキャリア伝導を可能にすると、オンする。
パワーＭＯＳＦＥＴのゲート電極は、典型的には、酸化シリコン・パターン等の薄いゲート絶縁パターンによってチャネル領域から分離される。ＭＯＳＦＥＴのゲート電極は、ゲート絶縁パターンによってチャネル領域から絶縁されるため、ＭＯＳＦＥＴをそのオン状態に維持するために又はＭＯＳＦＥＴをそのオン状態とそのオフ状態との間で切り換えるために、最小ゲート電流が必要とされる。ゲートがチャネル領域とキャパシタを形成するため、ゲート電流は、スイッチング中に小さく保たれる。そのため、最小の充電及び放電電流のみが、スイッチング中に必要とされ、複雑でないゲート・ドライブ回路部を可能にする。
バイポーラ・ジャンクション・トランジスタ（「ＢＪＴ：ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ」）は、同様にスイッチング・デバイスとして日常的に使用されるよく知られている別のタイプの半導体トランジスタである。ＢＪＴは、半導体材料内で互いに非常に接近して形成される２つのｐ－ｎ接合を含む。動作時、電荷キャリアは、ｐ－ｎ接合のうちの１つのｐ－ｎ接合に隣接する半導体材料の第１の領域（エミッタ）に入る。電荷キャリアのほとんどは、他のｐ－ｎ接合に隣接する半導体材料の第２の領域（コレクタ）からデバイスを出る。コレクタ及びエミッタは、同じ導電型を有する半導体材料の領域内に形成される。ベースとして知られる、半導体材料の比較的薄い第３の領域は、コレクタとエミッタとの間に位置決めされ、コレクタ及びエミッタの導電型と逆の導電型を有する。そのため、ＢＪＴの２つのｐ－ｎ接合は、コレクタがベースに接するところで及びベースがエミッタに接するところで形成される。ＢＪＴのベースを通して小電流を流すことによって、比例的に大きい電流が、エミッタからコレクタに通過する（pass）。
ＢＪＴは、トランジスタのベースを通して電流を流すことによって、ＢＪＴが「オン（ｏｎ）」される（すなわち、エミッタとコレクタとの間に電流が流れるように、ＢＪＴがバイアスされる）点で電流制御式デバイスである。例えば、ｎ－ｐ－ｎＢＪＴ（すなわち、ｎ型コレクタ及びエミッタ領域及びｐ型ベース領域を有するＢＪＴ）において、トランジスタは、典型的には、ベース－エミッタｐ－ｎ接合を順方向バイアスするためにベースに正電圧を印加することによってオンされる。デバイスがこうしてバイアスされると、トランジスタのベースに流入する正孔電流はエミッタに注入される。正孔は、「多数キャリア（ｍａｊｏｒｉｔｙ ｃａｒｒｉｅｒ）」と呼ばれる。その理由は、ベースがｐ型領域であり、正孔が、そのような領域内の「通常の（ｎｏｒｍａｌ）」電荷キャリアであるからである。エミッタ内への正孔電流に応答して、電子が、エミッタからベースに注入され、そこで、電子はコレクタに向かって拡散する。これらの電子は、「少数キャリア（ｍｉｎｏｒｉｔｙ ｃａｒｒｉｅｒ）」と呼ばれる。その理由は、電子が、ｐ型ベース領域内の通常の電荷キャリアでないからである。デバイスは、エミッタ－コレクタ電流が電子と正孔電流の両方を含むため、「バイポーラ（ｂｉｐｏｌａｒ）」デバイスと呼ばれる。
ＢＪＴは、デバイスをそのオン状態に維持するために比較的大きい電流を必要とする場合がある。したがって、ハイ・パワーＢＪＴが要求することができる比較的大きいベース電流を供給するために、比較的複雑な外部ドライブ回路が必要とされる場合がある。さらに、ＢＪＴのスイッチング速度は、電流伝導のバイポーラ的性質によって、パワーＭＯＳＦＥＴのスイッチング速度より著しく遅いとすることができる。
よく知られている第３のタイプの半導体スイッチング・デバイスは、絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）であり、絶縁ゲート型バイポーラ・トランジスタは、パワーＭＯＳＦＥＴの高インピーダンス・ゲートをパワーＢＪＴの小さいオン状態伝導損失と組み合わせるデバイスである。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴ及び出力にＢＪＴを含むダーリントン・ペアとして実装することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャネルを通して供給され、それにより、簡略化された外部ドライブ回路を可能にする。
ハイ・パワー半導体スイッチング・デバイスについての需要増加が存在し、そのデバイスは、その「オン（ｏｎ）」状態で大電流を流し、その逆遮断状態で大電圧（例えば、数百又はさらに数千ボルト）を遮断することができる。高い電流密度を維持し、そのような高い電圧を遮断するために、パワーＭＯＳＦＥＴ及びＩＧＢＴは、典型的には、肉厚の半導体層構造の対向する側面にソース及びドレインを有する縦構造を有して、より高い電圧レベルを遮断する。パワーが非常に高い用途において、半導体スイッチング・デバイスは、典型的には、例えば、炭化シリコン（「ＳｉＣ」）等のワイド・バンドギャップ半導体材料システム（本明細書で、用語「ワイド・バンドギャップ半導体（ｗｉｄｅ ｂａｎｄ－ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」は、少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する）を使用して形成され、炭化シリコンは、例えば、高電界絶縁破壊強度、高熱伝導率、高電子移動度、高溶融点、及び高飽和電子ドリフト速度を含む幾つかの有利な特性を有する。例えば、シリコン等の他の半導体材料を使用して形成されるデバイスと比べて、炭化シリコンを使用して形成される電子デバイスは、高い温度で、高いパワー密度で、高い速度で、高いパワー・レベルで、及び／又は高い放射密度下で動作する能力を有することができる。
米国特許出願第１５／６９９，１４９号
本発明の幾つかの実施例によれば、半導体デバイスは、アクティブ領域及び非アクティブ領域を備える半導体層構造であって、アクティブ領域は複数のユニット・セルを備え、非アクティブ領域は、半導体層構造上のゲート・パッド及びゲート・パッド上にあり且つゲート・パッドに電気的に接続されたゲート・ボンド・パッドを備える、半導体層構造と、ゲート・パッドとゲート・ボンド・パッドとの間の分離層と、ゲート・パッドと分離層との間のバリア層とを含む。
幾つかの実施例において、バリア層は第１のバリア層であり、半導体デバイスは、ゲート・パッド上にあり且つ第１のバリア層上にある第２のバリア層をさらに含む。
幾つかの実施例において、分離層の少なくとも一部分は、第１のバリア層と第２のバリア層との間にある。
幾つかの実施例において、バリア層は複数の層を備える。
幾つかの実施例において、バリア層はチタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む。
幾つかの実施例において、バリア層は第１のバリア層であり、半導体デバイスは、アクティブ領域上にあり且つゲート・ボンド・パッドに電気的に接続されたゲート・フィンガーと、ゲート・フィンガー上の第２のバリア層と
をさらに含む。
幾つかの実施例において、第２のバリア層は、ゲート・フィンガーの上部表面及び側壁上にある。
幾つかの実施例において、バリア層は第１のバリア層であり、半導体デバイスは、半導体層構造上のソース接点と、ソース接点の側壁及び底部表面上の第２のバリア層と、半導体層構造と第２のバリア層との間の第３のバリア層と
をさらに含む。
本発明の幾つかの実施例によれば、半導体デバイスは、半導体基板と、半導体基板上のゲート・パッドと、ゲート・パッド上にあり且つゲート・パッドに電気的に接続されたゲート・ボンド・パッドと、半導体基板の上部表面に垂直な第１の方向におけるゲート・ボンド・パッドの底部部分とゲート・パッドとの間の第１のバリア層と、第１の方向におけるゲート・パッドと第１のバリア層との間の第２のバリア層とを含む。
幾つかの実施例において、第２のバリア層は、半導体基板の上部表面に平行な第２の方向における幅を有し、この幅は、第２のバリア層とゲート・ボンド・パッドの底部部分との間にある第１のバリア層の部分の幅を超える。
幾つかの実施例において、第２のバリア層の厚さは、第２の方向における、第２のバリア層の幅に沿って実質的に均一である。
幾つかの実施例において、ゲート・ボンド・パッドは、対向する側壁を有する接触穴を介してゲート・パッドに結合され、第１のバリア層の一部分は接触穴の対向する側壁上にあり、半導体基板の上部表面に平行な第２の方向における、第２のバリア層の幅は、第２の方向における接触穴の幅より大きい。
幾つかの実施例において、半導体デバイスは分離層をさらに含み、分離層の一部分は、第２のバリア層とゲート・ボンド・パッドとの間にある。
幾つかの実施例において、第２のバリア層は複数の層を備える。
幾つかの実施例において、第２のバリア層はチタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む。
幾つかの実施例において、第２のバリア層は、ゲート・パッドの上部表面及び側壁上にある。
幾つかの実施例において、第２のバリア層の材料は、第１のバリア層の材料と異なる。
幾つかの実施例において、半導体デバイスは、アクティブ領域及び非アクティブ領域を備える半導体層構造であって、ゲート・パッドは非アクティブ領域上にある、半導体層構造と、アクティブ領域上にあり且つゲート・パッドに電気的に接続されたゲート・フィンガーと、ゲート・フィンガー上の第３のバリア層とをさらに含む。
幾つかの実施例において、第３のバリア層は、ゲート・フィンガーの上部表面及び側壁上にある。
本発明の幾つかの実施例によれば、半導体デバイスは、半導体基板と、半導体基板上のゲート・パッドと、ゲート・パッド上の分離層と、分離層及びゲート・パッド上の第１のバリア層と、第１の方向におけるゲート・パッドと第１のバリア層との間の第２のバリア層であって、第２のバリア層は、第２の方向における幅を有し、この幅は、第２の方向における第１のバリア層の幅を超える、第２のバリア層とを含む。
幾つかの実施例において、半導体デバイスは、ゲート・パッド上にあり且つ対向する側壁を有する分離層内の接触穴を介してゲート・パッドに電気的に接続されたゲート・ボンド・パッドをさらに含み、第１のバリア層は、接触穴の対向する側壁の間で第２の方向に延在する第１の部分を備え、第２の方向における第２のバリア層の幅は、第２の方向における第１のバリア層の第１の部分の幅を超える。
幾つかの実施例において、分離層の部分は、第２のバリア層とゲート・ボンド・パッドとの間にある。
幾つかの実施例において、分離層は、第２のバリア層の上部表面上にあり、且つ第１のバリア層の側壁上にある。
本発明の幾つかの実施例によれば、半導体デバイスは、半導体層構造と、並列に電気的に接続される複数のユニット・セル・トランジスタであって、各ユニット・セル・トランジスタは、半導体層構造の上部表面上に第１の方向に延在するゲート・フィンガーを備え、ゲート・フィンガーは、第２の方向に沿って互いから離間する、複数のユニット・セル・トランジスタと、ゲート・フィンガーのそれぞれの上側表面上の補助ゲート電極バリア層と
を含む。
幾つかの実施例において、ゲート・フィンガーはポリシリコンを含む。
幾つかの実施例において、補助ゲート電極バリア層はチタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む。
幾つかの実施例において、補助ゲート電極バリア層は、ゲート・フィンガーのそれぞれの対向する側壁上にもある。
幾つかの実施例において、半導体層構造は、非アクティブ領域及びアクティブ領域を備え、アクティブ領域は複数のユニット・セル・トランジスタを備える。非アクティブ領域は、半導体層構造上のゲート・パッドと、ゲート・パッド上にあり且つゲート・パッドに電気的に接続されたゲート・ボンド・パッドと、ゲート・パッドとゲート・ボンド・パッドとの間の分離層と、ゲート・パッドと分離層との間の補助ゲート・パッド・バリア層と
を含む。
幾つかの実施例において、補助ゲート・パッド・バリア層は、ゲート・パッドの上部表面及び側壁上にある。
幾つかの実施例において、半導体デバイスは、補助ゲート・パッド・バリア層とゲート・ボンド・パッドとの間にゲート・パッド・バリア層をさらに含む。
幾つかの実施例において、補助ゲート電極バリア層は複数の層を備える。
幾つかの実施例において、半導体デバイスは、半導体層構造上のソース接点と、ソース接点の側壁及び底部表面上のソース・バリア層と、半導体層構造とソース・バリア層との間の補助ソース・バリア層と
をさらに含む。
幾つかの実施例において、半導体デバイスは、ゲート・フィンガー上の分離層をさらに含み、補助ゲート電極バリア層は分離層とゲート・フィンガーとの間にある。
本発明の実施例による、複数のパワー・スイッチング・デバイスを含む半導体ウェハの概略平面図である。 図１の半導体ウェハ上に含まれるパワー・スイッチング・デバイスのうちの１つの概略平面図である。 ソース及びゲート金属被覆が除去された状態の、図２Ａのパワー・スイッチング・デバイスの概略平面図である。 従来デバイスの、アクティブ領域内のユニット・セル構造及び非アクティブ領域内のゲート・パッドを示す、図２ＢのラインＡ－Ａ’に沿って切り取った概略断面図である。 図３Ａの部分Ａの概略断面図である。 図３Ａの部分Ｂの概略断面図である。 本明細書で説明する幾つかの実施例による半導体デバイスを示す図である。 図４Ａの部分Ａの概略断面図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 図６Ａの部分Ｂの概略断面図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。 本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す図である。
パワー炭化シリコンＭＯＳＦＥＴは、５，０００ボルト以上の電圧遮断等の高電圧遮断を必要とする用途のために今日、使用されている。実例によれば、少なくとも１０ｋＶの電圧を遮断することになる１０Ａ／ｃｍ２以上の電流密度の定格を持つ炭化シリコンＭＯＳＦＥＴが市販されている。そのようなデバイスを形成するために、複数の「ユニット・セル（ｕｎｉｔ ｃｅｌｌ）」が、典型的には形成され、各ユニット・セルは、ＭＯＳＦＥＴトランジスタを含む。ハイ・パワー用途において、多数（例えば、数百又は数千）のこれらのユニット・セルは、典型的には単一半導体基板上に設けられ、ユニット・セルの全てについてのゲート電極として働くゲート電極パターンが半導体基板の上部側面上に形成される。半導体基板の対向する（底部）側面は、デバイスのユニット・セルの全てについての共通ドレインとして働く。複数のソース接点は、半導体層構造内のソース領域上に形成され、ゲート電極パターン内の開口内で露出する。これらのソース接点は同様に、共通ソースとして役立つために互いに電気的に接続される。結果得られるデバイスは、３つの端子、すなわち、数百又は数千の個々のユニット・セル・トランジスタについての端子として働く、共通ソース端子、共通ドレイン端子、及び共通ゲート電極を有する。上記説明はｎ型ＭＯＳＦＥＴについてのものであり、ドレイン及びソースの場所はｐ型ＭＯＳＦＥＴについて逆であることになることが認識されるであろう。
パワーＭＯＳＦＥＴのゲート電極パターンは、デバイスのアクティブ領域を通して延在する複数の細長いゲート・フィンガーを含むパターニングされた導電性層を形成することによって実装することができる。パターニングされた導電性層は、ポリシリコン層及び／又はドープ・シリコン（Ｓｉ）等の半導体層を備えることができる。パターニングされた導電性層は、デバイスの非アクティブ領域内にゲート・パッドを含むこともでき、各ゲート・フィンガーは、直接的に又は１つ又は複数のゲート・バス及び／又は導電性ビヤによってゲート・パッドに接続することができる。
本開示は、層間の導電率及び付着を同時に修正しながら、デバイス層と金属被覆層との間の拡散バリア保護を改善するアプローチを説明する。これは、パワー・トランジスタ（例えば、ＭＯＳＦＥＴ又はＩＧＢＴ）におけるゲート接点領域を改善するのに特に有用とすることができる。
本明細書で説明する実施例は、ゲート・パッド及び／又はゲート電極（典型的には、ドープ済みＳｉ又はシリサイド材料）、ソース接点、及び／又は、パワー・デバイス内で電流又は温度検知デバイス等のさらなる接点を必要とする他の層等の、導電性層の上部に材料層（例えば、ＴｉＮ、他の窒化金属、及び／又は、金属間化合物）を付加することができる。材料層は、材料層の上の接点領域（絶縁性及び／又は導電性層）に対して拡散バリア、強化伝導層、及び／又は付着層の特性を有することができる。
金属層で使用されるような金属は、典型的には、大量の不純物を有し、大量の不純物は、半導体又は金属－絶縁体－半導体界面に有害に影響を及ぼす可能性がある。したがって、改善されたバリア性能は、半導体デバイスのために有用であり得る。
本発明の態様は、ここで、本発明の例の実施例が示される添付の図を参照してより詳細に論じられる。
図１は、本発明の実施例による、複数のパワー・スイッチング・デバイスを含むウェハ１０の概略平面図である。図１を参照すると、ウェハ１０は、絶縁層及び／又は絶縁層上に形成された金属層等の他の材料層を有する半導体層構造を含む薄い平坦構造とすることができる。半導体層構造は、半導体基板及び／又は複数の他の半導体層を含むことができる。複数のパワー・スイッチング・デバイス１００はウェハ１０を使用して形成することができる。スイッチング・デバイス１００は、行及び列で形成することができ、互いから離間することができるため、ウェハ１０は、後に、パッケージング及び試験のために個々のスイッチング・デバイス１００を分離するために、単一化（例えば、ダイシング）することができる。ウェハ１０は、幾つかの実施例において、その上に１つ又は複数の炭化シリコン層が（例えば、エピタキシャル成長によって）形成されている炭化シリコン基板を備えることができる。他の半導体層（例えば、ポリシリコン層）、絶縁層、及び／又は金属層は、炭化シリコン半導体層構造上に形成されて、パワー・スイッチング・デバイス１００を形成することができる。炭化シリコン基板及びその上に形成された炭化シリコン層は、幾つかの実施例において４Ｈ炭化シリコンとすることができる。
図２Ａは、図１の半導体ウェハ１０上に含まれるパワー・スイッチング・デバイス１００のうちの１つの概略平面図である。図２Ｂは、ソース及びゲート金属被覆が除去された状態の、図２Ａのパワー・スイッチング・デバイス１００の概略平面図である。以下の説明において、パワー・スイッチング・デバイス１００がｎ型パワーＭＯＳＦＥＴ１００であると仮定される。
図２Ａに示すように、保護層１１０は、パワーＭＯＳＦＥＴ１００の上部表面のかなりの部分を覆う。保護層１１０は、例えば、ポリアミドで形成することができる。種々のボンド・パッドは、保護層１１０内の開口１１２を通して露出することができる。ボンド・パッドは、ゲート・ボンド・パッド１２０及び１つ又は複数のソース・ボンド・パッド１２２を含むことができる。図２Ａに示すゲート・ボンド・パッド１２０及びソース・ボンド・パッド１２２の構成、形状、及び構造は、単に実例であり、本明細書で説明する実施例はそれに限定されない。２つのソース・ボンド・パッド１２２－１、１２２－２が図２Ａに示される。図２Ａに見る（visible）ことができないが、ドレイン接点及び／又はボンド・パッド１２４はＭＯＳＦＥＴ１００の底部側面上に設けることができる。ボンド・パッド１２０、１２２、１２４は、熱圧縮又ははんだ付け等の従来技法によって、ボンド・ワイヤがそれに容易に取り付けられることができる、アルミニウム等の金属で形成することができる。以下でより詳細に論じるように、ＭＯＳＦＥＴ１００の半導体層構造に接続するソース接点が設けられる。ソース接点は、ＭＯＳＦＥＴ１００の上側表面の大部分（例えば、ゲート・ボンド・パッド１２０が占めるＭＯＳＦＥＴ１００の下側表面の部分を除く全て）にわたって延在するソース金属パターン１２３の下側部分とすることができる。ソース・ボンド・パッド１２２－１、１２２－２は、保護層１１０内の開口１１２によって露出されるソース金属パターン１２３の部分を構成することができる。ゲート・ボンド・パッド１２０及びソース・ボンド・パッド１２２－１、１２２－２を、他の回路要素の端子等の外部電圧源（図示せず）に接続するために使用することができるボンド・ワイヤ２０が図２Ａに示される。
図２Ｂに示すように、ＭＯＳＦＥＴ１００は、アクティブ領域１０２及び非アクティブ領域１０４を含む半導体層構造を含む。アクティブ領域１０２は、動作可能トランジスタ（例えば、本明細書で論じたユニット・セル・トランジスタ）を含むデバイスのエリアであり、一方、非アクティブ領域１０４は、そのような動作可能トランジスタを含まないエリアである。ＭＯＳＦＥＴ１００のユニット・セル・トランジスタ２００は、アクティブ領域１０２内に形成される。１つのユニット・セル２００の場所は、文脈を与えるために図２Ｂ内のボックス２００で示される。
アクティブ領域１０２は、幾つかの実施例において、一般に、ソース金属パターン１２３の下のエリアに対応することができる。非アクティブ領域１０４は、ゲート・パッド部分１０６及び終端部分１０８を含む。非アクティブ領域１０４のゲート・パッド部分１０６は、ゲート・パッド１３２の下にある半導体層構造の部分にほぼ対応することができる。非アクティブ領域１０４の終端部分１０８は、ＭＯＳＦＥＴ１００の周辺部の周りに延在することができ、ガード・リング及び／又は接合終端拡張部等の１つ又は複数の終端構造を含むことができ、１つ又は複数の終端構造は、デバイスの縁部の周りで起こる場合がある電界集中を低減することができる。終端構造（ガード・リング１０９として示す）は、ＭＯＳＦＥＴ１００の周辺部に沿って電界を分散させることができ、電界集中を低減する。縁部終端構造は、「アバランシェ絶縁破壊（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄｏｗｎ）」として知られる現象が起こる逆遮断電圧を増加させるに役立つことができ、その現象において、電界の増加が、半導体デバイス内で電荷キャリアのランナウェイ発生（ｒｕｎａｗａｙ ｇｅｎｅｒａｔｉｏｎ）をもたらし、デバイスを損傷するか又はさらにデバイスを破壊する場合がある電流の急激な増加をもたらす。
図２Ｂにさらに示すように、ゲート電極パターン１３０が設けられることができ、ゲート電極パターン１３０は、ゲート・パッド１３２、複数のゲート・フィンガー１３４、及び、ゲート・フィンガー１３４をゲート・パッド１３２に電気的に接続する１つ又は複数のゲート・バス１３６を含む。ゲート電極パターン１３０のゲート・パッド１３２は、非アクティブ領域１０４のゲート・パッド部分１０６内のゲート・ボンド・パッド１２０の下にあることができ、ゲート・フィンガー１３４は、アクティブ領域１０２にわたって（例えば、水平に）延在することができる。絶縁層（図示せず）は、ゲート・フィンガー１３４及びゲート・バス（複数可）１３６を覆うことができる。ソース金属パターン１２３は、ゲート・フィンガー１３４及び絶縁層を覆って設けることができ、ソース金属層のソース接点は、ゲート・フィンガー１３４の間の開口内の半導体層構造内の対応するソース領域に接触する。
図３Ａは、従来デバイスの、アクティブ領域内のユニット・セル構造及び非アクティブ領域内のゲート・パッドを示す、図２ＢのラインＡ－Ａ’に沿って切り取った概略断面図である。図３Ｂは、図３Ａの部分Ａの概略断面図である。図３Ｃは、図３Ａの部分Ｂの概略断面図である。
図３Ａを参照すると、ＭＯＳＦＥＴデバイス１００は、ＭＯＳＦＥＴ１００のアクティブ領域１０２の一部であるユニット・セル２００を含むことができる。ユニット・セル２００は、並列に電気的に配設される複数のユニット・セル２００のうちの１つのユニット・セルとすることができる。
パワーＭＯＳＦＥＴ１００、したがって、ユニット・セル２００は、ｎ型ワイド・バンドギャップ半導体基板２１０を含むことができる。基板２１０は、例えば、単結晶４Ｈ炭化シリコン半導体基板を備えることができる。基板２１０は、ｎ型不純物を高濃度にドープされているとすることができる（すなわち、ｎ＋炭化シリコン基板）。不純物は、例えば、窒素又はリンを含むことができる。基板２１０のドーピング濃度は、例えば、１×１０１８原子／ｃｍ３と１×１０２１原子／ｃｍ３との間とすることができるが、他のドーピング濃度が使用されることができる。基板２１０は、任意の適切な厚さ（例えば、１００ミクロン厚と５００ミクロン厚との間）とすることができる。
低濃度にドープされた（ｎ－）ｎ型炭化シリコン・ドリフト領域２２０は基板２１０上に設けることができる。ｎ型炭化シリコン・ドリフト領域２２０は、例えば、炭化シリコン基板２１０上でのエピタキシャル成長によって形成することができる。ｎ型炭化シリコン・ドリフト領域２２０は、例えば、１×１０１６～５×１０１７ドーパント／ｃｍ３のドーピング濃度を有することができる。ｎ型炭化シリコン・ドリフト領域２２０は、肉厚領域とすることができ、例えば、３～１００ミクロンの基板２１０の上の垂直高さを有する。ｎ型炭化シリコン・ドリフト領域２２０の上側部分は、幾つかの実施例において、ｎ型炭化シリコン・ドリフト領域２２０の下側部分より高濃度にドープされているｎ型炭化シリコン電流分散層を備えることができる。
ｎ型炭化シリコン・ドリフト領域２２０の上側部分は、ｐウェル２４０を形成するためにイオン注入によるドープｐ型とすることができる。ｐウェル２４０は、例えば、５×１０１６／ｃｍ３と５×１０１９／ｃｍ３との間のドーピング濃度を有することができる。各ｐウェル２４０の上側部分２４２は、ｐ型ドーパントをより高濃度にドープすることができる。各ｐウェル２４０の上側部分２４２は、例えば、２×１０１８／ｃｍ３と１×１０２０／ｃｍ３との間のドーピング濃度を有することができる。ｐウェル２４０（それのより高濃度にドープした上側部分２４２を含む）はイオン注入によって形成することができる。当業者に知られているように、ｎ型又はｐ型ドーパント等のイオンは、イオン注入ターゲット・チャンバ内で、所望のイオン種をイオン化し、半導体層の表面に向かうイオン・ビームとして所定の運動エネルギーでイオンを加速することによって、半導体層又は領域内に注入することができる。所定の運動エネルギーに基づいて、所望のイオン種は、特定の深さまで半導体層に貫入することができる。
アクティブ領域１０２において、高濃度にドープされた（ｎ＋）ｎ型炭化シリコン・ソース領域２５０は、ｐウェル２４０のより高濃度にドープされた部分２４２に直接隣接し且つそれに接触するｐウェル２４０の上側部分内に形成することができる。ｎ型ソース領域２５０は、イオン注入によって形成することもできる。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン領域２５０は、ユニット・セル・トランジスタ２００用のソース領域として働く。ドリフト領域２２０及び基板２１０は共に、ユニット・セル・トランジスタ２００用の共通ドレイン領域として働く。
ｎ型炭化シリコン基板２１０、ｎ型炭化シリコン・ドリフト領域２２０、ｐウェル２４０、２４２、及びｐウェル内に形成されたｎ型ソース領域２５０は共に、ＭＯＳＦＥＴデバイス１００の半導体層構造を構成することができる。
ゲート絶縁パターン２６０は、半導体層構造の上側表面上で、ｐウェル２４０及びｎ型ソース領域２５０の間のドリフト領域２２０の露出部分を覆って、且つ、ｐウェル２４０の縁部及びｎ型ソース領域２５０の縁部上に延在して形成することができる。ゲート絶縁パターン２６０は、例えば、酸化シリコン層を備えることができるが、他の絶縁材料が使用されることができる。ゲート・フィンガー１３４は、ゲート絶縁パターン２６０上に形成される。ゲート・フィンガー１３４が、ゲート・パッド１３２、複数のゲート・フィンガー１３４、及び１つ又は複数のゲート・バス１３６を含む連続ゲート電極パターン１３０（図２Ｂ参照）の一部とすることができることが認識されるであろう。幾つかの実施例において、このゲート電極パターン１３０は、例えば、半導体パターン（例えば、ポリシリコン）及び／又は金属ゲート・パターンを備えることができる。
ソース接点２８０は、ｐウェルのｎ型ソース領域２５０及びより高濃度にドープされた部分２４２上に形成することができる。図２Ａ～図２Ｂを参照して上記で説明したように、ソース接点２８０は、炭化シリコン半導体層構造の上側表面にわたって延在する連続ソース金属パターン１２３の一部とすることができる。ソース金属パターン１２３（並びに、ゲート・フィンガー２７０をソース金属パターン１２３から電気的に分離する絶縁層）の残りの部分は、図面を簡略化するために図３Ａに示されない。ソース接点２８０は、例えば、ニッケル、チタン、タングステン、又はアルミニウム、或いは、これらの又は同様の材料の合金又は薄層積層体等の金属を含むことができる。上記で説明したように、ドレイン接点１２４は、基板２１０の下側表面上に形成することができる。ドレイン接点１２４は、炭化シリコン基板に対する抵抗接点を形成するため、例えば、ソース接点２８０と同様の材料を含むことができる。電圧がゲート・フィンガー１３４に印加されると、電流は、ｎ型ソース領域２５０から、ゲート・フィンガー１３４の下にあるドリフト領域２２０を通って流れることができる。
ＭＯＳＦＥＴ１００が、ｎ型デバイスであって、ソース接点２８０がその上側表面上にあり、ドレイン接点１２４がその下側表面上にある、ｎ型デバイスとして示されるが、ｐ型デバイスにおいて、これらの場所が反転することが認識されるであろう。したがって、以下の説明（特許請求の範囲を含む）の所定の部分において、ソース接点及びドレイン接点は、一般的にソース接点又はドレイン接点を指すことができる。
図３Ａに示すように、非アクティブ領域のゲート・パッド部分１０６において、ｐウェル２４４は、非アクティブ領域のゲート・パッド部分１０６のほとんど又は全ての下に延在する。ｐウェル２４４は、ゲート・パッド部分１０６の下で各水平方向にかなりの距離、例えば、各方向に１００～３００ミクロンの距離だけ延在することができる。電界絶縁層２６４は、非アクティブ領域１０４のゲート・パッド部分１０６内でｐウェル２４４上に形成される。幾つかの実施例において、電界絶縁層２６４は、例えば、垂直方向に（すなわち、基板２１０の主表面に垂直な方向に）６００～８００ナノメートルの厚さを有することができる。ゲート・パッド１３２は、電界絶縁層２６４上に形成される。図２Ｂを参照して上記で論じたように、ゲート・パッド１３２及びゲート・フィンガー１３４は、連続ゲート電極パターン１３０の一部とすることができる。
幾つかの実施例において、さらなるソース接点２８４は、電界絶縁層２６４に貫入して、ｐウェル２４４に接触する。さらなるソース接点２８４は、その全体の内容が参照により本明細書に組み込まれる、２０１７年９月８日に出願された、「Ｐｏｗｅｒ Ｓｗｉｔｃｈｉｎｇ Ｄｅｖｉｃｅｓ ｗｉｔｈ ＤＶ／ＤＴ Ｃａｐａｂｉｌｉｔｙ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｍａｋｉｎｇ ｓｕｃｈ Ｄｅｖｉｃｅｓ」という名称の、Ｚｈａｎｇ等の米国特許出願第１５／６９９，１４９号において論じられるように、ＭＯＳＦＥＴデバイス１００の変位電流を管理するのを支援することができる。幾つかの実施例において、さらなるソース接点２８４は省略されることができる。
分離層２３０は、ゲート・フィンガー１３４及び／又はゲート・パッド１３２上に形成することができる。分離層２３０は、ゲート電極パターン１３０（ゲート・フィンガー１３４及びゲート・パッド１３２を含む）をソース金属パターン１２３（ソース接点２８０及びさらなるソース接点２８４を含む）から分離するのに役立つことができる。
ゲート・バリア層３１０は、ゲート・ボンド・パッド１２０とゲート・パッド１３２との間に配設することができる。ゲート・バリア層３１０は、金属被覆バリア層及び／又は付着層として役立つことができる。同様に、ソース・バリア層３２０は、ソース接点２８０とソース／ドレイン領域２５０との間及び／又はさらなるソース接点２８４とｐウェル２４４との間に配設することができる。ゲート・バリア層３１０及び／又はソース・バリア層３２０は、それぞれの接点から、バリア層がそれを覆って配置される下にある材料内への拡散を低減及び／又は防止することができる。例えば、ゲート・バリア層３１０は、ゲート・ボンド・パッド１２０の金属からゲート・パッド１３２のポリシリコンへの金属材料の拡散を低減することができる。ポリシリコン内に拡散する元素は、ゲート酸化物及び／又はアクティブ領域内にさらに拡散することができ、ＭＯＳＦＥＴデバイス１００の性能を損なう。
図３Ｂ及び３Ｃを参照すると、従来のデバイスにおいて、ゲート接点及び／又はソース接点は、接触穴３７５を形成するためにデバイス（例えば、分離層２３０）の一部分をエッチングすることによって形成される。バリア層（例えば、ゲート・バリア層３１０及び／又はソース・バリア層３２０）は、接触穴３７５内に形成することができる。接点用の金属は、その後、バリア層上に形成することができる。しかしながら、バリア層の形成に関連する段差被覆のために、接触穴３７５の角は不十分な被覆を有する場合がある。例えば、図３Ｂを参照すると、ゲート・バリア層３１０の領域３８５は、接触穴３７５の角においてゲート・ボンド・パッド１２０とゲート・パッド１３２との間で薄いとすることができる。同様に、図３Ｃを参照すると、ソース・バリア層３２０の領域３８６は、接触穴３７５の角領域においてソース接点２８０とソース領域２５０との間で薄いとすることができる。ソース及びゲート接触穴３７５の角領域３８５、３８６の厚さのせいで、従来のデバイスは、ゲート・ボンド・パッド１２０及び／又はソース接点２８０の金属層からの拡散を受け易いとすることができる。
図４Ａは、本明細書で説明する幾つかの実施例による半導体デバイス４００を示す。図４Ｂは、図４Ａの部分Ａの概略断面図である。図４Ｃは、本明細書で説明する幾つかの実施例によるさらなる半導体デバイス４００’を示す。図３Ａ～図３Ｃの要素と同じか又は同様である図４Ａ～図４Ｃの要素の説明は、簡潔のために省略される。したがって、図４Ａ～図４Ｃの説明は、上記で説明したデバイスに関する差に焦点を当てる。
図４Ａ及び４Ｂを参照すると、本明細書で説明する幾つかの実施例によるＭＯＳＦＥＴデバイス４００は、従来のデバイスと比較してさらなるバリア層を含むことができる。例えば、ＭＯＳＦＥＴデバイス４００は、補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０を含むことができる。
補助ゲート・パッド・バリア層４１０は、ゲート・パッド１３２上に形成することができ、ゲート・パッド１３２の上側表面１３２ａ上とすることができ、幾つかの実施例においては、上側表面１３２ａを覆うことができる。図４Ｂにおいて、補助ゲート・パッド・バリア層４１０は、ゲート・バリア層３１０に対して補助ゲート・パッド・バリア層４１０を識別するのを支援するために別個のシェーディングで示されるが、この別個のシェーディングは、補助ゲート・パッド・バリア層４１０又はゲート・バリア層３１０の構成を制限することを意図されない。補助ゲート・パッド・バリア層４１０は、ゲート・バリア層３１０に加えて設けることができる。結果として、バリア層は、デバイスをゲート・ボンド・パッド１２０から分離する分離層２３０の上に（例えば、ゲート・バリア層３１０の形態で）及びその下に（例えば、補助ゲート・パッド・バリア層４１０の形態で）存在することになる。幾つかの実施例において、ゲート・バリア層３１０は、（例えば、垂直方向に）ゲート・ボンド・パッド１２０とゲート・パッド１３２との間にあるＭＯＳＦＥＴデバイス４００の部分内で補助ゲート・パッド・バリア層４１０上にある及び／又はそれに接触することができる。幾つかの実施例において、分離層２３０は、補助ゲート・パッド・バリア層４１０とゲート・バリア層３１０及び／又はゲート・ボンド・パッド１２０との間にあるとすることができる。幾つかの実施例において、分離層２３０は、補助ゲート・パッド・バリア層４１０の一部分の上部表面上にあり且つゲート・バリア層３１０の側壁上とすることができる。
補助ゲート・パッド・バリア層４１０の存在は、ゲート・ボンド・パッド１２０とゲート・パッド１３２との間の低部角領域３８５におけるバリア層被覆を改善することができる。例えば、補助ゲート・パッド・バリア層４１０は、補助ゲート・パッド・バリア層４１０とゲート・ボンド・パッド１２０の底部部分との間にあるゲート・バリア層３１０の部分（例えば、ゲート・ボンド・パッド１２０をゲート・パッド１３２に接続する接触穴の側壁間に延在するゲート・バリア層３１０の部分）の幅を超える、基板２１０の上部表面に（例えば、水平方向に）平行な方向における幅を有することができる。そのため、底部角領域３８５におけるゲート・バリア層３１０の堆積が理想的でない場合でも、下の層（ここでは、ゲート・パッド１３２）は、接点金属内の任意の元素から保護することができる。
補助ゲート電極バリア層４２０は、ＭＯＳＦＥＴデバイス４００のアクティブ領域１０２内のゲート・フィンガー１３４上に設けることもできる。補助ゲート・パッド・バリア層４１０の場合と同様に、補助ゲート電極バリア層４２０は、ゲート電極界面であって、その上部に材料を有する、ゲート電極界面において拡散することができる元素に対する拡散バリアの目的をはたすことができる、層導電率を改善することができる、及び／又は、ゲート・フィンガー１３４のゲート・フィンガー１３４の上部の誘電体層に対する付着を強化することができる。
補助ゲート電極バリア層４２０が存在すると、バリア層は、ゲート・フィンガー１３４をソース金属パターン１２３から分離する分離層２３０の下に（例えば、補助ゲート電極バリア層４２０の形態で）及びその上に（例えば、ソース・バリア層３２０の形態で）存在することになる。幾つかの実施例において、補助ゲート電極バリア層４２０は、ゲート・フィンガー１３４の上側表面１３４ａと分離層２３０との間にあるとすることができる。
補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０は、０．５ｎｍ厚～５００ｎｍ厚の連続又は近接層を生成するために種々の方法で塗布することができる。幾つかの実施例において、補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０の厚さは、実質的に均一とすることができる。補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、並びに、他の窒化金属及び／又は例えば、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及び同様なものを含む金属間化合物を含むことができる。補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０は、単一層（ＴｉＮ、ＴａＮ、又は、良好な熱力学安定性を有し、電気伝導性である同様の材料）、又は、種々の積層シーケンスでの、種々の元素又は化合物材料の多層積層体とすることができる。したがって、図４Ａ～図４Ｂは、補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０について単一層を示すが、示す構造は、複数の層を備える構造を示すことも意図される。幾つかの実施例において、導電性酸化物が、誘電体層に対する付着が重要であるところで使用されることができる。当業者によって理解されるように、使用される材料は、処理及びアプリケーションに依存することになる。補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０の使用は、拡散バリア、導電率、及び／又は付着の特性を改善するために必要に応じて適用することができる。
幾つかの実施例において、補助ゲート・パッド・バリア層４１０のために使用される材料及び／又は構成は、補助ゲート電極バリア層４２０のために使用される材料及び／又は構成と異なるとすることができる。幾つかの実施例において、補助ゲート・パッド・バリア層４１０のために使用される材料及び／又は構成は、ゲート・バリア層３１０のために使用される材料及び／又は構成と異なるとすることができる。幾つかの実施例において、補助ゲート電極バリア層４２０のために使用される材料及び／又は構成は、ゲート・バリア層３１０のために使用される材料及び／又は構成と異なるとすることができる。
幾つかの実施例において、補助ゲート・パッド・バリア層４１０は存在することができ、補助ゲート電極バリア層４２０は省略することができる。例えば、図４Ｃは、補助ゲート電極バリア層４２０が存在しないＭＯＳＦＥＴデバイス４００’を示す。
図５Ａ及び５Ｂは、本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す。上記で説明した図の要素と同じか又は同様である図５Ａ及び５Ｂの要素の説明は、簡潔のために省略されることになる。したがって、図５Ａ及び５Ｂの説明は、上記で説明したこれらのデバイスに関する差に焦点を当てることになる。
図５Ａを参照すると、幾つかの実施例によるＭＯＳＦＥＴデバイス５００において、補助ゲート・パッド・バリア層４１０’は、ゲート・パッド１３２の上部表面１３２ａ上に延在し、且つ１つ又は複数の側面１３２ｂ上に延在することができる。そのため、補助ゲート・パッド・バリア層４１０’は、ゲート・パッド１３２の上部及び側部表面上に途切れなく延在することができる。
同様に、補助ゲート電極バリア層４２０’は、ゲート・フィンガー１３４の１つ又は複数の側壁１３４ｂ上に延在することができる。そのため、補助ゲート電極バリア層４２０’は、ゲート・フィンガー１３４の上部及び側部表面上に途切れなく延在することができる。
補助ゲート・パッド・バリア層４１０’及び／又は補助ゲート電極バリア層４２０’の使用は、ゲート・パッド１３２及びゲート・フィンガー１３４の拡散バリアを増加させることができる。さらに、補助ゲート・パッド・バリア層４１０’及び／又は補助ゲート電極バリア層４２０’は、それぞれのゲート・パッド１３２及び／又はゲート・フィンガー１３４との付着を改善することができる。
上記で説明したように、幾つかの実施例において、補助ゲート・パッド・バリア層４１０’は存在することができ、補助ゲート電極バリア層４２０’は省略することができる。例えば、図５Ｂは、補助ゲート電極バリア層４２０’が存在しないＭＯＳＦＥＴデバイス５００’を示す。
図６Ａは、本明細書で説明する幾つかの実施例によるさらなる半導体デバイス６００を示す。図６Ｂは、図６Ａの部分Ｂの概略断面図である。図６Ｃ～図６Ｅは、本明細書で説明する幾つかの実施例によるさらなる半導体デバイスを示す。上記で説明した図の要素と同じか又は同様である図６Ａ～図６Ｅのこれらの要素の説明は、簡潔のために省略されることになる。したがって、図６Ａ～図６Ｅの説明は、上記で説明したこれらのデバイスに関する差に焦点を当てることになる。
図６Ａ及び６Ｂを参照すると、ＭＯＳＦＥＴデバイス６００は、補助ソース・バリア層６２０を含むことができる。補助ソース・バリア層６２０は、半導体構造上に形成することができ、ｐウェルのｎ型ソース領域２５０及び／又はより高濃度にドープされた部分２４２上に形成することができる。補助ソース・バリア層６２０は、ソース・バリア層３２０に加えて設けることができる。図６Ｂにおいて、補助ソース・バリア層６２０は、ソース・バリア層３２０に対して補助ソース・バリア層６２０を識別するのを支援するために別個のシェーディングで示されるが、この別個のシェーディングは、補助ソース・バリア層６２０又はソース・バリア層３２０の構成を制限することを意図されない。幾つかの実施例において、ソース・バリア層３２０は、ソース接点２８０と、ｐウェルの高濃度にドープされたｎ型ソース領域２５０及びより高濃度にドープされた部分２４２を含む半導体構造との間にあるＭＯＳＦＥＴデバイス６００の部分内で補助ソース・バリア層６２０上にある及び／又はそれに接触することができる。
図６Ｂに示すように、幾つかの実施例において、補助ソース・バリア層６２０は、ソース接点２８０の側壁上にあるソース・バリア層３２０を超えて延在することができる。幾つかの実施例において、分離層２３０の一部分は、補助ソース・バリア層６２０の一部分とソース・バリア層３２０との間にあるとすることができる。補助ソース・バリア層６２０の使用は、ソース接点２８０と、ｐウェルのｎ型ソース領域２５０及び／又はより高濃度にドープされた部分２４２を含む半導体構造との間にさらなる拡散保護を提供することができる。例えば、ソース接点２８０の角の領域６８６は、補助ソース・バリア層６２０の使用を通して強化することができる。
図６Ａを参照すると、ＭＯＳＦＥＴデバイス６００は、図４Ａ～図４Ｃに示す補助ゲート・パッド・バリア層４１０及び／又は補助ゲート電極バリア層４２０と共に補助ソース・バリア層６２０の使用を含むことができるが、本発明はそれに限定されない。幾つかの実施例において、補助ソース・バリア層６２０は、補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０の一方又は両方と独立に使用することができる。
図６Ｃは、補助ソース・バリア層６２０が、図５Ａ及び図５Ｂに関して本明細書で論じた補助ゲート・パッド・バリア層４１０’及び補助ゲート電極バリア層４２０’と共に使用される実施例を示す。図６Ａ～図６Ｃは、補助ゲート電極バリア層４２０と共に使用される補助ソース・バリア層６２０を示す、しかしながら、本明細書で説明する実施例はそれに限定されない。図６Ｄ～図６Ｅは、補助ゲート電極バリア層４２０、４２０’が存在しない状態での、補助ゲート・パッド・バリア層４１０、４１０’を伴う補助ソース・バリア層６２０の使用を示す。
したがって、補助ゲート・パッド・バリア層４１０’、補助ゲート・パッド・バリア層４１０、補助ゲート電極バリア層４２０’、補助ゲート電極バリア層４２０、及び補助ソース・バリア層６２０が、本明細書で説明する実施例の範囲から逸脱することなく、互いに独立に及び種々の組み合わせで使用されることができることが理解されるであろう。
図７～図１２は、本明細書で説明する幾つかの実施例による半導体デバイスを製造する方法を示す。
図７を参照すると、基板２１０が設けられ、ドリフト領域２２０が、エピタキシャル成長によって基板２１０上に形成される。幾つかの実施例において、基板２１０は高濃度にドープされた（ｎ＋）ｎ型炭化シリコンであり、ドリフト領域２２０は低濃度にドープされた（ｎ－）炭化シリコン・ドリフト領域２２０である。幾つかの実施例において、ドリフト層２２０の上側部分を構成するｎ型炭化シリコン電流分散層が形成されることができる。
ｐウェル２４０は、最終デバイスのアクティブ領域１０２であることになるものの中に形成することができ、ｐウェル２４４は、最終デバイスの非アクティブ領域１０６であることになるものの中に形成することができる。アクティブ領域１０２において、各ｐウェル２４０の上側部分２４２は、ｐ型ドーパントでより高濃度にドープすることができ、高濃度にドープされた（ｎ＋）ｎ型炭化シリコン・ソース領域２５０は、ｐウェル２４０のより高濃度にドープされた部分２４２に直接隣接し且つそれに接触するｐウェル２４０の上側部分内に形成することができる。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン領域２５０は、ユニット・セル・トランジスタ２００用のソース領域として働く。幾つかの実施例において、イオン注入は、ｐウェル２４０、２４４及びｎ型ソース領域２５０を形成するために使用することができる。
アクティブ領域１０２において、ゲート絶縁層は、半導体層構造の上側表面上に形成することができる。ゲート絶縁層は、パターニングされ、エッチングされて、ゲート絶縁パターン２６０を、ドリフト領域２２０の露出部分を覆って、且つ、ｐウェル２４０の縁部及びｎ型ソース領域２５０の縁部上に延在して形成することができる。非アクティブ領域１０６において、電界絶縁層２６４はｐウェル２４４上に形成することができる。
ポリシリコン等の導電性材料は、電界絶縁層２６４及びゲート絶縁パターン２６０上に形成することができる。導電性材料は、パターニングされ、エッチングされて、ゲート・パッド１３２及びゲート・フィンガー１３４を形成することができる。ゲート・パッド１３２及びゲート・フィンガー１３４は、互いに電気的に結合することができる。
図８を参照すると、補助バリア層８１０は、ゲート・フィンガー１３４及びゲート・パッド１３２上に形成することができる。幾つかの実施例において、補助バリア層８１０は、ゲート・フィンガー１３４及びゲート・パッド１３２のそれぞれの側壁上で延在することができる。幾つかの実施例において、補助バリア層８１０は、ｐウェルのｎ型ソース領域２５０及びより高濃度にドープされた部分２４２上に形成することができる。
補助バリア層８１０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、並びに、他の窒化金属及び／又は例えば、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及び同様なものを含む金属間化合物を含むことができる。補助バリア層８１０は、単一層（ＴｉＮ、ＴａＮ、又は、良好な熱力学安定性を有し、電気伝導性である同様の材料）、又は、種々の積層シーケンスでの、種々の元素又は化合物材料の多層積層体とすることができる。したがって、図８は、補助バリア層８１０用の単一層を示すが、示す構造は、複数の層を備える構造を示すことも意図される。
アクティブ・エリア１０２及び非アクティブ・エリア１０６を共に覆う（cover）ものとして示されるが、本開示の実施例がこの構成に限定されないことが理解されるであろう。幾つかの実施例において、補助バリア層８１０は、非アクティブ・エリア１０６内に形成することができるだけである。換言すれば、幾つかの実施例において、補助バリア層８１０は、ゲート・パッド１３２上に形成することができるだけである。
補助バリア層８１０は、その後、標準的な技法を使用してパターニングされ、エッチングされて、本明細書で説明する種々の実施例による補助バリア層を形成することができる。例えば、図９Ａを参照すると、補助バリア層８１０は、パターニングされ、エッチングされて、ゲート・パッド１３２及びゲート・フィンガー１３４の上を除いて、補助バリア層８１０の全ての部分を除去することができる。こうして、図４Ａに示すような補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０が形成されることができる。幾つかの実施例において、電界絶縁層２６４の所定の部分は、補助ゲート・パッド・バリア層４１０を形成する部分（part）として除去することもできるが、本明細書で説明する実施例はそれに限定されない。
図９Ｂを参照すると、補助バリア層８１０は、代替的に、パターニングされ、エッチングされて、ゲート・パッド１３２及びゲート・フィンガー１３４の上を除いて、補助バリア層８１０の全ての部分を除去することができる。図９Ｂに示すように、エッチングは、ゲート・パッド１３２及びゲート・フィンガー１３４の側壁上の補助バリア層８１０の部分を残すために実施することができる。こうして、図５Ａに示すような補助ゲート・パッド・バリア層４１０’及び補助ゲート電極バリア層４２０’が形成されることができる。
幾つかの実施例において、補助バリア層８１０又は別の層は、パターニングされ、エッチングされて、ｎ型ソース領域２５０、ｐウェルのより高濃度にドープされた部分２４２、及び／又はｐウェル２４４上に補助バリア層８１０の所定の部分を残すことができる。こうして、図６Ａに示すような補助ソース・バリア層６２０が形成されることができる。図９Ｃは、補助バリア層８１０が、パターニングされ、エッチングされて、補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０と共に補助ソース・バリア層６２０を形成する実施例を示す。図９Ｄは、補助バリア層８１０が、パターニングされ、エッチングされて、補助ゲート・パッド・バリア層４１０’及び補助ゲート電極バリア層４２０’と共に補助ソース・バリア層６２０を形成する実施例を示す。
幾つかの実施例において、さらなるパターニング・ステップは、補助ソース・バリア層６２０を形成するために電界絶縁層２６４に対して実施することができる。例えば、再び図８を参照すると、幾つかの実施例において、電界絶縁層２６４及び補助バリア層８１０の所定の部分は、パターニングされ、エッチングされて、ｎ型ソース領域２５０、ｐウェルのより高濃度にドープされた部分２４２、及び／又はｐウェル２４４の上側表面を露出させることができる。その後、さらなるバリア層材料は、露出エリアに堆積されて、補助ソース・バリア層６２０を形成することができる。幾つかの実施例において、補助ソース・バリア層６２０を形成するために使用されるバリア層材料は、補助ゲート・パッド・バリア層４１０及び補助ゲート電極バリア層４２０を形成するために使用される材料と同じとすることができるが、本明細書で説明する実施例はそれに限定されない。補助ゲート・パッド・バリア層４１０、補助ゲート電極バリア層４２０、及び補助ソース・バリア層６２０を形成するためのさらなるメカニズムは、当業者によって認識されることになり、本明細書で説明する実施例は、図に示す実施例に限定されない。
補助バリア層の形成に続いて、さらなる処理は、本明細書で説明するＭＯＳＦＥＴデバイスの１つ又は複数を作成するために実行することができる。図１０～図１２は、図４Ａに関して示したＭＯＳＦＥＴデバイス４００を形成するプロセスに主に焦点を当てる。しかしながら、本明細書で説明する処理が、本明細書で説明するデバイスのさらなる実施例を制限することなく達成するために、必要な変更を加えることができることが理解されるであろう。
図１０を参照すると、分離層２３０は、ゲート・フィンガー１３４、ゲート・パッド１３２、電界絶縁層２６４、補助ゲート・パッド・バリア層４１０、及び補助ゲート電極バリア層４２０上に形成することができる。分離層２３０は、ＩＭＤ（：ｉｎｔｅｒ－ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ、金属間誘電体）層又はＩＬＤ（：ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ、層間誘電体）層とすることができる。幾つかの実施例において、分離層２３０は、電界絶縁層２６４と同じ又は同様の材料を含むことができるが、本明細書で説明する実施例は、それに限定されない。
図１１を参照すると、分離層２３０は、パターニングされ、エッチングされて、ソース接点用の接触穴１０１０及びゲート・ボンド・パッド用の接触穴１０２０を形成する。接触穴１０２０は、補助ゲート・パッド・バリア層４１０の所定の部分を露出させることができる。幾つかの実施例において、補助ゲート・パッド・バリア層４１０は、接触穴１０２０の側壁を超えて延在することができる。接触穴１０１０は、ｐウェル２４０のｎ型ソース領域２５０及び／又はより高濃度にドープされた部分２４２等の半導体構造の所定の部分を露出させることができる。補助ソース・バリア層６２０が存在する実施例（例えば、図９Ｃ及び９Ｄ参照）において、接触穴１０１０は、補助ソース・バリア層６２０を露出させることができる。
図１２を参照すると、バリア層１２１０は、分離層２３０上に及び接触穴１０１０及び１０２０内に形成することができる。バリア層１２１０は、接触穴１０１０及び１０２０の側壁及び底部上にあるとすることができる。バリア層１２１０は、接触穴１０２０によって露出される補助ゲート・パッド・バリア層４１０の所定の部分上に形成することもできる。補助ソース・バリア層６２０が存在する実施例（例えば、図９Ｃ及び９Ｄ参照）において、バリア層１２１０は、接触穴１０１０によって露出される補助ソース・バリア層６２０上に形成することができる。
図４Ａを再び参照すると、金属接点層は、アクティブ・エリア１０２及び非アクティブ・エリア１０４上に形成することができる。金属接点層は、パターニングされ、エッチングされて、ゲート・ボンド・パッド１２０及びソース金属パターン１２３を形成することができる。金属接点層のエッチングは、バリア層１２１０をゲート・バリア層３１０及びソース・バリア層３２０に分離することもできる。
本明細書で開示する実施例によるパワー・スイッチング・デバイスは、著しく改善された性能を提供することができる。デバイスのアクティブ領域内への材料の拡散を低減すること、及び／又は、デバイスの金属層と他の導電性部分との間の付着性を増加させることによって、デバイスの全体構造は、改善することができ、欠陥は、低減及び／又は排除することができる。
図に示される及び／又は本明細書で説明される、特定の層構造、ドーピング濃度、材料、導電型、及び同様なものが、特定の例の実施例の構造を詳細に示すために実例として提供されるだけであることが認識されるであろう。そのため、以下で論じる特定の詳細は本発明に対して制限的でない。
本明細書で、本発明の実施例は、パワー・スイッチング・デバイスの１つ又は２つのユニット・セルを示す断面図に関して説明される。実際の実装態様が、典型的には、非常に多数のユニット・セルを含むことになることが認識されるであろう。しかしながら、本発明がそのようなデバイスに限定されないこと、及び、添付の特許請求の範囲が、例えば単一ユニット・セルを備えるＭＯＳＦＥＴ及び他のパワー・スイッチング・デバイスもカバーすることも認識されるであろう。さらに、本開示は炭化シリコン・デバイスに焦点を当てるが、本発明の実施例が、例えば、窒化ガリウム、セレン化亜鉛等の他のワイド・バンドギャップ半導体、或いは、任意の他のＩＩ～ＶＩ族又はＩＩＩ～Ｖ族ワイド・バンドギャップ化合物半導体を使用して形成されたデバイスに対して適用性を有することもできることが認識されるであろう。
上記図の一部はｎチャネルＭＯＳＦＥＴのユニット・セルの構造を示すが、本発明のさらなる実施例によれば、各デバイス内の半導体層のそれぞれの半導体層の極性が、対応するｐチャネルＭＯＳＦＥＴを提供するために反転されることができることが認識されるであろう。
本発明は、本発明の実施例がそこに示される添付の図面を参照して上記で説明された。しかしながら、本発明は、多くの異なる形態で具現化することができ、本明細書で述べる実施例に限定されるものと解釈されるべきでない。むしろ、これらの実施例は、本開示が、徹底的且つ完全であるように、且つ、当業者に本発明の範囲を完全に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張することができる。要素又は層が、別の要素又は層「の上に（ｏｎ）」存在する、それ「に接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、その要素又は層は、他の要素又は層に直接接続又は結合されることができる、或いは、介在する要素又は層が存在することができることが理解されるであろう。対照的に、要素が、別の要素又は層「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、それ「に直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、介在する要素又は層は存在しない。本明細書で使用されるように、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する列挙項目の１つ又は複数の任意の及び全ての組み合わせを含む。同様の数字は、全体を通して同様の要素を指す。
種々の領域、層、及び／又は要素を説明するために、用語、第１及び第２が本明細書で使用されるが、これらの領域、層、及び／又は要素がこれらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素から区別するために使用されるだけである。そのため、以下で論じる第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ぶことができ、同様に、本発明の範囲から逸脱することなく、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ぶことができる。
「下側（ｌｏｗｅｒ）」又は「底部（ｂｏｔｔｏｍ）」及び「上側（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」等の相対的な用語は、図面に示すように、１つの要素の別の要素に対する関係を説明するために本明細書で使用することができる。相対的な用語が、図面に描かれる配向に加えて、デバイスの異なる配向を包含することを意図されることが理解されるであろう。例えば、図面内のデバイスがひっくり返っている場合、他の要素の「下側」側面の上に存在するものとして説明される要素は、他の要素の「上側」側面の上に配向することになる。したがって、例示的な用語「下側」は、図の特定の配向に応じて、「下側」及び「上側」の配向を共に包含することができる。同様に、図のうちの１つの図内のデバイスがひっくり返っている場合、他の要素「の下に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」あるとして説明される要素は、他の要素「の上で（ａｂｏｖｅ）」配向することになる。したがって、例示的な用語「の下に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」は、上に、及び、下に、の両方の配向を包含することができる。
本明細書で使用する用語は、特定の実施例のみを説明するためのものであり、本発明を制限するためのものであることを意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別段に明確に指示しない限り、複数形も含むことを意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、述べた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、及び／又はこれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
本発明の実施例は、概略図である断面図を参照して本明細書で説明される。したがって、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予測される。そのため、本発明の実施例は、本明細書で示される領域の特定の形状に限定されるものとして解釈されるべきでなく、例えば製造に起因する形状の逸脱を含む。例えば、長方形として示す被注入領域は、典型的には、被注入領域から未注入領域への２値変化ではなく、その縁部において、丸い又は湾曲した特徴部及び／又はイオン注入濃度の勾配を有することになる。そのため、図に示す領域は、本来概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図されず、本発明の範囲を制限することを意図されない。
本明細書で開示される実施例が組み合わされることができることが理解されるであろう。そのため、第１の実施例に関して描かれる及び／又は説明される特徴は、第２の実施例にも含まれることができ、またその逆も同様である。
上記実施例は特定の図を参照して説明されるが、本発明の幾つかの実施例が、さらなる及び／又は介在する層、構造、又は要素を含むことができる、及び／又は、特定の層、構造、又は要素が削除されることができることが理解される。本発明の少数の例示的な実施例が説明されたが、多くの修正が、本発明の新奇な教示及び利点から実質上逸脱することなく例示的実施例において可能であることを当業者は容易に認識するであろう。したがって、全てのそのような修正は、特許請求項に規定される本発明の範囲内に含まれることを意図される。したがって、上記が、本発明の例証であり、開示される特定の実施例に限定されるものとして解釈されないこと、及び、開示される実施例並びに他の実施例に対する修正が、添付の特許請求項の範囲内に含まれることを意図されることが理解される。本発明は、特許請求の範囲に含まれる特許請求の範囲の均等物と共に、以下特許請求の範囲によって規定される。

Claims (34)

  1. 半導体デバイスであって、
    アクティブ領域及び非アクティブ領域を備える半導体層構造であって、前記アクティブ領域は、複数のユニット・セルを備え、前記非アクティブ領域は、前記半導体層構造上のゲート・パッド、及び前記ゲート・パッド上にあり且つ前記ゲート・パッドに電気的に接続されたゲート・ボンド・パッドを備える、半導体層構造と、
    前記ゲート・パッドと前記ゲート・ボンド・パッドとの間の分離層と、
    前記ゲート・パッドと前記分離層との間のバリア層と
    を備える、半導体デバイス。
  2. 前記バリア層は、第１のバリア層であり、前記半導体デバイスは、
    前記ゲート・パッド上にあり且つ前記第１のバリア層上にある第２のバリア層
    をさらに備える、請求項１に記載の半導体デバイス。
  3. 前記分離層の少なくとも一部分は、前記第１のバリア層と前記第２のバリア層との間にある、請求項２に記載の半導体デバイス。
  4. 前記バリア層は、複数の層を備える、請求項１から３までのいずれか一項に記載の半導体デバイス。
  5. 前記バリア層は、チタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む、請求項１から４までのいずれか一項に記載の半導体デバイス。
  6. 前記バリア層は、前記ゲート・パッドの上部表面及び側壁上にある、請求項１から５までのいずれか一項に記載の半導体デバイス。
  7. 前記バリア層は、第１のバリア層であり、前記半導体デバイスは、
    前記アクティブ領域上にあり且つ前記ゲート・ボンド・パッドに電気的に接続されたゲート・フィンガーと、
    前記ゲート・フィンガー上の第２のバリア層と
    をさらに備える、請求項１に記載の半導体デバイス。
  8. 前記第２のバリア層は、前記ゲート・フィンガーの上部表面及び側壁上にある、請求項７に記載の半導体デバイス。
  9. 前記バリア層は、第１のバリア層であり、前記半導体デバイスは、
    前記半導体層構造上のソース接点と、
    前記ソース接点の側壁及び底部表面上の第２のバリア層と、
    前記半導体層構造と前記第２のバリア層との間の第３のバリア層と
    をさらに備える、請求項１に記載の半導体デバイス。
  10. 半導体デバイスであって、
    半導体基板と、
    前記半導体基板上のゲート・パッドと、
    前記ゲート・パッド上にあり且つ前記ゲート・パッドに電気的に接続されたゲート・ボンド・パッドと、
    前記半導体基板の上部表面に垂直な第１の方向における、ゲート・ボンド・パッドの底部部分と前記ゲート・パッドとの間の第１のバリア層と、
    前記第１の方向における、前記ゲート・パッドと前記第１のバリア層との間の第２のバリア層と
    を備える、半導体デバイス。
  11. 前記第２のバリア層は、前記半導体基板の上部表面に平行な第２の方向における幅を有し、前記幅は、前記第２のバリア層と前記ゲート・ボンド・パッドの底部部分との間にある前記第１のバリア層の部分の幅を超える、請求項１０に記載の半導体デバイス。
  12. 前記第２のバリア層の厚さは、前記第２の方向における、前記第２のバリア層の前記幅に沿って実質的に均一である、請求項１１に記載の半導体デバイス。
  13. 前記ゲート・ボンド・パッドは、対向する側壁を有する接触穴を介して前記ゲート・パッドに結合され、
    前記第１のバリア層の部分は、前記接触穴の前記対向する側壁上にあり、
    前記半導体基板の上部表面に平行な第２の方向における、前記第２のバリア層の幅は、前記第２の方向における前記接触穴の幅より大きい、請求項１０から１２までのいずれか一項に記載の半導体デバイス。
  14. 分離層をさらに備え、前記分離層の部分は、前記第２のバリア層と前記ゲート・ボンド・パッドとの間にある、請求項１０から１３までのいずれか一項に記載の半導体デバイス。
  15. 前記第２のバリア層は、複数の層を備える、請求項１０から１４までのいずれか一項に記載の半導体デバイス。
  16. 前記第２のバリア層は、チタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む、請求項１０から１５までのいずれか一項に記載の半導体デバイス。
  17. 前記第２のバリア層は、前記ゲート・パッドの上部表面及び側壁上にある、請求項１０から１６までのいずれか一項に記載の半導体デバイス。
  18. 前記第２のバリア層の材料は、前記第１のバリア層の材料と異なる、請求項１０から１７までのいずれか一項に記載の半導体デバイス。
  19. アクティブ領域及び非アクティブ領域を備える半導体層構造であって、前記ゲート・パッドは、前記非アクティブ領域上にある、半導体層構造と、
    前記アクティブ領域上にあり且つ前記ゲート・パッドに電気的に接続されたゲート・フィンガーと、
    前記ゲート・フィンガー上の第３のバリア層と
    をさらに備える、請求項１０から１８までのいずれか一項に記載の半導体デバイス。
  20. 前記第３のバリア層は、前記ゲート・フィンガーの上部表面及び側壁上にある、請求項１９に記載の半導体デバイス。
  21. 半導体デバイスであって、
    半導体基板と、
    前記半導体基板上のゲート・パッドと、
    前記ゲート・パッド上の分離層と、
    前記分離層及び前記ゲート・パッド上の第１のバリア層と、
    第１の方向における前記ゲート・パッドと前記第１のバリア層との間の第２のバリア層であって、前記第２のバリア層は、第２の方向における幅を有し、前記幅は、前記第２の方向における前記第１のバリア層の幅を超える、第２のバリア層と
    を備える、半導体デバイス。
  22. 前記ゲート・パッド上にあり、且つ対向する側壁を有する前記分離層内の接触穴を介して前記ゲート・パッドに電気的に接続されたゲート・ボンド・パッドをさらに備え、
    前記第１のバリア層は、前記接触穴の前記対向する側壁の間で前記第２の方向に延在する第１の部分を備え、
    前記第２の方向における前記第２のバリア層の前記幅は、前記第２の方向における前記第１のバリア層の前記第１の部分の幅を超える、請求項２１に記載の半導体デバイス。
  23. 前記分離層の部分は、前記第２のバリア層と前記ゲート・ボンド・パッドとの間にある、請求項２２に記載の半導体デバイス。
  24. 前記分離層は、前記第２のバリア層の上部表面上にあり、且つ前記第１のバリア層の側壁上にある、請求項２１から２３までのいずれか一項に記載の半導体デバイス。
  25. 半導体デバイスであって、
    半導体層構造と、
    並列に電気的に接続される複数のユニット・セル・トランジスタであって、各ユニット・セル・トランジスタは、前記半導体層構造の上部表面上に第１の方向に延在するゲート・フィンガーを備え、前記ゲート・フィンガーは、第２の方向に沿って互いから離間する、複数のユニット・セル・トランジスタと、
    前記ゲート・フィンガーのそれぞれの上側表面上の補助ゲート電極バリア層と
    を備える、半導体デバイス。
  26. 前記ゲート・フィンガーは、ポリシリコンを含む、請求項２５に記載の半導体デバイス。
  27. 前記補助ゲート電極バリア層は、チタン（Ｔｉ）及び／又はタンタル（Ｔａ）を含む、請求項２５又は請求項２６に記載の半導体デバイス。
  28. 前記補助ゲート電極バリア層は、前記ゲート・フィンガーのそれぞれの対向する側壁上にもある、請求項２５から２７までのいずれか一項に記載の半導体デバイス。
  29. 前記半導体層構造は、非アクティブ領域及びアクティブ領域を備え、
    前記アクティブ領域は、前記複数のユニット・セル・トランジスタを備え、
    前記非アクティブ領域は、
    前記半導体層構造上のゲート・パッドと、
    前記ゲート・パッド上にあり且つ前記ゲート・パッドに電気的に接続されたゲート・ボンド・パッドと、
    前記ゲート・パッドと前記ゲート・ボンド・パッドとの間の分離層と、
    前記ゲート・パッドと前記分離層との間の補助ゲート・パッド・バリア層と
    を備える、請求項２５から２８までのいずれか一項に記載の半導体デバイス。
  30. 前記補助ゲート・パッド・バリア層は、前記ゲート・パッドの上部表面及び側壁上にある、請求項２９に記載の半導体デバイス。
  31. 前記補助ゲート・パッド・バリア層と前記ゲート・ボンド・パッドとの間のゲート・パッド・バリア層をさらに備える、請求項２９又は請求項３０に記載の半導体デバイス。
  32. 前記補助ゲート電極バリア層は、複数の層を備える、請求項２５から３１までのいずれか一項に記載の半導体デバイス。
  33. 前記半導体層構造上のソース接点と、
    前記ソース接点の側壁及び底部表面上のソース・バリア層と、
    前記半導体層構造と前記ソース・バリア層との間の補助ソース・バリア層と
    をさらに備える、請求項２５から３２までのいずれか一項に記載の半導体デバイス。
  34. 前記ゲート・フィンガー上の分離層をさらに備え、
    前記補助ゲート電極バリア層は、前記分離層と前記ゲート・フィンガーとの間にある、請求項２５に記載の半導体デバイス。
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