KR20050030972A

KR20050030972A - 반도체장치 및 그 제조방법

Info

Publication number: KR20050030972A
Application number: KR1020057001971A
Authority: KR
Inventors: 노리푸미 토쿠다; 시게루 쿠스노키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2005-02-03
Filing date: 2003-06-05
Publication date: 2005-03-31
Also published as: KR100703231B1

Abstract

본 발명은 반도체장치에 관한 것으로, 특히, 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 관한 것이다. 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 기능이 다른 반도체소자를 인접해서 배치하는 경우에, 소기의 전기적 특성을 달성할 수 있는 반도체장치를 제공하는 것을 목적으로 한다. 그리고, 상기 목적을 달성하기 위해, 반도체기판(901)의 제2 주표면(MS2)의 표면 내에, 서로 간격을 두고 교대로 형성된 P형 반도체영역(912)과 N형 반도체영역(913)이 설치되고, 양자 사이의 반도체기판(901)의 표면 내에는 트렌치 내에 절연체(914)를 매립해서 형성한 트렌치 분리구조(911)가 배치되어 있다. 또한, P형 반도체영역(912) 및 N형 반도체영역(913)에 공통으로 접하도록 제2 주전극(916)이 배치되어 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}

본 발명은 반도체장치에 관한 것으로, 특히 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 관한 것이다.

반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치의 일례로서, IGBT(절연 게이트 바이폴라 트랜지스터 : insulated gate bipolar transistor) 소자와, 해당 IGBT 소자에 역병렬로 접속된 다이오드 소자를 인접해서 형성하는 구성이 제안되어 있다.

예를 들면, 일본특허공개평 11-97715호 공보에는, 반도체기판의 제1 주표면측에 게이트전극 구조를 형성하고, 제2 주표면의 표면 내에, P형 불순물영역 및 N형 불순물영역을 교대로 인접해서 형성하며, P형 불순물영역과 게이트전극 구조로 IGBT 영역을 구성하고, N형 불순물영역과 게이트전극 구조로 다이오드 영역을 구성하는 예가 개시되어 있다.

이러한 구성에 있어서는, 제2 주표면측의 P형 불순물영역과 N형 불순물영역이 접촉하고 있으므로, 예를 들면 스냅백(snapback)이라 부르는 현상이 발생하고, IGBT 소자의 스위칭동작에 있어서 에너지손실이 생겨, 소기의 전기적특성이 얻어지지 않는다는 문제가 있었다.

(발명의 개시)

본 발명은, 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 기능이 다른 반도체소자를 인접해서 배치하는 경우에, 소기의 전기적특성을 달성할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.

본 발명에 관한 반도체장치의 형태는, 반도체기판의 제1 주표면에 설치된 제1 주전극과, 상기 반도체기판의 제2 주표면에 설치된 제2 주전극과, 상기 제1 주표면의 표면 내에 설치된 적어도 1개의 트렌치형 게이트전극을 구비하고, 상기 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 상기 반도체기판은, 상기 제2 주표면의 표면 내에 설치된 적어도 1개의 트렌치 분리구조와, 상기 제2 주표면의 표면 내에 배치된, 제1 도전형의 제1 불순물영역 및 제2 도전형의 제2 불순물영역을 갖고, 상기 적어도 1개의 트렌치 분리구조는, 상기 제2 주표면의 표면 내에 설치한 트렌치 내부에, 절연체 또는 상기 반도체기판과는 반대 도전형의 반도체를 매립해서 구성되고, 상기 제1 불순물영역과 상기 제2 불순물영역을 이격하도록 배치된다.

본 발명에 관한 반도체장치의 형태에 의하면, 예를 들면, 제1 불순물영역을 MOSFET 소자의 드레인영역 및 다이오드 소자의 캐소드영역으로서 사용하고, 제2 불순물영역을 IGBT 소자의 컬렉터영역으로서 사용하는 경우, 적어도 1개의 트렌치 분리구조의 존재에 의해 IGBT 소자의 동작시에 흐르는 전류경로의 저항값이 증가하고, 해당 전류경로에 모듈레이션시에 흐르는 전류를 감소할 수 있으므로, 스냅백을 억제할 수 있다. 또한, 적어도 1개의 트렌치 분리구조를 설치함으로써, 제2 주표면에 차지하는 유효영역의 면적(제1 불순물영역과 제2 불순물영역의 면적의 합)을 작게 하지 않아도 스냅백을 억제할 수 있으므로, IGBT 소자의 동작시의 온 전압이나 다이오드 소자의 동작시의 순방향전압 Vf가 높아지거나, 각각의 동작시의 국소적 전류밀도가 높아지는 것이 방지된다.

본 발명에 관한 반도체장치의 제조방법의 형태는, 반도체기판의 제1 주표면에 설치된 제1 주전극과, 상기 반도체기판의 제2 주표면에 설치된 제2 주전극과, 상기 제1 주표면의 표면 내에 설치된 적어도 1개의 트렌치형 게이트전극을 구비하고, 상기 반도체기판의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서, 반도체 웨이퍼의 상태에서 상기 제1 주표면측의 구성을 형성한 후, 상기 제2 주표면의 표면 내에 적어도 1개의 트렌치를 형성하는 공정 (a)와, 상기 반도체 웨이퍼의 상태에서, 상기 제2 주표면의 전체면에 절연체층 또는 상기 반도체기판과는 반대 도전형의 반도체층을 형성해서, 상기 적어도 1개의 트렌치 내에 상기 절연체층 또는 상기 반도체층을 매립하는 공정 (b)와, 상기 제2 주표면 상의 상기 절연체층 또는 상기 반도체층을 제거해서 적어도 1개의 트렌치 분리구조를 얻는 공정 (c)를 구비하고 있다.

본 발명에 관한 반도체장치의 제조방법의 형태에 의하면, 적어도 1개의 트렌치 분리구조에 의해, 예를 들면 MOSFET 소자의 드레인영역 및 다이오드 소자의 캐소드영역으로 하여 기능하는 불순물영역과, IGBT 소자의 컬렉터영역으로서 기능하는 불순물영역을 이격하는 구성으로 함으로써 적어도 1개의 트렌치 분리구조의 존재에 의해 IGBT 소자의 동작시에 흐르는 전류경로의 저항값이 증가하고, 해당 전류경로에 모듈레이션시에 흐르는 전류를 감소할 수 있으므로, 스냅백을 억제할 수 있다. 또한, 적어도 1개의 트렌치 분리구조를 설치함으로써, 제2 주표면에 차지하는 유효영역의 면적(불순물영역의 면적의 합)을 작게 하지 않아도 스냅백을 억제할 수 있으므로, IGBT 소자의 동작시의 온 전압이나 다이오드 소자의 동작시의 순방향전압 Vf가 높아지거나, 각각의 동작시의 국소적 전류밀도가 높아지는 것이 방지된다.

본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부된 도면에 의해, 보다 명백하게 된다.

도 1은, 본 발명의 경위를 설명하기 위한 도체장치의 구성을 나타내는 단면도이다.

도 2는, 본 발명의 경위를 설명하기 위한 도체장치의 동작을 설명하는 등가회로를 나타내는 도면이다.

도 3은, 본 발명의 경위를 설명하기 위한 도체장치의 동작 특성을 설명하는 도면이다.

도 4는, 본 발명에 관한 반도체장치의 실시예의 구성을 나타내는 단면도이다.

도 5는, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 6은, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 7은, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 8은, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 9는, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 10은, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 11은, 본 발명에 관한 반도체장치의 실시예의 평면구성의 일례를 나타내는 도면이다.

도 12는, 본 발명에 관한 반도체장치에 사용되는 반도체기판의 웨이퍼 상태에서의 구성을 나타내는 평면도이다.

도 13은, 본 발명에 관한 반도체장치의 실시예의 동작을 설명하는 등가회로를 나타내는 도면이다.

도 14는, 본 발명에 관한 반도체장치의 실시예의 동작 특성을 설명하는 도면이다.

도 15는, 본 발명에 관한 반도체장치의 실시예의 제조공정을 설명하는 단면도이다.

도 16은, 본 발명에 관한 반도체장치의 실시예의 제조공정을 설명하는 단면도이다.

도 17은, 본 발명에 관한 반도체장치의 실시예의 제조공정을 설명하는 단면도이다.

도 18은, 본 발명에 관한 반도체장치의 실시예의 제조공정을 설명하는 단면도이다.

도 19는, 본 발명에 관한 반도체장치의 실시예의 변형예의 구성을 나타내는 단면도이다.

본 발명에 관한 실시예의 설명에 앞서, 본 발명의 기술 사상에 도달할 때까지의 경위에 대하여 도 1∼도 3을 사용하여 설명한다.

도 1은, 종래의 반도체장치의 문제점을 해소하기 위해 고안된 반도체장치(90)의 기본구성을 나타내는 단면도이다.

도 1에 나타내는 반도체장치(90)에 있어서는, 고비저항의 N형 기판(N-)인 반도체기판(901)의 제1 주표면(MS1)의 표면 내에 전체면에 걸쳐 P형 반도체영역(902)이 형성되어 있다.

그리고, 제1 주표면(MS1)의 표면으로부터 P형 반도체영역(902)을 관통해서 반도체기판(901) 내에 도달하는 2개의 트렌치(903)가 설치되고, 트렌치(903)의 내벽면은 게이트 절연막(904)에 의해 덮어져 있다. 또한, 게이트 절연막(904)에 의해 둘러싸여진 트렌치(903) 내의 영역에는 도전체 재료가 매립되어 트렌치형 게이트전극(905)을 구성하고 있다.

또한, P형 반도체영역(902)의 표면 내에는, 게이트 절연막(904)에 적어도 일부가 접하도록 선택적으로 형성된 비교적 고농도(N10)의 N형 반도체영역(906)이 배치되어 있다. N형 반도체영역(906)은 2개의 트렌치(903)의 각각의 양쪽 사이드에 설치되지만, 트렌치 사이에서 대향하는 N형 반도체영역(906)의 사이에는 비교적 고농도(P+)의 P형 반도체영역(907)이 설치된다. 이때, P형 반도체영역(907)은, P형 반도체영역(902)에 대한 양호한 전기적 콘택을 얻기 위한 구성이다.

그리고, 서로 인접하는 N형 반도체영역(906) 및 P형 반도체영역(907)의 상부에 접하도록 제1 주전극(908)이 배치되어 있다.

제1 주전극(908)은 N형 반도체영역(906) 및 P형 반도체영역(907)에, 외부단자 ET로부터 전위를 제공하는 전극이다. 이때, 제1 주전극(908)은 반도체장치(90)의 동작에 따라, 에미터 전극으로서 기능하는 경우도 있으면, 애노드전극 또는 소스전극으로서 기능하는 경우도 있다. 또한, 트렌치형 게이트전극(905)에는 외부단자 GT로부터 제어전압이 제공된다.

또한, 반도체기판(901)의 제2 주표면(MS2)의 표면 내에는, 서로 간격을 두고 교대로 형성된 P형 반도체영역(912)과 N형 반도체영역(913)이 설치된다. 그리고, P형 반도체영역(912) 및 N형 반도체영역(913)에 공통으로 접하도록 제2 주전극(916)이 배치되어 있다.

이렇게, P형 반도체영역(912)과 N형 반도체영역(913)을 접촉시키지 않고 배치함으로써 전기적특성의 개선을 도모하는 구성으로 했다.

제2 주전극(916)은, P형 반도체영역(912) 및 N형 반도체영역(913)에 외부단자 CT로부터 전위를 제공하는 전극이다. 이때, 제2 주전극(916)은, 컬렉터전극으로서 기능하는 경우도 있으면 캐소드 전극 또는 드레인전극으로서 기능하는 경우도 있다.

다음에, 도 2 및 도 3을 사용하여 반도체장치(90)의 동작에 대하여 설명한다. 도 2는 반도체장치(90)의 기능을 등가회로로서 모식적으로 나타내는 도면이고, 반도체장치(90)는, IGBT 소자와, 거기에 역병렬로 접속된 다이오드 소자로서 기능하는 것이 나타나 있다. 또한, 도 3은 반도체장치(90)의 전류전압특성을 나타내는 도면이다.

도 2에 나타내는 바와 같이 제2 주표면(MS2)의 표면 내에, P형 반도체영역(912) 및 N형 반도체영역(913)을 간격을 두고 배치한 경우, 외부단자 ET에 접지전위가 제공되고, 외부단자 CT에 정전위가 제공되며, 외부단자 GT에 온신호가 제공된 경우, 제1 주표면(MS1)측까지의 전류패스로서, N형 반도체영역(913)으로부터 저항 R1 및 R2를 갖는 반도체기판(901) 내의 경로 및 게이트 절연막(904)에 접하는 P형 반도체영역(902) 내에 형성되는 채널영역을 통해 N형 반도체영역(906)에 도달하는 전류경로(1)와, P형 반도체영역(912)으로부터 저항 R2를 갖는 반도체기판(901) 내의 경로 및 게이트 절연막(904)에 접하는 P형 반도체영역(902) 내에 형성되는 채널영역을 통해 N형 반도체영역(906)에 도달하는 전류경로(2)가 형성된다.

여기서, 전류경로(1)는, 소위 MOSFET 소자로서 동작할 때의 경로이고, 전류경로(2)는, 소위 IGBT 소자로서 동작할 때의 경로이다.

이때, 반도체장치(90)는, 외부단자 ET에 접지전위가 제공되고, 외부단자 CT에 부전위가 제공되며, 외부단자 GT에 오프 신호가 제공된 경우에는 다이오드 소자로서 동작하고, 저항 R3을 갖는 반도체기판(901) 내의 경로를 통해 N형 반도체영역(913)에 전류가 흐른다.

P형 반도체영역(912)의 근방의 반도체기판(901) 내의 부분을 X점으로 호칭하면, N형 반도체영역(913)과의 사이의 저항 R1의 저항값은, N형 반도체영역(913)과 P형 반도체영역(912)이 접근하고 있을 경우에는 매우 작아진다.

이때, 도 2에서는, 반도체기판(901) 내의 저항 R2 및 R3은, 각각 IGBT 소자로서 동작할 경우 및 다이오드 소자로서 동작할 경우, 모듈레이션이 발생하고, 전압이 높아짐에 따라 저항값은 낮아지므로, 가변저항의 기호를 사용했지만, MOSFET 소자로서 동작하는 경우에는, 거의 일정한 저항값이 된다.

도 3에는, 반도체장치(90)의 전류전압특성을 개념적으로 나타내고 있다. 즉, 도 3에서는, 횡축에 전압값을, 종축에 전류값을 나타내고, 특성 A, 특성 B, 특성 C 및 특성 D의 4종류의 전류전압특성을 나타내고 있다.

특성 A는, N형 반도체영역(913)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 X점과의 사이의 전위차의 관계를 나타내는 특성이다.

특성 B는, P형 반도체영역(912)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 X점과의 사이의 전위차의 관계를 나타내는 특성이다.

특성 C는, N형 반도체영역(913)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 외부단자 ET와의 사이의 전위차의 관계를 나타내는 특성이다.

특성 D는, P형 반도체영역(912)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 외부단자 ET와의 사이의 전위차의 관계를 나타내는 특성이다.

여기서, 특성 B는, 기울기 1/R1의 직선을 나타내고, 특성 A는 외부단자 CT와 X점과의 사이의 전위차가 약 0.6V가 될 때까지는 전류가 거의 흐르지 않는 특성을 나타낸다.

다음에, N형 반도체영역(913)과 P형 반도체영역(912)을 외부단자 CT에 공통으로 접속한 경우에 대하여 설명한다.

전류가 적은 경우, 외부단자 CT와 X점과의 사이의 전위차는 작고, IGBT 소자가 동작하지 않기 때문에, MOSFET 소자의 동작이 주가 되고, 거의 전류경로(1)에 전류가 흐른다.

그리고, 모듈레이션이 발생하여 IGBT 소자가 동작해서 전류가 흐르기 시작할 때, 즉 외부단자 CT와 X점과의 사이의 전위차가 약 0.6V에 도달했을 때, 특성 D에서의 전류값 및 전압값은, Z점으로 표시되는 값으로 되어 있다.

이후, IGBT 소자가 동작해서 전류가 흐르는 전압, 즉 모듈레이션이 발생하기 시작하는 전압을 모듈레이션 전압 Vmod로 정의한다.

그리고, Z점으로 표시되는 전류 이상의 전류를 흘려보내려고 한 경우, 전류경로(2)를 통하는 IGBT 소자로서의 동작이 서서히 주류로 되어 온다. IGBT 소자로서의 동작에서 흐르는 전류는 지수함수적으로 증가하는 한편, MOSFET 소자로서의 동작에서 흐르는 전류는, 1차 함수로밖에 증가하지 않기 때문에, 전류를 Z점으로 표시되는 전류 이상으로 흐르게 하면, 외부단자 CT와 외부단자 ET와의 사이의 전위차가 작아지는 현상, 즉 스냅백 현상이 관측된다.

도 3에서는, 특성 D에서의 Z점을 되돌려 꺽은 점으로서, 전압의 저하에 따라 전류가 급격하게 증가하는 특성 E가 표시되어 있고 이 특성이 스냅백 현상에 대응한다.

이때, 스냅백 현상이 관측되는 부성저항영역을 스냅백 영역이라 호칭한다.

스냅백 동작을 시간 경과적으로 본 경우, 스냅백 현상이 생기면, 전류 및 전압이 모두 커지는 시간대가 생기고, 에너지 손실이 생긴다.

이와 같이, P형 반도체영역(912)과 N형 반도체영역(913)을 접촉시키지 않고 배치한 구성에 있어서도, P형 반도체영역(912)과 N형 반도체영역(913)이 접근하고 있는 경우에는 스냅백 현상이 생긴다. 그래서, N형 반도체영역(913)이 P형 반도체영역(912)과의 간격을 더 넓게 함으로써, 제2 주표면(MS2)에 차지하는 유효영역의 면적(P형 반도체영역(912)과 N형 반도체영역(913)의 면적의 합)이 작아지고, 특성 A 및 특성 C는, 조금 고전압측(도 3을 향해서 우측)으로 시프트한다.

또한, P형 반도체영역(912)과 N형 반도체영역(913)과의 간격이 넓어진 것으로 저항 R1(도 2)의 저항값이 커지고, 특성 B의 기울기가 완만해진다.

그리고, P형 반도체영역(912)과 N형 반도체영역(913)과의 간격을 넓게 해도, 반도체칩의 면적은 크게 하지 않을 경우, 필연적으로 N형 반도체영역(912)의 면적은 작아지고, 반도체칩에 차지하는 N형 반도체영역(912)의 면적의 비율은 작아지므로, 특성 D의 기울기는 조금 작아진다.

그리고, P형 반도체영역(912)과 N형 반도체영역(913) 사이의 저항 R1이 커지는 것으로 특성 B의 기울기가 완만해져, 외부단자 CT와 X점과의 사이의 전위차가 약 0.6V에 도달했을 때라도, MOSFET 소자의 동작전류는 거의 흐르지 않고, 외부단자 CT와 외부단자 ET와의 사이의 전위차도 작게 스냅백을 억제할 수 있다. 여기서, 외부단자 CT와 X점과의 사이의 전위차가 약 0.6V에 도달한 시점, 즉 Z점에서는, Vmod=R1×id의 관계가 성립하고 있다. 이때, id는, MOSFET 소자의 동작전류, 즉 전류경로(1)에 흐르는 전류이고, 여기서는, 특히 Z점에서의 전류값을 가리킨다.

그러나, 상기한 바와 같이, P형 반도체영역(912)과 N형 반도체영역(913)과의 간격을 넓게 함으로써, 제2 주표면(MS2)에 차지하는 유효영역의 면적이 작아지므로, IGBT 소자의 동작시의 온 전압이나 다이오드 소자의 동작시의 순방향전압 Vf가 높아지거나, 각각의 동작시의 국소적 전류밀도가 높아진다.

또한, N형 반도체영역(913)의 면적을 P형 반도체영역(912)에 비해 작게 함에 의해서도 스냅백을 억제할 수 있고, N형 반도체영역(913)의 면적을 P형 반도체영역(912)에 비해 매우 작게 하면, 스냅백이 관측되지 않도록 하는 것도 가능하지만, N형 반도체영역(913)의 면적을 작게 함으로써, 다이오드 소자의 동작시의 순방향전압 Vf가 높아지거나, 전류밀도가 매우 커져 다이오드 소자가 손상될 가능성이 있다.

그래서 발명자들은, N형 반도체영역(913)과 P형 반도체영역(912)과의 사이의 반도체기판(901)의 표면 내에 트렌치를 설치한다는 기술사상에 도달했다. 이하, 본 발명에 관한 실시예로서, 상기 기술사상에 근거해서 얻어진 반도체장치(100)의 구성 및 동작에 대하여 설명한다.

A. 장치구성

A-1. 단면구성

도 4는 반도체장치(100)의 기본구성을 나타내는 단면도이다.

도 4에 나타내는 반도체장치(100)에 있어서는, 고비저항의 N형 기판(N-)인 반도체기판(901)의 제1 주표면(MS1)의 표면 내에 전체면에 걸쳐 P형 반도체영역(902)이 형성되어 있다. 여기서, N형 반도체기판(901)은, 내압 클래스에 의해 그 비저항이나, P형 반도체영역(912)의 바닥과 트렌치(903)의 바닥과의 거리 L이 다르지만, 예를 들면 내압 1200V 클래스인 경우에는, 비저항은 40∼60Ωcm, 거리 L은 100∼200㎛ 정도로 설정되고, 그것보다도 내압 클래스가 낮으면 비저항은 낮아져, 거리 L은 짧아진다.

P형 반도체영역(902)은, 반도체장치(100)가, MOSFET 소자 및 IGBT 소자로서 동작하는 경우에는, 채널영역을 포함한 보디영역이 되므로, MOSFET 또는 IGBT의 임계값 전압에 근거하여 불순물 농도나 깊이가 설정된다.

이때, 불순물 농도나 확산깊이는, 이온주입조건이나, 열확산조건에 의해 결정된다. 예를 들면 불순물 농도는, 보통은 MOSFET의 소스전극 또는 IGBT의 에미터 전극과 접하는 영역에서, 1×10¹⁷atoms/cm³∼1×10¹⁸atoms/cm³이 되도록 설정되고, 확산 깊이는 트렌치 홈(903)을 넘지 않는 정도로, 수㎛의 깊이로 설정된다.

또한, 트렌치(903)는, 2∼10㎛의 피치로 에칭에 의해 설치되고, 폭은 0.5∼3.0㎛, 깊이는 3∼20㎛로 설정된다.

트렌치(903)의 내벽 표면에 배치되는 게이트 절연막(904)은, MOSFET를 구성하는 절연막이고, 게이트 구동전압이나 포화전류, 용량 등에 근거하여 최적의 두께가 되도록 설정된다. 일반적으로는 10∼200nm의 두께의 실리콘 산화막이 사용되고, 열산화나 퇴적 등에 의해 형성된다.

트렌치(903) 내에 매립된 트렌치형 게이트전극(905)은, 고불순물 농도의 다결정 실리콘막이나, 예를 들면 텅스텐 실리사이드 등의 고융점 금속재료, 혹은 그것들의 다층막으로 구성된다. 일반적으로는, 트렌치(903)의 폭의 반 정도 이상인 두께의 도전막을 제1 주표면(MS1) 상에 퇴적한 후, 이방성 에칭 등에 의해 평탄화해서 얻을 수 있지만, 사진제판에 의해 소정 패턴의 마스크를 형성한 후, 도전막을 퇴적하고, 에칭을 행해서 얻을 수도 있다.

여기서, 트렌치형 게이트전극(905)의 재료의 일함수값에 의해, P형 반도체영역(902)의 최적 농도는 변하고, 극단적일 경우, 트렌치(903) 측면에 따라 N형 반도체영역을 설치하고, 게이트 절연막에 접한 영역에, 에미터 영역과 동일도전형(N형)의 박층을 설치한 베리드 채널(buried channel) 구조로 하는 경우도 있다.

또한, P형 반도체영역(902)의 표면 내에는, 게이트 절연막(904)에 적어도 일부가 접하도록 선택적으로 형성된 비교적 고농도(N+)의 N형 반도체영역(906)이 배치되어 있다. N형 반도체영역(906)은 2개의 트렌치(903)의 각각의 양쪽 사이드에 설치되지만, 트렌치 사이에서 대향하는 N형 반도체영역(906)의 사이에는 비교적 고농도(P+)의 P형 반도체영역(907)이 설치된다. 이때, P형 반도체영역(907)은, P형 반도체영역(902)에 대한 양호한 전기적 콘택을 얻기 위한 구성이다.

이때, N형 반도체영역(906) 및 P형 반도체영역(907)은, 어느 것도 사진제판에 의한 패터닝과 이온주입에 의해 형성되고, 표면농도가 예를 들면 1×10²⁰atoms/cm³ 이상으로 설정된다.

제1 주전극(908)은 N형 반도체영역(906) 및 P형 반도체영역(907)에, 외부단자 ET로부터 전위를 제공하는 전극이다. 이때, 제1 주전극(908)은 반도체장치(90)의 동작에 따라, 에미터 전극으로서 기능하는 경우도 있으면, 애노드전극 또는 소스전극으로서 기능하는 경우도 있다. 또한 트렌치형 게이트전극(905)에는 외부단자 GT로부터 제어전압이 제공된다.

제1 주전극(908)은, N형 반도체영역(906) 및 P형 반도체영역(907)을 덮도록 형성된 층간절연막(도시하지 않음)을 사진제판과 에칭에 의해 선택적으로 개구하고, 예를 들면 알루미늄과 실리콘의 화합물로 구성되는 도전막을 퇴적해서 형성된다.

또한, 제1 주전극(908) 상에 도시하지 않은 보호막이 형성되고, 상기 보호막의 소정부분에 설치된 개구 구멍부를 통해 외부전원에 접속된다.

반도체기판(901)의 제2 주표면(MS2)의 표면 내에는, 서로 간격을 두고 교대로 형성된 P형 반도체영역(912)과 N형 반도체영역(913)이 설치되고, 양자간의 반도체기판(901)의 표면 내에는 트렌치 내에 절연체(914)를 매립해서 형성한 트렌치 분리구조(911)가 배치되어 있다.

여기서, P형 컬렉터영역(912) 및 N형 반도체영역(913)의 불순물 농도는, 어느 것도 1×10¹⁶atoms/cm³∼1×10²¹atoms/cm³이고, 예를 들면, 이온주입에 의해 소정의 불순물을 주입한 후, 어닐에 의해 활성화함으로써 형성되지만, 반도체장치의 특성에 따라서는, 상기 농도범위 이외라도 되고, 어닐을 행하지 않아도 되는 경우도 있다.

그리고, P형 반도체영역(912) 및 N형 반도체영역(913)에 공통으로 접하도록 제2 주전극(916)이 배치되어 있다. 이때, 트렌치 분리구조(911)는, 그 노출면이 P형 반도체영역(912) 및 N형 반도체영역(913)의 노출면과 함께 동일평면을 이루도록 제2 주표면 내에 설치되어 있고, 제2 주전극(916)은 트렌치 분리구조(911) 상에도 동시에 덮도록 배치되어 있다.

트렌치 분리구조(911)의 깊이는, 반도체기판(901)의 비저항, N형 반도체영역(913) 및 P형 반도체영역(912)의 불순물 농도, 양자의 면적비, 트렌치 분리구조(911)를 구성하는 절연체(914)의 재질 및 스루풋에 근거하여 최적화된 값으로 설정되고, 이방성 에칭 등에 의해 형성된다.

또한, 트렌치 분리구조(911)의 폭이나 배치 간격은 임의로 설정할 수 있고, 예를 들면 폭 0.2㎛∼100㎛, 배치 간격은 0.5㎛∼500㎛로 설정된다.

여기서, 트렌치 분리구조(911)를 구성하는 절연체(914)는, 그 내부의 전하가, 반도체기판(901) 내의 전하에 대하여 극성이 반대로, 모든 트렌치 분리구조(911)의 전하량의 합계가, 반도체기판(901)의 제2 주표면(MS2)으로부터 트렌치 분리구조(911)의 저면까지의 영역에서의 반도체기판(901) 내의 전하량과 거의 같아지도록 재질이나 치수가 설정된다. 예를 들면 반도체기판(901)의 N형의 불순물 농도가 n(atoms/cm³)이고, 트렌치 분리구조(911)의 폭치수가 W, 깊이가 t, 안쪽 깊이 치수가 x, 트렌치 분리구조(911)의 중심선간의 거리(트렌치 배치 피치)가 P인 경우, 전기소량을 q로 하면 2개의 트렌치 분리구조(911) 사이에 끼워지는 반도체기판(901)의 영역 내에는 qn·(P-W)tx의 부전하가 존재하게 되므로, 1개의 트렌치 분리구조(911)의 내부에 상기 부전하와 동량의 정전하가 존재하도록 절연체(914)의 재질을 설정한다. 더 구체적으로는, 고정전하밀도 n·(P-W)/W의 절연체를 사용한다.

이렇게 설정함으로써, 리서프(RESURF) 효과에 의해 내전압을 안정하게 높일 수 있고, 반도체기판(901)의 두께를 얇게 할 수 있다. 또한, 반도체기판(901)의 농도를 높게 할 수 있으므로, IGBT 소자의 온전압 및 다이오드 소자의 순방향전압 Vf를 작게 할 수 있고, 에너지손실의 저하를 도모할 수 있다.

여기서, 반도체장치(100)가 IGBT 소자로서 동작하는 경우, 제1 주전극(908)은 에미터 전극이 되고, 제2 주전극(916)은 컬렉터전극이 되고, 제1 주표면(MS1)에 형성된 N형 반도체영역(906)은 에미터 영역, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택영역이 된다.

또한 다이오드 소자로서 동작하는 경우, 제1 주전극(908)은 애노드전극이 되고, 제2 주전극(916)은 캐소드 전극이 되고, 제1 주표면(MS1)에 형성되어 P형 반도체영역(902)은 애노드영역, P형 반도체영역(907)은 애노드 콘택영역, 제2 주표면(MS2)측에 설치된 N형 반도체영역(913)은 캐소드영역이 된다.

또한, MOSFET 소자로서 동작하는 경우, 제1 주전극(908)은, 소스전극이 되고, 제2 주전극(916)은 드레인전극이 되고, N형 반도체영역(906)은 소스영역이 되며, P형 반도체영역(902)은 채널영역을 포함하는 보디영역이 되고, P형 반도체영역(907)은 보디콘택영역, N형 반도체영역(913)은 드레인영역이 된다.

A-2 .평면구성

다음에, 트렌치 분리구조(911), P형 반도체영역(912) 및 N형 반도체영역(913)의 평면형상에 대하여 도 5∼도 11을 사용하여 설명한다. 이때, 도 5, 도 8∼도 11은, 반도체장치(100)를 반도체칩의 상태에서 제2 주표면(MS2)측에서 본 경우의 평면도이다.

도 5는, 윤곽형상이 직사각형을 이루는 루프형의 복수의 트렌치 분리구조(911)를 간격을 두고 병렬로 배치한 예를 나타내고, 루프형의 트렌치 분리구조(911)로 둘러싸여지는 영역에 N형 반도체영역(913)이 배치되고, 트렌치 분리구조(911)를 둘러싸도록 P형 반도체영역(912)이 배치되어 있다.

여기서, 도 6 및 도 7에, 제1 주표면(MS1)측에서 본 경우의 트렌치(903)의 평면형상의 예를 나타낸다. 도 6에 나타내는 예에서는, 스트라이프형의 복수의 트렌치(903)가, P형 반도체영역(902)의 표면 내에 간격을 두고 병렬해서 배치되어 있고, 그 배열방향은 트렌치 분리구조(911)의 배열방향과 일치하고 있다.

한편, 도 7에 나타내는 예에서도, 스트라이프형의 복수의 트렌치(903)가, P형 반도체영역(902)의 표면 내에 간격을 두고 병렬해서 배치되어 있지만, 그 배열방향은 트렌치 분리구조(911)의 배열방향에 대하여 90도의 각도를 이루고 있다. 이때, 도 6 및 도 7에서는 편의적으로 N형 반도체영역(906) 등은 생략하고 있다. 이렇게, 트렌치(903)의 배열방향과 트렌치 분리구조(911)의 배열방향이 90도를 이루도록 양자를 배치함으로써 전류의 분포를 균일하게 할 수 있다는 이점이 있다.

도 8은, 윤곽형상이 직사각형을 이루는 루프형의 복수의 트렌치 분리구조(911)가, 동심을 이루도록 간격을 두고 배치한 예를 나타내고, 중앙의 트렌치 분리구조(911)의 루프가 가장 작고, 외측을 향함에 따라 트렌치 분리구조(911)의 루프가 커지도록 구성되어 있다. 그리고, 중앙의 트렌치 분리구조(911)로 둘러싸여지는 영역에 P형 반도체영역(912)이 배치되고, 중앙의 트렌치 분리구조(911)를 둘러싸도록 N형 반도체영역(913)이 배치되어 있다. 이후, 마찬가지로 각 트렌치 분리구조(911)를 둘러싸도록 P형 반도체영역(912)과 N형 반도체영역(913)이 교대로 배치되어 있다.

도 9는, 스트라이프형의 복수의 트렌치 분리구조(911)가, 간격을 두고 병렬해서 배치된 예를 나타내고, 복수의 트렌치 분리구조(911) 사이에는, P형 반도체영역(912) 및 N형 반도체영역(913)이 교대로 배치되어 있지만, P형 반도체영역(912) 및 N형 반도체영역(913)이 교대로 배치되어 있는 영역은, 트렌치 분리구조(911)의 배열의 중앙부만이고, 트렌치 분리구조(911)의 배열의 양단부는 불순물 농도가 낮은 반도체기판(901)의 표면 내에 설치되어 있으며, 반도체칩의 외주영역에는 P형 반도체영역(912)이 배치되어 있다.

도 10은, 윤곽형상이 직사각형을 이루는 루프형의 복수의 트렌치 분리구조(911)(소루프)를 간격을 두고 병렬로 배치하고, 이 배열의 외주를 둘러싸도록, 윤곽형상이 직사각형을 이루는 더 큰 루프형의 트렌치 분리구조(911)(대루프)를 배치한 예를 나타내고, 소루프를 이루는 트렌치 분리구조(911)로 둘러싸여지는 영역에 N형 반도체영역(913)이 배치되며, 소루프를 이루는 트렌치 분리구조(911)를 둘러싸도록 P형 반도체영역(912)이 배치되어 있다. 또한 대루프를 이루는 트렌치 분리구조(911)를 둘러싸도록 N형 반도체영역(913)이 배치되어 있다.

또한, 도 11은, 스트라이프형의 복수의 트렌치 분리구조(911)가, 간격을 두고 병렬해서 배치된 예를 나타내고, 복수의 트렌치 분리구조(911) 사이에는, P형 반도체영역(912) 및 N형 반도체영역(913)이 교대로 배치되어 있다. 여기서, 트렌치 분리구조(911)는 반도체칩의 절연부까지 연장하도록 배치되고, P형 반도체영역(912)과 N형 반도체영역(913)은, 트렌치 분리구조(911)와 칩 에지에 의해 분리되어 있다.

여기서, 도 5∼도 11에 나타나 있는 바와 같은 반도체칩을 얻기 위한 반도체 웨이퍼의 평면구성을 도 12에 나타낸다. 도 12에는, 반도체 웨이퍼 WF에 있어서 스트라이프형의 복수의 트렌치 분리구조(911)를 설치한 상태를 나타내고 있고, 종횡으로 설치한 다이싱 라인 DL을 따라 다이싱함으로써, 반도체 웨이퍼 WF를 복수의 반도체칩으로 분할할 수 있다.

B .동작

다음에, 도 13 및 도 14를 사용하여 반도체장치(100)의 동작에 대하여 설명한다. 도 13은 반도체장치(100)의 기능을 등가회로로서 모식적으로 나타내는 도면이고, 반도체장치(100)는, IGBT 소자와, 거기에 역병렬로 접속된 다이오드 소자로서 기능하는 것이 표시되어 있다. 또한, 도 14는 반도체장치(100)의 전류전압특성을 나타내는 도면이다.

도 13에 나타내는 바와 같이, P형 반도체영역(912)과 N형 반도체영역(913)과의 사이의 반도체기판(901)의 표면 내에 트렌치 분리구조(911)를 배치한 경우, 외부단자 ET에 접지전위가 제공되고, 외부단자 CT에 정전위가 제공되며, 외부단자 GT에 온신호가 제공된 경우, 제1 주표면(MS1)측까지의 전류패스로서, N형 반도체영역(913)으로부터 저항 R11, R1 및 R12를 갖는 반도체기판(901) 내의 경로 및 게이트 절연막(904)에 접하는 P형 반도체영역(902) 내에 형성되는 채널영역을 통해 N형 반도체영역(906)에 도달하는 전류경로(1)와, P형 반도체영역(912)으로부터 저항 R13 및 R12를 갖는 반도체기판(901) 내의 경로 및 게이트 절연막(904)에 접하는 P형 반도체영역(902) 내에 형성되는 채널영역을 통해 N형 반도체영역(906)에 도달하는 전류경로(2)가 형성된다.

이때, 외부단자 ET에 접지전위가 제공되고, 외부단자 CT에 부전위가 제공되며, 외부단자 GT에 오프신호가 제공된 경우에는 다이오드 소자로서 동작하고, 저항 R14를 갖는 반도체기판(901) 내의 경로를 통해 N형 반도체영역(913)에 도달하는 전류경로(3)가 형성된다.

여기서, 반도체장치(100)가 IGBT 소자로서 동작하는 경우의 전류와, MOSFET 소자로서 동작하는 경우의 전류가 합류하는 부분을 X1점이라 호칭하면, P형 반도체영역(912)과 N형 반도체영역(913)과의 사이를 트렌치 분리구조(911)로 분리함으로써 P형 반도체영역(912)과 X1점과의 사이에는 저항 R13을 갖게 되고, N형 반도체영역(913)과 X1점과의 사이에는 저항 R11 및 R1을 갖게 되며, 외부단자 CT와 X1점과의 사이의 저항값을 크게 하고, 외부단자 CT와 X1점과의 사이의 전위차를 용이하게 크게 할 수 있다. 이때, 저항 R1의 저항값은, 도 2에 나타낸 반도체장치(90)와 마찬가지로 작지만, 저항 R11의 저항값은 저항 R1에 비해 충분히 크다.

이때, 도 2에서는, 반도체기판(901) 내의 저항 R12 및 R13은, 반도체층(100)이 IGBT 소자로서 동작하는 경우에, 또한 저항 R14는 다이오드 소자로서 동작하는 경우에 모듈레이션이 발생하고, 전압이 높아짐에 따라 저항값은 낮아지므로, 가변저항의 기호를 사용했지만, MOSFET 소자로서 동작하는 경우에는, 거의 일정한 저항값이 된다.

도 14에는, 반도체장치(100)의 전류전압특성을 개념적으로 나타내고 있다. 즉, 도 14에서는, 횡축에 전압값을, 종축에 전류값를 나타내고, 특성 A1, 특성 B1, 특성 C1 및 특성 D1의 4종류의 전류전압특성을 나타내고 있다. 또한 비교를 위해, 도 3에 나타낸 특성 A, B, C 및 D도 동시에 나타내고 있다.

특성 A1은, N형 반도체영역(913)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 X1점과의 사이의 전위차의 관계를 나타내는 특성이다.

특성 B1은, P형 반도체영역(912)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 X1점과의 사이의 전위차의 관계를 나타내는 특성이다.

특성 C1은, N형 반도체영역(913)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 외부단자 ET와의 사이의 전위차의 관계를 나타내는 특성이다.

특성 D1은, P형 반도체영역(912)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 외부단자 CT에 흐르는 전류와, 외부단자 CT와 외부단자 ET와의 사이의 전위차의 관계를 나타내는 특성이다.

또한 특성 A’는, N형 반도체영역(913)을 외부단자 CT에 접속하지 않고, 오픈 상태로 한 경우의 X’점에서의 전류전압의 관계이다.

여기서, P형 반도체영역(912)의 면적 및 N형 반도체영역(913)의 면적은, 모두 도 2에 나타낸 반도체장치(90)와 동일하게 설정하고 있으므로, 특성 C1 및 D1은, 각각 도 3에 나타낸 특성 C 및 D와 같다.

한편, X1점과 N형 반도체영역(913)과의 사이의 거리가 커진 것으로, 그 사이의 저항값(저항 R1과 저항 R11과의 저항값의 합계)이 커지고, 특성 B1의 기울기는, 특성 B보다도 상당히 완만해진다.

이 결과, 외부단자 CT와 X1점과의 사이의 전위차가 약 0.6V에 도달하고, 모듈레이션이 발생하기 시작하는 모듈레이션 전압 Vmod(Z점으로 표시되는 전압)에 도달해도, 전류는 거의 흐르지 않고, 외부단자 CT와 외부단자 ET와의 사이의 전위차도 작게 스냅백을 억제할 수 있다. 여기서, 저항 R13을 흐르는 전류 ic는 0이므로, Z점에서는, Vmod=R13×id의 관계가 성립되어 있고, 저항 R13의 저항값이 크기 때문에, 적은 전류 id로 IGBT의 컬렉터를 온할 수 있다. 여기서, id는, MOSFET 소자의 동작전류, 즉 전류경로(1)에 흐르는 전류이고, 여기서는, 특히 Z점에서의 전류값를 가리킨다. 또한, 전류 ic는, IGBT 소자의 동작전류, 즉 전류경로(2)에 흐르는 전류이며, Z점은 0이다.

이상 설명한 바와 같이, 반도체장치(100)에 있어서는 스냅백을 억제할 수 있고, 또한, 그 때문에 제2 주표면(MS2)에 차지하는 유효영역의 면적(P형 반도체영역(912)과 N형 반도체영역(913)의 면적의 합)을 작게 할 필요가 없으므로, IGBT 소자의 동작시의 온전압이나 다이오드 소자의 동작시의 순방향전압 Vf가 높아지거나, 각각의 동작시의 국소적 전류밀도가 높아지는 것이 방지된다.

C. 제조방법

다음에 반도체장치(100)의 제조방법에 대하여 도 15∼도 18을 사용하여 설명한다. 이때, 제1 주표면(MS1)측의 구성은, 종래부터 공지의 일반적인 IGBT 또는 MOSFET와 동일한 제조공정을 경유해서 형성되므로, 공지의 기술에 대해서는 설명을 생략한다.

도 15∼도 18은, 제2 주표면(MS2)측의 구조를 얻기 위한 제조공정을 순차적으로 나타내는 단면도이다. 이때, 이하의 설명에서는, 제1 주표면(MS1)측에 있어서는, 제1 주전극(908)으로부터 하층의 구성은 형성된 것으로 한다.

우선, 반도체기판(901)의 제1 주표면(MS1)측에 제1 주전극(908)으로부터 하층의 구성(해당 구성에 대해서는 도면에 나타내는 것은 생략)을 형성한 후, 도 15에 나타내는 공정에 있어서, 반도체기판(901)의 제2 주표면(MS2)에 사진제판과 이방성 에칭에 의해 트렌치 TR을 형성한다.

여기서, 반도체기판(901)의 두께 T는, 반도체장치의 제조과정에 있어서, 반도체 웨이퍼에 깨어짐이나 흠이 생기기 어렵고, 또한, 사진제판공정에 있어서, 노광장치 등에서의 특별한 초점심도조정을 필요로 하지 않는 정도의 두께로 설정되어 있다. 예를 들면 6인치의 반도체 웨이퍼를 예로 들면, 500∼650㎛로 설정되어 있다. 한편, 트렌치 TR의 바닥으로부터, 제1 주표면(MS1)까지의 두께 S는, 온 저항의 감소와 내압을 고려해서 결정되고, 예를 들면 600V의 내압의 반도체장치를 상정했을 경우, 60㎛로 설정된다.

이때, 트렌치 TR의 폭이나 배치 간격은 임의로 설정할 수 있고, 예를 들면 폭 0.2㎛∼100㎛, 배치 간격은 0.5㎛∼500㎛로 설정된다.

다음에, 도 16에 나타내는 공정에 있어서, CVD법 등에 의해, 제2 주표면(MS2)의 전체면에, 트렌치 TR의 폭 이상의 두께의 절연막 ZL을 퇴적함으로써, 트렌치 TR에 절연막 ZL을 매립한다.

다음에, 도 17에 나타내는 공정에 있어서, 이방성 에칭 등에 의해, 에치백을 행하고, 제1 주표면(MS1)의 표면의 절연막 ZL을 제거함으로써 절연체(914)로 구성되는 트렌치 분리구조(911)를 얻는다.

이때, 원하는 특성을 얻기 위해 필요하면, 도 18에 나타내는 공정에 있어서, 이방성 에칭이나 CMP(Chemical Hecbanical Polishing) 등의 연마기술에 의해 제2 주표면(MS2)측을 연마하고, 원하는 기판두께를 얻도록 해도 된다. 이 경우, 연마 후의 기판두께 M과, 두께 T 및 S와의 대소관계는, S<M<T가 되는 것은 말할 필요도 없다.

여기서, P형 반도체영역(912) 및 N형 반도체영역(913)은, 트렌치 분리구조(911)를 형성하기 전에 형성되고, P형 반도체영역(912) 및 N형 반도체영역(913)의 경계부분에 트렌치 분리구조(911)를 형성하는 것이 일반적이지만, 도 18을 사용하여 설명한 연마를 행하는 경우에는, 연마 후에 P형 반도체영역(912) 및 N형 반도체영역(913)을 형성한다.

그 후, 제2 주전극(916)을 구성하는 도전체 재료를, 증착법 등에 의해 퇴적함으로써 제2 주표면(MS2)측의 구조를 얻을 수 있다.

이때, 상기 설명에서는, 제2 주표면(MS2)측의 구성은, 제1 주표면(MS1)측의 구성을 형성한 후에 형성한다고 했지만, 이것에 한정되는 것은 아니며, 트렌치 TR이, 제1 주표면(MS1)측의 구성의 형성시에 지장을 끼치지 않는 것이라면, 제2 주표면(MS2)측의 구성은, 제1 주표면(MS1)측의 구성의 형성 도중에 형성해도 된다.

또한, P형 반도체영역(912) 및 N형 반도체영역(913)이 어닐에 의해 충분하게 활성화되는 것이 바람직하므로, P형 반도체영역(912) 및 N형 반도체영역(913)의 형성 후에 어닐공정이 실시되는 것이 바람직하다.

또한, 제2 주전극(916)의 형성의 타이밍은 상기에 한정되는 것은 아니지만, 금이나 은을 포함하는 다층 금속막으로 구성하므로, 금속오염을 방지하기 위해, 웨이퍼 프로세스의 최종공정으로 형성하는 것이 바람직하다.

D. 변형예

이상 설명한 반도체장치(100)에서는, 반도체기판(901)이, N형 반도체기판으로 구성된 예에 대하여 설명했지만, P형 반도체기판의 경우라도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.

또한, 반도체장치(100)에서는, 제2 주전극(916)에 P형 반도체영역(912) 및 N형 반도체영역(913)을 공통으로 접속한 구성을 가지고, 제2 주전극(916)이 P형 반도체영역(912) 및 N형 반도체영역(913)을 덮는 구성이었으므로, 구조가 간단하고, 외부단자 CT에 접속하기 위한 복잡한 배선 등은 쓰지 않는 구성을 나타냈다. 그러나, 도 19에 나타내는 반도체장치(100A)와 같이, P형 반도체영역(912)에 접속되는 제2 주전극(916a)과, N형 반도체영역(913)에 접속되는 제2 주전극(916b)을 설치하고, P형 반도체영역(912)과 N형 반도체영역(913)으로, 각각 별개의 주전극에 접속되는 구성으로 해도 된다.

이 경우, 제2 주전극(916a)은 저항소자(915)를 통해 외부단자 CT에 접속되는 구성으로 함으로써 N형 반도체영역(913)과 P형 반도체영역(912)과의 사이의 반도체기판(901) 내에서의 저항은, 반도체장치(100)보다도 작게 하여 완료하므로, 트렌치 분리구조(911)의 깊이를 얕게 할 수 있다. 이때, 제2 주전극(916a)에는 저항소자(915) 대신의 전류제한소자로서, 다이오드 소자나 트랜지스터 소자를 접속해도 된다. 이렇게, P형 반도체영역(912)과 N형 반도체영역(913)으로, 각각 별개의 주전극에 접속되는 구성으로 함으로써 다양한 구성을 채용하는 것이 가능해진다.

또한, 반도체장치(100)와 같이, 제2 주전극(916)에 의해, P형 반도체영역(912) 및 N형 반도체영역(913)을 덮는 구성에 있어서는, N형 반도체영역(913)에의 콘택 저항을 P형 반도체영역(912)에의 콘택 저항보다도 높아지도록 제2 주전극(916)의 재질을 선택함으로써 도 19에 나타내는 반도체장치(100A)와 동일한 효과를 얻을 수 있다. 예를 들면 제2 주전극(916)으로서 금, 은 및 백금 등의 일함수가 큰 금속을 사용한다.

또한, 실시예에 있어서는, 트렌치 분리구조(911)를 트렌치 내에 절연체를 매립해서 구성한 예를 나타냈지만, 반도체기판(901)과 반대 도전형으로, 반도체기판(901)과 거의 동일한 불순물 농도를 갖는 고저항 반도체(예를 들면 1200V 내압의 소자에서는 불순물 농도 1×10¹⁴atoms/cm³, 비저항 50∼60옴)를 매립해서 구성해도 된다.

또한, 트렌치 분리구조(911)를 고저항 반도체로 구성하는 경우, 고저항 반도체와 N형 반도체영역(913)과 P형 반도체영역(912)과의 사이에 절연막을 형성해도 되고, 상기 절연막은, 트렌치 분리구조(911) 저부에는, 있어도 없어도 된다.

또한 트렌치 분리구조(911)는, 트렌치 TR 내에 절연물도 고저항 반도체 재료도 매립하지 않고, 트렌치만으로 구성해도 된다.

또한, 본 발명의 적용은 IGBT 소자나 다이오드 소자에 한정되는 것은 아니며, 사이리스터 소자에의 적용도 가능하다.

Claims

반도체기판(901)의 제1 주표면(MS1)에 설치된 제1 주전극(908)과,

상기 반도체기판(901)의 제2 주표면(MS2)에 설치된 제2 주전극(916)과,

상기 제1 주표면(MS2)의 표면 내에 설치된 적어도 1개의 트렌치형 게이트전극(905)을 구비하고, 상기 반도체기판(901)의 두께 방향으로 주전류가 흐르는 반도체장치에 있어서,

상기 반도체기판(901)은,

상기 제2 주표면(MS2)의 표면 내에 설치된 적어도 1개의 트렌치 분리구조(911)와,

상기 제2 주표면(MS2)의 표면 내에 배치된, 제1 도전형의 제1 불순물영역(913) 및 제2 도전형의 제2 불순물영역(912)을 갖고,

상기 적어도 1개의 트렌치 분리구조(911)는,

상기 제2 주표면(MS2)의 표면 내에 설치한 트렌치 내부에, 절연체 또는 상기 반도체기판과는 반대 도전형의 반도체를 매립해서 구성되고, 상기 제1 불순물영역과 상기 제2 불순물영역을 이격하도록 배치된 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 제2 주표면(MS2)에서의 상기 적어도 1개의 트렌치 분리구조(911), 상기 제1 및 제2 불순물영역(913, 912)의 노출면은, 동일평면을 이루고,

상기 제2 주전극(916)은, 상기 적어도 1개의 트렌치 분리구조(911), 상기 제1 및 제2 불순물영역(913, 912) 상을 공통으로 덮도록 배치된 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 제2 주전극(916a, 916b)은, 상기 제1 및 제2 불순물영역을 각각 덮도록 배치되고,

상기 제2 불순물영역(913)을 덮는 상기 제2 주전극(916b)은, 저항소자(915)를 통해 주전극단자에 접속된 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 적어도 1개의 트렌치 분리구조(911)는,

상기 절연체 내부의 전하가, 상기 반도체기판(901) 내의 전하에 대하여 극성이 반대이고, 상기 적어도 1개의 트렌치 분리구조(911)의 전하량의 합계가, 상기 반도체기판(901)의 상기 제2 주표면(MS2)으로부터 상기 적어도 1개의 트렌치 분리구조(911)의 바닥면까지의 영역에서의 상기 반도체기판(901) 내의 전하량과 거의 같은 것을 특징으로 하는 반도체장치.
제1항에 있어서,

상기 적어도 1개의 트렌치 분리구조(911)의 폭은, 0.2㎛∼100㎛의 범위로 설정되고, 배치 간격은 0.5㎛∼500㎛의 범위로 설정되는 것을 특징으로 하는 반도체장치.
반도체기판(901)의 제1 주표면(MS1)에 설치된 제1 주전극(908)과, 상기 반도체기판(901)의 제2 주표면(MS2)에 설치된 제2 주전극(916)과, 상기 제1 주표면(MS2)의 표면 내에 설치된 적어도 1개의 트렌치형 게이트전극(905)을 구비하고, 상기 반도체기판(901)의 두께 방향으로 주전류가 흐르는 반도체장치의 제조방법에 있어서,

(a) 반도체 웨이퍼의 상태에서 상기 제1 주표면(MS1)측의 구성을 형성한 후, 상기 제2 주표면(MS2)의 표면 내에 적어도 1개의 트렌치(TR)를 형성하는 공정과,

(b) 상기 반도체 웨이퍼의 상태에서, 상기 제2 주표면(MS2)의 전체면에 절연체층 또는 상기 반도체기판과는 반대 도전형의 반도체층을 형성하고, 상기 적어도 1개의 트렌치(TR) 내에 상기 절연체층 또는 상기 반도체층을 매립하는 공정과,

(c) 상기 제2 주표면(MS2) 상의 절연체층 또는 상기 반도체층을 제거해서 적어도 1개의 트렌치 분리구조(911)를 얻는 공정을 구비하는 반도체장치의 제조방법.