KR100300674B1 - 리서프확산을가진반도체소자의경사농도에피텍셜기판 - Google Patents

Abstract

반도체칩소자의 에피텍셜기판은 소자칩표면내의 그 소자격리웰중 적어도 하나내에 리서프확산을 가진다. 웰들은 접합확산에 의하여 분리되어 있다. 에피텍셜층의 두께는 주어진 항복전압(펀치-스루전압)용 총전하량의 증가된 백분율을 층의 저부에 배치함으로써 감소된다.

Description

리서프확산을 가진 반도체소자의 경사 농도 에피텍셜기판

본 출원은 1996년 1월 18일 출원된 가출원번호 제60/010,162호의 우선권을 청구하는 것이다.

본 발명은 반도체소자에 관한 것으로, 특히 이중리서프(double resurf)기술을 이용하는 고전압반도체소자의 접합을 수용하기 위한 새로운 에피텍셜 기판(epitaxial substrate)에 관한 것이다.

고전압반도체소자는 통상적으로 고전위차영역 사이에 하나의 저농도영역이 있는 리서프 영역(resurf region)을 이용한다. 이러한 리서프영역은 전압차가 증가함에 따라 공핍되고, 최대전압차가 인가되기 전에 완전히 공핍된다. 이중리서프기술에서는 반대극성을 가진 2개의 리서프영역이 있고, 이 리서프영역들은 인가된 전위차가 증가됨에 따라 공핍된다. 이와 같은 소자와 이중리서프기술을 이용하는 장점은 미국특허 제4,866,495호에 상세히 기술되어 있다.

이중리서프기술을 이용하는 고전압소자내에서는 일극성의 리서프영역이 적당한 불순물(dopant)을 반대극성의 에피텍셜 성장층내로 주입 및 확산시킴으로써 생성된다. 확산된 리서프영역에 의하여 핀치된 에피텍셜영역은 제2리서프영역으로서 이용된다. 고항복전압은 상부(확산된) 리서프층내의 전하가 약 1 x 10¹²㎠로 제어되고, 하부(핀치된 에피텍셜)리서프영역내의 전하가 약 1.5 내지 2 x 10¹²㎠로 제어될때 달성된다. 이러한 구성의 결과중 하나는 확산리서프층의 깊이가 약간 변동됨에 따라 핀치된 에피텍셜영역내의 전하가 상당히 변동되기 때문에, 항복전압에 대한 제어가 상실된다는 것이다. 이러한 효과는 더 두꺼운 에피텍셜층을 사용하여 상쇄시켜야 한다. 그러나, 두꺼운 에피텍셜층은 다음과 같은 몇가지 단점이 있다.

1. 집적회로상에 있는 회로의 여러부분들을 서로 전기적으로 소자격리시키려면, 더 깊은 소자격리확산이 필요하고, 1200℃ 또는 그 이상의 온도에서는 확산시간이 더 오래 소요되며, 이로 인하여 생산량이 저하된다.

2. 1200℃ 또는 그 이상의 온도에서는 확산시간이 너무 오래 걸리기 때문에 더 많은 결함이 생기고, 그 결과 수율이 저하된다.

3. 1200℃ 또는 그 이상의 온도에서는 확산시간이 오래 걸려서, 가로확산이 커지기 때문에 소자격리확산이 더 넓어지게 되고, 이로 인하여 칩상의 가용면적이 감소된다.

본 발명에 의하면, 에피텍셜층의 두께는 실질적으로 감소되지만, 전하분포는 변경된다. 따라서, 저부리서프전하(핀치된 에피텍셜영역)의 대부분(약 75% 이상, 바람직하기로는 80% 이상)이, 즉 에피텍셜의 1 내지 4마이크론 또는 에피텍셜의 25%, 바람직하기로는 20%가 저부내에 들어있다. 에피텍셜의 상부에는 불순물이 약간만 도핑되어있고, 저부리서프전하도 소량만 들어있다.

저부에피텍셜영역내의 증가된 전하는 다음의 두가지 수단중 하나에 의하여 웨이퍼공정초에 도입할 수 있다.

1. 저농도 도핑된 영역의 에피텍셜성장전에 적당한 불순물을 기판웨이퍼내로 주입하고 이를 확산시킨다.

2. 처음에는 고농도 도핑된 얇은 에피텍시(epitaxy)를 성장시킨 다음에 저농도 도핑된 더 두꺼운 에피텍시를 성장시키는 에피텍셜 성장과정을 이용한다.

이에 의하여 결과된 구조에서는 상부(확산된) 리서프영역의 깊이의 변동은 그 밑의 핀치된 영역내에 들어있는 전하에 매우 적은 영향을 준다. 이에 의하여, 주어진 항복전압에 있어서, 매우 얇은 에피텍셜층에 의하여 항복전압을 더 원활하게 제어하게 된다. 얇은 에피텍셜층은 소자격리확산을 형성하는데 필요한 확산처리시간을 감소시키고, 더 작은 가로범위를 가지며, 더 적은 칩면적을 차지한다.

본 발명의 또다른 특징으로서, 완성된 소자의 고온역바이어스특성이, 소자표면상에 있는 절연산화막내에 가로방향으로 간격을 두고 있는 폴리실리콘링들을 사용하고, 플라스틱 하우징으로부터 생기는 이온 오염물질들이 채널영역내로 표류하는 것을 방지하기 위하여, 게이트 전극을 피복하는 산화막 위에 금속을 증착시키는 방법을 사용함으로써 실질적으로 개선된다.

완성된 소자의 조잡성은 N 채널레벨 시프트소자내의 NMOS 소자를 부분적으로 단락시키는 이격된 단락바의 사용에 의하여 개선된다.

제1도는 종래의 기술에 의한 에피텍셜층내의 소자격리웰속에 고전압다이오드가 들어있는 칩의 일부를 도시한 단면도.

제2도는 본 발명에 의하여, 더 얇은 에피텍셜층을 사용하고, 항복전압을 원활히 제어할 수 있도록, 전하를 제1도의 에피텍셜층내에 재분포시키는 방법을 도시한 도면.

제3도는 제2도의 칩의 또다른 웰내에 있을 수 있는 N 채널가로전도 MOSFET용으로 본 발명을 이용하는 것을 도시한 도면.

제4도는 본 발명은 고전압 P 채널 MOSFET 내에 실시할 수 있는 방법을 도시한 도면.

제5도는 일부링이 플로팅(floating)된 폴리실리콘링구조로서, 제3도의 소자의 고전압영역을 종료시키기 위한 구조와 N MOSFET의 주기적 단락을 도시한 도면.

제6도는 제5도의 평면도.

제7도는 이온오염물질이 채널구역에 도달하지 못하게 방지하는 소스콘택브리지를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 에피텍셜층 11 : 기판

12 : 양전극 20 : 웰

23 : 소자격리확산 50 : 드레인영역

55 : 베이스 56 : 소스

57 : 게이트전극 60 : 게이트산화막

61 : 게이트 62 : 소스금속

65 : 소스전극 66 : 드레인전극

300 : 하우징

본 발명을 첨부도면에 의하여 더 상세히 설명하면 다음과 같다.

먼저, 제1도에는 종래의 기술에 의한 수평전도다이오드가 도시되어 있고, 접합은 P형기판(11)위에 증착된 단결정실리콘의 N^-에피텍셜층의 N^-웰내에 형성되어 있다. N⁺확산은 단자 “A”를 가진 양전극(12)에 저저항콘택을 제공한다. 링모양의 전극(13)은 소자음극 “K”이다.

에피텍셜층(10)(때로는 “에피”(epi)라고도 한다)는 토폴로지(topology)상 링모양을 가질 수 있는 확산(23)과 같은 하나 이상의 P형 소자격리확산에 의하여 복수개의 소자격리된 웰(20,21,22)로 분할된다. 음극콘택(13)은 P⁺영역(23)상에 증착되어 있다. 확산(23)은 영역이나 웰(20,21,22)을 격리시키기 위하여, 영역(10,11)사이의 P/N 경계를 차단할만큼 충분히 깊어야 한다. 웰(21,22)은 원하는 어떠한 개별소자 또는 집적회로구성내의 다이오드, MOS 게이트소자, 바이폴라소자를 형성하는 어떠한 접합패턴도 포함할 수 있다.

제1도의 소자를 예를 들면, 600볼트 이상의 고전압소자인때에는 링모양의 리서프 P^-영역(30)이 제공될 수 있고, 이러한 영역은 약 1 x 10¹²원자/㎠의 총전하를 가지며, 다이오드의 전극(12,13)사이에 최대역전압이 인가되는 때에는 완전히 공핍되는 경향이 있다. 역바이어스하에서의 펀치스루(punch-through) 항복을 방지하기 위하여, 예를 들면, 600볼트 이상의 고전압인가를 위한 종래 에피텍셜층(10)은 약 20 내지 25마이크론의 두께로 만들어지고, 그 표면에서 측정된 약 3Ω㎝의 균일한 N^-비저항을 가졌다.

상대적으로 두꺼운 에피텍셜층(10)의 결과로서, P형 소자격리확산(23)도 가로확산으로 인하여 상대적으로 넓어지게 된다. 이로 인하여 확산(23)이 칩의 총면적중 상대적으로 큰 부분을 차지하게 되어, 여러가지 접합을 포함하고 있는 웰의 가용면적을 감소시킨다. 그외에도, 두꺼운 에피텍셜층(10)은 개별칩(또는 다이)가 형성되는 웨이퍼의 원가를 상승시키고, 공정시간을 증가시키며, 더 긴 고온공정시간이 필요하기 때문에, 추가손상을 초래한다.

영역(30)의 깊이는 전형적으로 약 5마이크론이다. 이러한 깊이가 제조상 변수로 인하여 변화되면, 에피 핀치 하부영역(30)이, 언더라잉 전하(underlying charge)의 농도가 대에피용적하부영역(30)의 사용에 의하여 감소되지 아니하는 한, 언더라잉 전하에 큰 영향을 주게 된다.

제2도(여기에서는 제1도와 동일한 요소는 동일한 숫자로 표시하였다)에 도시된 바와 같이, 본 발명에 의하여, 제1도의 층(10)내에는 N 캐리어의 동일한 총농도가 채용되고 있으나, 제2도에서 이러한 총농도가 에피텍셜층(10)의 저부에 있는 약간 두꺼운 부분(40)에, 총농도의 큰 백분율이 적용되어 재분포되어 있다. 예를 들면, 영역(40)은 층(10)의 총두께의 10 내지 40%의 두께를 가질 수 있으나, 층(10)의 농도의 2 내지 4배의 농도를 가지게 된다. 그러나, 영역(40)의 두께와 농도의 조합에 의하여 이 영역내의 총전하는 1.2 내지 1.5 x 10¹²㎝^-2로 될 수 있다. 본 발명의 적당한 실시예에서는 영역(40)은 2마이크론의 두께로 되어 있고, 약 7 x 10¹⁵㎝^-3의 도핑농도를 가진다.

전술한 바와 같이, 총전하를 영역(10)내에 재분포시킴으로써 에피텍셜층이나 영역(10)의 두께가 예를 들면, 20마이크론에서 600V의 항복전압용 10마이크론으로 실질적으로 감소된다. 이것은 그 다음에는 실질적으로 소자격리확산(23)을 위하여 필요한 깊이와 그 가로면적도 감소시킨다. 이에 따라, 칩상의 활동회로 또는 활동구성소자용의 면적이 더 많이 보전된다. 그외에도, 확산(23)을 구동시키는데 필요한 시간도 예를 들면, 20마이크론 두께의 에피에 있어서는 24시간인 것이 10마이크론 두께의 에피에 있어서는 6시간으로 크게 단축된다.

끝으로, 리서프영역(30)하의 핀치된 에피영역내의 총전하중 작은 부분만이 에피(영역 10)의 상부에서 얻어진 것이기 때문에, 영역(30)의 깊이변동은 이러한 핀치된 에피영역내의 전하에는 별로 영향을 주지 아니한다.

기판(11)은 종래의 P형 기판으로 할 수 있고, 5 내지 25밀(mil)의 두께를 가질 수 있다. 기판의 비저항은 항복전압요건에 근거하여 선택한다. 예를 들면, 600V 항복전압에 있어서는 기판(11)의 비저항은 약 60Ω㎝이고, 1200V에 있어서는 그 비저항은 약 150Ω㎝이다.

600V 소자용 에피층부분(40)은 먼저 예를 들면, 0.5 내지 1Ω㎝의 비교적 낮은 비저항과 1 내지 4마이크론의 두께로 성장된다. 영역(40)을 위한 두께와 비저항의 조합은 이 층의 총전하가 1.2 내지 1.5 x 10¹²㎝^-2가 되어 에피텍셜 시트저항이 3000 내지 4000Ω/�이 되도록 선택한다.

상대적으로 고농도 도핑된 영역(40)(영역 10에 비하여)도 인 이온이나 비소이온을 직접으로 P형 기판내에 주입한 다음에, 불순물을 1 내지 2마이크론의 깊이로 구동시키기 위한 확산에 의하여 생성할 수 있다. 주입량과 드라이브-인 확산조건은 3000 내지 4000옴/�의 시트저항을 달성할 수 있게 선택한다. 그 다음에, 확산(40)위에 에피(10)를 성장시킨다.

상부 에피층(영역10)의 두께는 P^-리서프영역(30)의 깊이와 고농도 도핑된 영역(40)내의 불순물 종류에 따라 선택한다. 예를 들면, P^-리서프영역(30)이 약 5마이크론의 깊이이고, 영역(40)내에 비소 불순물이 사용된 경우에는 영역(10)용으로 약 8마이크론의 두께가 선택된다. 상부 에피(영역10)의 두께는 P^-리서프영역(30)의 두께를 감소시킴으로써 더 감소시킬 수 있다.

영역(10)의 비저항은 집적회로의 다른 부분에 의하여 부과되는 요건에 따라 2 내지 4Ω㎝로 할 수 있다. 영역(10)의 비저항이 낮으면 낮을수록, P^-리서프영역(30)내의 전하를 제어하기가 그만큼 더 어렵게 된다. 저부에피영역(40)과 상부에피영역(10)의 두께 및 비저항의 선택은 모든 처리단계가 종료될 때, 1.5 내지 2.0 x 10¹²㎝^-2의 핀치 에피전하(P^-리서프영역 30 하에서)또는 2800 내지 3500Ω/�의 핀치에피시트저항을 생성하여야 한다.

영역(10)과 그 부분영역(40)은 인이나 비소로 도핑할 수 있다. 비소는 인보다 낮은 확산계수를 가지며, 따라서 고농도 도핑된 영역(40)으로부터 저농도 도핑된 영역(10)으로 더 적게 자동 도핑되기 때문에, 얇은 영역을 원하는 때에는 비소가 더 유리하다.

제3도는 제2도의 웰(21)내에 가로전도 MOSFET를 형성할 때, 본 발명을 어떻게 사용할 수 있는가를 도시한 것이다. 여기에서도, 제2도와 동일한 부분들은 동일한 숫자로 표시하였다. 제3도에서는 접합패턴에 링모양의 리서프확산(51)에 의하여 둘러싸인 제어드레인확산(50)이 포함되어 있다. 소스링(56)이 들어있는 링모양의 P형 베이스(55)가 영역(10)의 상단면내로 확산된다. 적당한 게이트 산화물(60)이 폴리실리콘 게이트링(61) 아래에 형성되어 있고, 웰(10)의 전체표면이 패시베이션(passivation)산화막(62)으로 덮여있다. 링모양의 소스전극(65)이 소스(56) 및 베이스(55)에 접속되어 있고, 드레인 전극(66)은 드레인 영역(50)과 접속되어 있다. 게이트 전극(57)은 폴리실리콘 게이트(61)에 접속되어 있다.

동작에 있어서, 제3도의 구조는 소스전극(65)과 드레인전극(66)사이의 높은 역전압(예: 600V 이상)을 견디게 된다. 장치를 턴온시키려면, 게이트(61)에 전압을 인가하고, 이에 의하여 베이스(55)내의 채널영역이 반전된다. 이때, 전자전류는 소스전극(65)으로부터 역채널을 거쳐 리서프확산(51)하에, 드레인(66)으로 흐를 수 있다.

제3도에 도시된 접합패턴은 다른 공지된 접합패턴으로도 할 수 있고, 세포형, 깍지낀 모양(interdigitated)등으로도 할 수 있다.

600V 실시예에서는 게이트 링(61)의 외측단에서 절연확산(23)의 단부까지의 가로방향거리는 약 25마이크론이다. 게이트 링(61)의 폭은 약 10마이크론이다. 링(61)의 내측단과 접합(50)의 외측단 사이의 가로거리는 600V 소자에 있어서는 약 70마이크론, 1200V 소자에 있어서는 약 140마이크론이다.

기판(11)은 5 내지 25밀(mil)두께의 60Ω㎝ 붕소도핑된 몸체이다. 에피텍셜층(10)(상부면에서 영역 40의 상단까지 측정된)은 8마이크론 두께이고, 약 3Ω㎝ ± 약 10%의 비저항을 가진다. 영역(40)의 두께는 약 2마이크론이고, 그 시트저항은 3000 내지 4000Ω/□이다. 영역(10,40)은 인이나 비소로 도핑할 수 있다. P^-리서프영역(51)의 깊이는 약 5마이크론으로 할 수 있다. 5마이크론 깊이내의 제조변동은 총전하의 비교적 적은 비율만이 핀치영역내에 있기 때문에, 영역(51) 바로 아래에 있는 “에피 핀치”에는 경미한 영향만을 준다.

1200V 소자의 경우에는 전술한 규격을 그대로 유지할 수 있다. 그러나, 기판의 비저항은 60 내지 150Ω㎝ 정도 증가된다.

제4도는 본 발명을 고전압 PMOS에 의하여 실시하는 것을 도시한 것이다. 제4도에서 제2도 및 제3도와 유사한 구성소자에는 동일한 식별숫자를 붙였다. 이와같이, 제2도 및 제3도의 구조들이 결합되어 있고, 게이트(61)는 P⁺영역(100)과 중앙 P^-영역(101) 사이의 가역채널 위에 놓여있다. 드레인 콘택(6)을 접속시키기 위한 중앙 P⁺콘택영역(102)이 제공되어 있고, 영역(100)의 단부와 접촉하는 N⁺콘택영역(103)도 제공되어 있다. 접지콘택(13)은 P⁺영역(23)에 접속되어 있다.

패시베이션 절연영역(62a)에는 기본실리콘면을 가로지르는 가로방향 전기장을 종료시키는데 도움이 되는, 서로 간격이 떨어진 폴리실리콘판들이 포함될 수 있다. 제5도는 소스전극(65)과 드레인전극(66) 사이의 고전압을 종료시키는 수단으로서 작용하는 용량적으로 결합되어 있는 폴리실리콘 링들을 중첩시킨다는 추가특징과 함께 제3도의 왼쪽 반을 도시한 것이다.

제5도에 도시된 바와 같이, 용량적으로 결합된 폴리실리콘(폴리)링 (200 내지 206)(링은 필요한만큼 사용할 수 있다)을 사용하는 것은 전부터 공지되어 있다. 3개의 링(201,203,205)은 제1폴리레벨상에 놓여있고, 또다른 4개의 링(200,202,204,206)은 제2폴리레벨상에 배치되어 있다. 2개의 폴리층들은 전도될 수 있게 하기 위하여 도핑되어 있다. 2개의 폴리층 사이에는 이를 전기적으로 서로 격리시키기 위하여 약 500나노미터의 유전층(62a)이 제공되어 있다. 제2폴리레벨상의 연속되는 각 링은 제5도에 도시된 바와 같이, 링들이 용량적으로 서로 결합될 수 있도록 2 내지 5마이크로미터씩 간격을 두고 제1폴리레벨상의 가장 가까운 링과 중첩되어 있다. 유전층(62a)은 제1폴리층의 열산화에 의하여 생성하거나, 증착된 산화실리콘이나, 기타 질화규소와 같은 유전성물질로 할 수 있다. 이러한 유전체는 단일갭당 약 100볼트를 견딜 수 있어야 한다. 끝으로, 구조전체를 패시베이션 산화막(62)으로 피복한다.

제1링(200)은 소스(65) 또는 소자를 가로지르는 최저전압과 소자의 최고전위에 접속되어 있는 최종링(206) 또는 드레인(66)에 접속되어 있다. 용량적으로 결합되어 있는 일련의 링들은 소자를 가로지르는 전위강하를 더 작은 이산값으로 분할함으로써 전기장을 고전압소자의 표면 가까이에 집중시키려는 경향을 감소시킨다. 이것은 소자의 항복전압을 개선한다. 그외에도, 제안된 구조는 고전압 소자의 표면을, 제5도의 소자의 상부표면과 접촉하여 있는 위에 놓인 플라스틱 하우징(도시없음)에서 발견되는 이온 오염물질로 인하여, 집적회로내에 통상적으로 존재하는 표류정전하로부터 차폐한다. 링(200 내지 206)은 특히 고온바이어스(HTB)상태에서 시험할때, 고전압소자의 신뢰도를 극적으로 개선한다.

다중링구조는 다이오드, MOSFET IGBT, BJT 등과 같은 수평 또는 수직전도 고전압소자내에 사용할 수 있고, 전통적인 소자와 리서프형소자에도 사용할 수 있다. 폴리실리콘링은 금속이나 실리사이드(silicide)와 같은 다른 도체로 대치할 수 있다.

본 발명의 또다른 특징에 따라, 제5도에 도시된 바와 같이, 플로팅링 종단구조는 제3도 및 제4도에 도시된 유형의 이중리서프소자와 함께 사용된다.

제5도에는 칩내에 채용할 수 있는 레벨시프트회로를 더 “요철있게”(rugged) 만들기 위한 신규구조가 포함되어 있다. 더 상세하게 말하면, P형 본체링(255)은 P형 본체(55)와 동심적으로 확산되고 P^-리서프영역(51)과 인접된다. 이것은 게이트(61)하에 NMOSFET를 형성한다. 서로 간격이 떨어져 있는 복수의 P형 본체단락(256)이 제7도에 도시된 바와 같이, P본체(55)와 P본체(255)를 주기적으로 단락한다.

영역(256)은 그 총채널폭을 감소시키는 N 채널 DMOSFET를 단락한다. 이것은 소자의 포화전류를 감소시키고, 실질적으로 소자의 요철성을 증가시킬 수 있다.

제7도는 플라스틱 하우징 캡(300)내의 이온 오염물질에 대한 개선된 차폐를 제공하기 위한 본 발명의 또다른 특징을 도시한 것이다. 제7도는 제5도 중 작은 일부를 도시한 것이나, 게이트(61)위에 있는 저온산화막(62)의 상단을 가로질러 계속적으로 증착되는 신규소스금속(65)을 추가한 것이다. 더 상세히 말하면, 종래기술에 의한 가로소자에 있어서는 소스금속이 제5도에 도시된 바와 같이 절단되거나 분리되고, 게이트(61) 위에 있는 저온산화막(62)의 상단 너머에 까지 뻗어있지 아니하였다. P 본체(55)와 소스(56)사이의 채널영역은 이온 오염물질에 대하여 매우 민감하다. 본 발명의 일 특징에 따라, 소스금속(62)은 특히 고온에서, 플라스틱 하우징(300)내에 형성되는 이온 오염물질의 이동에 대한 물리적 금속(알루미늄) 차폐를 제공할 수 있도록 민감한 채널영역을 가로질러 뻗어있다. 이리하여, 제7도의 신규금속차폐는 고온역바이어스(HTB)하에서의 소자특성을 실질적으로 개선시킨다.

이상에서, 본 발명을 특정한 몇가지 실시예에 관련하여 설명하였으나, 이 기술분야의 전문가들은 본 발명을 여러가지로 변경할 수 있고, 다른 용도도 많다는 것을 알게 된 것이다. 그러므로, 본 발명은 여기에 개선된 바에 한정되지 아니하고, 첨부된 특허청구범위에 의하여서만 한정된다.

Claims (5)

1. 주어진 총전하농도를 가지고 단결정실리콘이 그 위에 증착되어 있는 하나의 에피텍셜층을 가진 평평한 실리콘 기판과, 상기 에피텍셜층이 전반적으로 균일한 두께와 경사진 농도를 가지며, 그 에피텍셜층 내의 총전하량중 적어도 75% 정도가 에피텍셜층의 두께의 나머지를 차지하는 저부내에 있고, 에피텍셜층의 상부면에 P-N접합이 형성되어 있고, 이러한 접합중의 하나에는 에피텍셜층의 두께의 약 75%보다 실질적으로 더 작은 깊이를 가지는 하나의 리서프접합이 포함되어 있고, 이 리서프접합 바로 아래의 에피 핀치가 저농도영역내에 있기 때문에, 리서프접합의 깊이의 경미한 변동은 소자의 동작에 상대적으로 적은 영향을 주는 것을 특징으로 하는 반도체 소자.
2. 제1항에 있어서, 상기 소자는 600볼트 이상의 정격전압을 가지며, 상기 에피텍셜층의 두께가 액 10미크론인 것을 특징으로 하는 반도체 소자.
3. 제2항에 있어서, 상기 에피텍셜층의 총전하량중 적어도 75%가 에피텍셜층의 1 내지 4마이크론 이하의 저부내에 있는 것을 특징으로 하는 반도체 소자.
4. 제3항에 있어서, 상기 에피텍셜층의 1 내지 4마이크론의 저부가 약 3000Ω/�보다 큰 시트저항을 가지며, 에피텍셜층의 8마이크론의 상부가 약 4000Ω/� 보다 큰 시트저항을 가지는 것을 특징으로 하는 반도체 소자.
5. 가로방향으로 일정한 간격을 두고 배치되어 있고, 적어도 제1 및 제2접합 격리구역을 가진 고전압소자용을 된 복수의 칩으로 구성되는 실리콘 웨이퍼를 제조하는 방법으로서, 주어진 역전압정격용으로 선정된 농도를 가진 실리콘 웨이퍼 기판을 선택하는 단계와, 두께가 2마이크론 이하이고, 주어진 도핑원자의 제1농도를 가지는 제1영역을 형성하는 단계와, 상기 제1영역 위에, 두께가 약 7마이크론 이상이고, 제1영역내의 도핑원자와 동일한 극성으로 되어 있으나, 제1영역내의 농도 보다 실질적으로 더 낮은 농도를 가진 주어진 도핑원자의 제2농도를 가지는 하나의 에피텍셜층을 형성하는 단계가 포함하여 이루어진 것으로서, 제1영역 및 에피텍셜층내의 총전하량의 적어도 약 75%가 제1영역내에 배치되어 있는 것을 특징으로 하는 실리콘 웨이퍼 제조방법.

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