CN100442537C - 半导体器件的端子结构及其制造方法 - Google Patents

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Abstract

一种半导体器件具有半导体主体(22)，该半导体主体(22)包括有源区(7)和围绕有源区的端子结构(16)。该端子结构包括串联连接的多个横向晶体管器件(2a至2d)并且从有源区朝着半导体主体的外围边缘(42)延伸，具有齐纳二极管(8)，该齐纳二极管连接到横向器件中之一的栅电极(4)用于控制它的栅电压，以便在横向器件和齐纳二极管的两端分布有源区和外围边缘之间的电压差。该端子结构(16)能够以紧凑的方式耐受较高的电压，且其部件易于以和有源区(7)的部件相同的工艺步骤制备。

Description

半导体器件的端子结构及其制造方法
技术领域
本发明涉及半导体器件例如绝缘栅场效应功率晶体管(一般术语为“MOSFET”)或绝缘栅双极晶体管(一般术语为“IGBT”)的场端子结构，以及用于其的制造方法。
背景技术
半导体器件一般包含包括有源区的半导体主体，在有源区中具有有源结构的阵列。为了避免器件在有源区的周边过早击穿，经常必须包括围绕有源区的场端子结构以避免出现过高的电场。在本领域中公知几种场端子结构，如浮置场电极和浮置场环。例如在1996年B.J.Baliga的“Power Semiconductor Devices”的第81至113页中论述了这些结构，由此将其内容并入这里作为参考材料。
发明内容
本发明设法提供一种改进的端子结构，其能够以紧凑的方式耐受较高的电压。
本发明提供了一种具有半导体主体的半导体器件，该半导体主体包括有源区和围绕有源区的端子结构，该端子结构包括串联连接的多个横向晶体管器件并且从有源区朝着半导体主体的外围边缘延伸，具有齐纳二极管，该齐纳二极管连接到横向器件中之一的栅电极用于控制它的栅电压，以便将有源区和外围边缘之间的电压差分布在横向器件和齐纳二极管的两端。
以将齐纳二极管并入端子结构中的这种方式能够实现由端子结构耐受显著增加的电压。
优选地，齐纳二极管连接在每对相邻的横向晶体管之间。在优选实施例中，每个齐纳二极管都连接在靠近有源区的相应对的横向晶体管的源电极和相应对的另一个横向晶体管的栅电极之间。在可选实施例中，每个齐纳二极管都连接在相应对的横向晶体管的栅电极之间。
有利地，端子结构可具有以与器件的有源区中的部件相同的工艺步骤形成的部件，避免了需要额外的工艺步骤形成端子结构的部件。
例如，每个横向器件都优选包括通过一层栅绝缘材料与半导体主体绝缘的栅电极，横向器件的栅电极和栅绝缘材料层分别以与在有源区中器件的绝缘电极绝缘的绝缘电极和材料层相同的各个工艺步骤形成。
有源区可包括沟槽-栅极半导体器件，且在这种情况下，端子结构的横向晶体管优选是沟槽-栅极晶体管。更具体地，每个横向器件都可包括其中具有栅电极的沟槽，横向器件的沟槽以与有源区中器件的栅极沟槽相同的各个工艺步骤形成。
可选地，有源区可包括平面状的栅极半导体器件，端子结构的横向晶体管是平面状的栅极晶体管。
横向器件可包括在第二相反导电类型的下面区域的上方的第一导电类型的区域，其中有源区包括具有第一导电类型区域的器件，其以与横向器件的第一导电类型区域相同的工艺步骤形成。
有利地，在横向器件的栅电极由多晶硅形成的实施例中，齐纳二极管由以与栅电极相同的工艺步骤沉积的多晶硅形成。例如，齐纳二极管可由横向的结构制成且与相关的横向器件的栅电极整体形成。
本发明进一步提供了一种具有半导体主体的半导体器件的形成方法，该半导体主体包括有源区和围绕有源区的端子结构，该端子结构包括串联连接的多个横向晶体管器件并且从有源区朝着半导体主体的外围边缘延伸，具有齐纳二极管连接到横向器件中之一的栅电极用于控制它的栅电压，以便在横向器件和齐纳二极管两端分布在有源区和外围边缘之间的电压差，其中横向器件的栅电极由多晶硅形成，且该方法包括形成由以与栅电极相同的工艺步骤沉积的多晶硅制成的齐纳二极管。
在优选的实施例中，每个横向器件都包括其中具有栅电极的沟槽，且该方法包括以与有源区中器件的栅极沟槽相同的各个工艺步骤形成横向器件的沟槽。
附图说明
现在将借助例子并参考示意性附图描述本发明的实施例，其中：
图1示出了在本发明的实施例中在端子结构中连接在一起的晶体管器件和齐纳二极管的电路图；
图2示出了根据本发明的沟槽-栅极半导体器件的有源区和端子结构的截面图；
图3示出了图2中半导体器件的拐角部分的有源区和端子结构的截面图；
图4示出了图2中半导体器件的拐角部分的有源区和端子结构的平面图；
图5示出了在本发明另一实施例中在端子结构中连接在一起的晶体管器件和齐纳二极管的电路图；
图6示出了包括图5中结构的沟槽-栅极半导体器件的拐角部分的有源区和端子结构的截面图；
图7示出了图6中半导体器件的拐角部分的有源区和端子结构的平面图；
图8示出了根据本发明的平面状栅极半导体器件的有源区和端子结构的截面图；和
图9示出了图8中半导体器件的拐角部分的有源区和端子结构的截面图。
具体实施方式
应当注意到，各图是示意性的且未按比例绘制。在各图中为了清楚和方便起见，在尺寸上夸大或缩小了这些图各部分的相对尺寸和比例。在改进和不同的实施例中，相同的附图标记一般用于指相应的或相似的部件。
图1示出了用于根据本发明第一实施例的半导体器件的端子结构中使用的串联连接在一起的p沟道MOSFET 2a至2d的串。齐纳二极管8连接在每对相邻的横向晶体管之间。每个齐纳二极管连接在靠近有源区的相应对的横向晶体管的源极和相应对的另一横向晶体管的栅极之间。更具体地，在图1的实施例中，每个MOSFET都具有连接在它的栅电极4和漏电极6之间的齐纳二极管8，设置有它的阴极连接到栅电极。沿着该串，在该串中的第一MOSFET 2a的源电极10连接到该串中的下一个MOSFET 2b的漏电极，等等。MOSFET具有公共的主体区，且所以示出它们的主体端子12连接在一起。借助例子示出了四个MOSFET和齐纳二极管对，但将意识到，根据器件两端支持的电压，可采用不同数目的器件。在以后的截面图中，为了清楚起见，在端子结构中只示出了三个横向器件。
在端子结构中，该串的一端，即第一MOSFET 2a的漏电极，电连接到半导体器件的第一主电极，该串的另一端，即最后的MOSFET 2d的源电极10，电连接到半导体器件的第二主电极。
具有以所示方式连接在一起的图1的MOSFET和齐纳二极管，每个齐纳二极管都用于控制各个MOSFET的栅电压，使得当在它和相关的齐纳二极管两端的电压比它的阈值电压加上二极管的齐纳电压大时，MOSFET将导通。在此交叉处划分在MOSFET和二极管串的两端施加的电位，在半导体主体中近似均匀地分布相关的电场，由此避免了任何的电场浓度引起过早击穿。
在图2中示出了结合图1中所示端子结构的半导体器件的截面图。
该器件的有源区7示于图的左侧，在右侧具有端子结构16。通过例子，所示的有源区包括沟槽-栅极晶体管单元。由第一导电类型(在该例子中为n型)制成的源和漏区9和14被半导体主体22(一般由单晶硅形成)中相反的第二导电类型(即，在该例子中为p型)制成的沟道提供区15隔开。一般由n型多晶硅形成的栅电极11存在于经由区域9和15延伸进入漏区14的下面部分中的沟槽20中。栅电极由一层栅绝缘材料25与半导体主体隔开。在该器件的开态时以公知方式施加给栅电极11的电压信号用于在区域15中引起导电沟道17，且用于控制在源和漏区9和14之间的该导电沟道17中的电流流动。
源区9通过半导体器件的第一主电极接触，第一主电极在该例子中具体化为源电极23。在器件主体的顶主表面22a进行这种接触。所示的例子包括与器件主体接触的“深沟环绕的”源极，其中经由源区9蚀刻凹槽26以能够实现在源电极23与沟道提供区15之间的直接接触。这种结构能够使该器件制备工艺的掩模数减小，这是因为不需要图案化源区的注入的掩模。在EP-A-0889511中公开了具有图2有源区7中所示结构的沟槽-栅极器件的制造方法的例子，由此将其内容并入这里作为参考材料。
借助例子，图2示出了一种垂直的器件结构，其中区域14包括在高电导率(n+)的衬底区14b上由高电阻率(n-，低掺杂)的外延层形成的漏极漂移区14a。该衬底区14b可由与区域14a相同导电类型(在该例子中为n型)制成，以提供一种垂直的MOSFET，或者它可由相反导电类型(在该例子中为p型)制成，以提供一种垂直的IGBT。衬底区14b在该器件主体的底主表面22b上通过半导体器件的第二主电极24接触，第二主电极24在MOSFET的情况下称为漏电极，在IGBT的情况下称为阳电极。
图2中所示的端子结构包括横向沟槽-栅极晶体管单元。每个横向器件都包括在其中具有栅电极31的沟槽30，沟槽30通过栅绝缘材料层32与半导体主体22隔开。绝缘帽34在半导体主体的顶主表面22a(在有源区中限制到沟槽26之间的表面)上方延伸。在开态(尽管在该器件的正常工作期间该横向器件没有导通)时，沟道35形成在漏极漂移区14a中，在沟槽30的任一侧上的p型区15之间延伸。在所示例子中，沟道35将由p型电荷载流子形成。
与有源区相邻的横向器件的漏区连接到源电极23。最外面的横向器件的源区可通过在切割由晶片形成的半导体主体22时所形成的外围边缘42的粗糙表面与漏电极24短接。可选地，区域15可通过在半导体主体表面上方延伸的附加导电连接器连接到漏电极24。
在图2中可以看到，端子结构的沟槽30、栅绝缘材料层32和栅电极31部件对应于具有有源区的沟槽20、栅绝缘材料层25和栅电极11的结构。它们可以以与相应的有源区部件相同的工艺步骤有效地制备，避免需要形成端子结构的这些元件的额外步骤。
当继续穿过端子结构16时，在有源区7中形成器件源区的高掺杂第一导电类型的区域9示于图2(和以后的图)中。可选地，在注入期间可掩蔽端子结构区以形成该区域。在图2的实施例中这是覆盖注入，由此掩蔽端子结构区将需要另外的掩模。
如图1所示，端子结构中横向晶体管的栅电极通过齐纳二极管8连接到各个漏电极。在图3中示出了这个方面的实施。栅电极材料延伸出沟槽30，形成延伸部39。栅极延伸部39(在该例子中由n型多晶硅制成)与p型多晶硅成37接触，与其形成齐纳二极管8。p型多晶硅层37在凹槽26的表面通过金属带38接着电连接到半导体主体的p型区15，除了用于与最靠近有源区的横向器件有关的齐纳二极管，对于其这种连接由源电极23制成。
在回蚀刻该材料以使它与有源区中的沟槽顶部齐平期间，例如通过适当地掩蔽沉积填充栅沟槽的多晶硅材料，可提供多晶硅形成层37和延伸部39。在一种方式中，沉积的多晶硅是原位掺杂的n型，然后经由合适的掩模通过p型注入或扩散来确定该层37。可选地，沉积的多晶硅可以是原位掺杂的p型，且然后可在n型注入或扩散期间掩蔽该层37。在另一种方式中，沉积的多晶硅可以是未掺杂的，且然后可通过适当地掩蔽注入或扩散步骤对其掺杂n或p型以形成元件37和39。
在另一变形中，可通过合适的一系列沉积、掺杂(如果该材料不是原位掺杂的)和蚀刻步骤提供延伸部39，且层37可通过分离的一系列这些步骤形成。
在该实施例和下面讨论的那些实施例中，为了避免需要另外的专用工艺步骤，在端子结构中可以以与源电极相同的工艺步骤形成金属带38(和在图6中的38a)。
如图2、3和6所示，在与顶主表面22a相邻的源区9之间的沟道提供区15中可包括p型区域36，其比沟道提供区15掺杂得更高。这些区域可经由合适掩模的窗口通过注入形成。这些区域以公知的方式用于给出在沟道提供区15和源电极23之间的良好接触。在图3的实施例中它们还可被包括在端子结构中，以增强区域15和金属带38之间的接触。区域36还可比有源区和/或端子结构中的沟道提供区15延伸得更深，以减小相邻沟槽底部附近的电场。
可通过在结构的主要部分中具有邻近的沟槽间距和只增加允许多晶层37和金属带38所必需的间距将端子结构所占用的区域减到最小。例如，如图4示意性所示，齐纳二极管8可朝着半导体主体的一个拐角设置，与半导体主体的外围边缘42相邻。为了说明性目的，没有示出覆盖图4中描绘的元件的半导体器件的部件。在图4的例子中，在端子结构16中五个带形几何形状的沟槽30围绕有源区7。有源区7的沟槽还可具有带形几何形状。将意识到，对于有源区可使用其它几何形状，例如，如四方形或密排的(close-packed)六角形形状。
图1的可选结构示于图5中。在该例子中，每个齐纳二极管8都连接在该串中相应对的相邻横向晶体管的栅极之间。即，第一齐纳二极管的阴极连接到晶体管2d的栅极，且其阳极连接到晶体管2c的栅极，等等。另一个二极管具有连接到晶体管2a的栅极的阴极，和连接到半导体器件的第一主电极的阳极。晶体管2d的栅极连接到半导体器件的第二主电极。
在图5的结构中，晶体管和二极管的串能够支持二极管的齐纳电压的4倍的最大电压降。
在图6中示出了结合图5中所示端子结构的半导体器件的截面图。截面是穿过提供齐纳二极管的区域。例如，在端子结构的剩余部分中的位置的截面可以是与上述图2相同。以与图3的实施例相似的方式，金属带38与n型多晶硅层37接触。与图3相比，图6的金属带38还与靠近有源区7一侧上的相邻横向晶体管的栅电极延伸部39接触，且与半导体主体的p型区15绝缘。在此金属带38用于和齐纳二极管的串连接在一起(而不是继续n型多晶硅层37以接触相邻晶体管的栅极延伸部39，如这将形成背靠背齐纳二极管)。
在图6的实施例中提供另一金属带38a，以提供在最外横向器件的栅电极和它的源区之间的电连接。在此源区通过切割边缘42的工艺接着与漏区短接(或另外的导电连接器可提供这种连接)。
图7是根据图6实施例的半导体主体的拐角部分的平面图，示出了端子结构16中的齐纳二极管的结构。在该例子中，在端子结构中四个带形几何形状的沟槽围绕器件的有源区7。如同图4，为了说明性的目的，没有示出覆盖图7所描绘元件的半导体器件的部件。
在图2所示器件的一般例子中，在端子结构16中横向器件的间距为2.4微米，沟槽宽度为0.5微米。栅绝缘层25是40nm的二氧化硅层，n型区域14a具有1×1016个磷或砷原子每cm3的掺杂级，p型区域具有1×1017硼原子每cm3的掺杂级。栅电极由具有1×1020个磷原子每cm3的掺杂级的n型多晶硅形成。
在图3和6所示的齐纳二极管中，多晶硅层37的p型掺杂级一般可以是1×1019个硼原子每cm3。因此，在该例子中，多晶硅形成元件37和39最初可均匀地掺杂p型到这个级，然后可在增加的1×1020个磷原子每cm3的浓度的n型掺杂剂期间掩蔽该层37，以便在元件39中过掺杂p型掺杂剂。将意识到，可以改变元件37和39的掺杂级以将所得到的二极管的齐纳电压调节到一定程度。
为了提供图3和6中所示的齐纳二极管8，横向器件的间距可局部地增加到例如约15微米。
在图3所示结构的例子中，具有以上给出的参数，与该器件的外围边缘42相邻的晶体管将具有约2.3V的阈值电压，且齐纳二极管约为7.5V。因此晶体管和二极管的组合在约9.8V(或略在该值以上)将开始导通，且将该电压传送到相邻横向器件的源极。因此这将具有在它的源极和区域14a之间的反偏置，使它的阈值电压增加到约3.8V。因此沿着横向器件和二极管的串，在第二晶体管和二极管对的两端支持的电压约为11.3V，等等。利用4对器件的串，端子结构将能够耐受约45V。当横向器件的间距为2.4微米时，提供端子结构只需要9.6微米。
在图5的实施例中，在横向器件和齐纳二极管的串的两端的电压降等于齐纳二极管的齐纳电压的和。例如，使用以上描述的参数，四个齐纳二极管的串将使电压下降到30V。
在以上描述实施例的有源区中的沟槽-栅极器件具有深沟围绕的源极结构。将意识到，本发明同样可应用到其中代替地掩蔽形成源区的注入的结构上。在那种情况下，掩蔽该注入，使得隔开与每个沟槽相邻的源区以允许端子结构中的金属带38在半导体主体的顶主表面22a处接触p型区域15。
本发明可应用到平面状的栅极器件以及沟槽-栅极器件。借助说明在图8和9中示出了使用本发明的平面状栅极器件的截面。这些图分别与图2和3中的那些相似，且如同图2和3，示出了在根据图1的端子结构中设置的有源区和齐纳二极管中具有深沟围绕的源极接触的实施例。如图9所示，平面状的栅电极31′(在该例子中由n型多晶硅制成)在半导体主体22的上方延伸且形成与各个p型多晶硅层37邻接的齐纳二极管8。
虽然以上描述了本发明在有源区中具有MOSFET的器件，但将显而易见的是，例如，在其它器件的范围如IGBT、闸流晶体管或整流器中还可使用端子结构。在有源区的器件包括以与端子结构的部件相同的工艺步骤形成的部件的位置应用尤其是有利的。
将意识到，在以上的例子中提到了特定的导电类型，对于相反的导电类型它在本发明的范围之内，参考由p型代替n型，反之亦然。在图中描绘的例子中，有源区是n沟道器件，其中区域9和14由n型导电性制成，区域15由p型制成，且在区域15中由栅电极11引起电子反型的沟道17。通过使用相反导电类型的掺杂剂，代替这些器件是p沟道器件。在这种情况下，区域9和14由p型导电性制成，区域15由n型制成，且在区域15中由栅电极11引起空穴反型沟道17。此外，在该实施例中，如果横向器件导通，在端子结构中大体上引起的沟道35将是p型区域14a中的电子反型沟道。
从阅读了本公开，其它的变形和修改对于本领域技术人员将是显而易见的。这种变形和修改可包括等效物和在本领域中已经公知的且可使用代替或除了在此已经描述的部件之外的其它部件。
虽然在本申请中已将权利要求表达成部件的具体组合，但应当理解的是，本发明公开的范围还包括任一新颖性的部件或在此明确或含蓄地公开部件的任一新颖性的组合或其所有的概括，不管其是否涉及与存在任一权利要求中所要求的相同发明或者是否减少了与本发明所要解决的相同的一些或所有的技术问题。
还可在单个实施例中组合提供在单独实施例的上下文中描述的部件。相反地，为了简洁起见，在单个实施例的上下文中描述的各种部件还可分离地或以任何合适的子组合提供。由此申请人提出注意，在实施本申请或由此衍生的任何另外的申请期间，可将新的权利要求表达成这种部件和/或这些部件的组合。

Claims (11)

1.一种具有半导体主体(22)的半导体器件，该半导体主体(22)包括有源区(7)和围绕有源区的端子结构(16)，该端子结构包括串联连接的多个横向晶体管器件(2a至2d)并且从有源区朝着半导体主体的外围边缘(42)延伸，具有齐纳二极管(8)，该齐纳二极管连接到横向器件中之一的栅电极(4)用于控制它的栅电压，以便有源区和外围边缘之间的电压差分布在横向器件和齐纳二极管的两端。
2.如权利要求1的半导体器件，其中齐纳二极管(8)连接在每对相邻的横向晶体管(2a至2d)之间。
3.如权利要求2的半导体器件，其中每个齐纳二极管(8)都连接在靠近有源区(7)的相应对的横向晶体管的源电极(10)和相应对的另一个横向晶体管的栅电极(4)之间。
4.如权利要求2的半导体器件，其中每个齐纳二极管(8)都连接在相应对的横向晶体管的栅电极(4)之间。
5如权利要求1的半导体器件，其中每个横向器件(2a至2d)都包括通过栅绝缘材料层(32)与半导体主体(22)绝缘的栅电极(31)，该横向器件的栅电极和栅绝缘材料层分别以与在有源区(7)中器件的被绝缘的电极(11)和对被绝缘的电极进行绝缘的材料层(25)相同的各个工艺形成。
6.如权利要求5的半导体器件，其中有源区(7)包括沟槽-栅极半导体器件，且端子结构(16)的横向晶体管是沟槽-栅极晶体管。
7.如权利要求5或权利要求6的半导体器件，其中每个横向器件(2a至2d)都包括在其中具有栅电极(31)的沟槽(30)，该横向器件的沟槽以与有源区(7)中器件的栅极沟槽(20)相同的各个工艺步骤形成。
8.如权利要求5的半导体器件，其中有源区(7)包括平面状栅极半导体器件，且该端子结构(16)的横向晶体管是平面状栅极晶体管。
9.如权利要求1至6和8中任一项的半导体器件，其中该横向器件(2a至2d)包括第一导电类型的区域(15)，该第一导电类型的区域(15)在第二相反导电类型的下面区域(14a)的上方，且其中有源区(7)包括具有第一导电类型的区域(15)的器件，该区域(15)以与该横向器件的第一导电类型区域相同的工艺步骤形成。
10.如权利要求5、6和8中任一项的半导体器件，其中该横向器件的栅电极(31)由多晶硅形成，且该齐纳二极管(8)由以与栅电极相同的工艺步骤所沉积的多晶硅形成。
11.一种具有半导体主体(22)的半导体器件的形成方法，该半导体主体(22)包括有源区(7)和围绕有源区的端子结构(16)，该端子结构包括串联连接的多个横向晶体管器件(2a至2d)并且从有源区朝着半导体主体的外围边缘(42)延伸，具有齐纳二极管(8)，该齐纳二极管连接到横向器件中之一的栅电极(4)用于控制它的栅电压，以便有源区和外围边缘之间的电压差分布在横向器件和齐纳二极管的两端，其中横向器件的栅电极(31)由多晶硅形成，且该方法包括形成由以与栅电极相同的工艺步骤所沉积的多晶硅制成的齐纳二极管(8)。
12.如权利要求11的方法，其中每个横向器件(2a至2d)都包括在其中具有栅电极(31)的沟槽(30)，且该方法包括以与有源区(7)中器件的栅极沟槽(20)相同的各个工艺步骤形成该横向器件的沟槽。
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