KR102281493B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents

전력 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102281493B1
KR102281493B1 KR1020170015664A KR20170015664A KR102281493B1 KR 102281493 B1 KR102281493 B1 KR 102281493B1 KR 1020170015664 A KR1020170015664 A KR 1020170015664A KR 20170015664 A KR20170015664 A KR 20170015664A KR 102281493 B1 KR102281493 B1 KR 102281493B1
Authority
KR
South Korea
Prior art keywords
region
concentration
forming
trench
conductivity type
Prior art date
Application number
KR1020170015664A
Other languages
English (en)
Other versions
KR20180090928A (ko
Inventor
강수창
홍성조
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020170015664A priority Critical patent/KR102281493B1/ko
Priority to US15/790,484 priority patent/US11056575B2/en
Priority to DE102018102109.7A priority patent/DE102018102109A1/de
Publication of KR20180090928A publication Critical patent/KR20180090928A/ko
Priority to US17/337,596 priority patent/US11855184B2/en
Application granted granted Critical
Publication of KR102281493B1 publication Critical patent/KR102281493B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전력 반도체 소자의 제조 방법은, 기판에 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 드리프트 영역에 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 안에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 도전성 물질을 증착하고 에치백하여, 상기 트렌치 내부에 게이트 전극을 형성하는 단계; 상기 기판에 제2 도전형의 저농도 바디 영역을 형성하고, 상기 저농도 바디 영역에 선택적으로 제1 도전형의 고농도 소스 영역을 형성하는 단계; 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 바디 영역을 개방하는 단계; 상기 바디 영역의 일부에 제2 도전형의 도펀트를 이온 주입하여 제2 도전형의 고농도 바디 컨택 영역을 형성하여, 상기 바디 영역 상에 상기 고농도 소스 영역과 상기 고농도 바디 컨택 영역을 교번해서 형성하는 단계; 및 상기 제2 도전형의 바디 컨택 영역 및 상기 고농도 소스 영역 상에 소스 전극을 형성하는 단계;를 포함하고, 상기 고농도 소스 영역을 형성하는 단계는 상기 기판 상면에서 출발하여, 상기 트렌치 측벽을 따라 길게 연장되어 상기 게이트 전극과 중첩되도록 한다.

Description

전력 반도체 소자 및 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 교번하여 형성되는 소스 및 바디 컨택 영역을 포함하는 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
종래의 트렌치(trench) MOSFET에서는 컨택 형성 방법으로, 기판의 일부를 식각하여 소스 금속을 형성하는 방법을 사용하고 있다. 이러한 방법은 컨택 리세스 에칭(contact recess etching) 이라고 부르는데, 안정되게 소자를 동작시킬 수 있지만, 셀 피치(Cell pitch)를 줄이는 데 한계가 있다. 다른 방법의 컨택 형성 방법으로 자기 정렬 방식이 있기는 하지만, 제조 방법이 복잡하다.
따라서 트렌치 MOSFET 소자에서 안정되게 소자를 동작하면서, 셀 피치도 줄이고, 동시에 단순화된 컨택 형성 방법이 필요하다.
미국 공개특허공보 US 2010/0176446
본 발명의 실시 예들은 안정되게 전력 반도체 소자를 동작하면서, 셀 피치도 줄이고, 동시에 단순화된 컨택 제조 방법을 제공하고자 한다.
본 발명의 제1 측면에 따르면, 기판에 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 드리프트 영역에 복수의 트렌치를 형성하는 단계; 상기 복수의 트렌치 안에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 도전성 물질을 증착하고 에치백하여, 상기 트렌치 내부에 게이트 전극을 형성하는 단계; 상기 기판에 제2 도전형의 저농도 바디 영역을 형성하고, 상기 저농도 바디 영역에 선택적으로 제1 도전형의 고농도 소스 영역을 형성하는 단계; 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 바디 영역을 개방하는 단계; 상기 바디 영역의 일부에 제2 도전형의 도펀트를 이온 주입하여 제2 도전형의 고농도 바디 컨택 영역을 형성하여, 상기 바디 영역 상에 상기 고농도 소스 영역과 상기 고농도 바디 컨택 영역을 교번해서 형성하는 단계; 및 상기 제2 도전형의 바디 컨택 영역 및 상기 고농도 소스 영역 상에 소스 전극을 형성하는 단계;를 포함하고, 상기 고농도 소스 영역을 형성하는 단계는 상기 기판 상면에서 출발하여, 상기 트렌치 측벽을 따라 길게 연장되어 상기 게이트 전극과 중첩되도록 하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법이 제공될 수 있다.
상기 게이트 전극의 상면은 상기 트렌치 깊이의 절반보다 높게 위치할 수 있다.
상기 고농도 소스 영역은 상기 기판에 형성된 제1 깊이와 상기 트렌치 측벽을 따라 형성된 제2 깊이를 갖는 것을 특징으로 하고, 상기 제1 깊이보다, 상기 제2 깊이가 더 깊을 수 있다.
상기 도전성 물질에 제너 다이오드를 형성하는 단계를 더 포함할 수 있다.
상기 제너 다이오드를 형성하는 단계는 상기 도전성 물질에 제2 도전형 이온을 주입하는 단계; 상기 도전성 물질에 패터닝된 마스크 패턴을 형성하는 단계; 및 상기 도전성 물질에 제1 도전형 이온을 주입하는 단계를 포함 할 수 있다.
상기 제너 다이오드는 두꺼운 산화막 위에 형성될 수 있다.
상기 제너 다이오드는 게이트 패드와 상기 소스 전극과 연결될 수 있다.
상기 고농도 소스 영역의 면적이 상기 고농도 바디 컨택 영역의 면적보다 클 수 있다.
본 발명의 제2 측면에 따르면, 기판에 형성된 제1 도전형의 드리프트 영역; 상기 드리프트 영역에 형성된 복수의 트렌치; 상기 복수의 트렌치 안에 형성된 게이트 절연막 및 게이트 전극과 상기 기판에 형성된 도전성 물질; 상기 기판에 형성된 제2 도전형의 저농도 바디 영역; 상기 제2 도전형의 바디 영역에 교번하여 형성된 제1 도전형의 고농도 소스 영역 및 제2 도전형의 고농도 바디 컨택 영역; 상기 게이트 전극 위에 형성된 층간 절연막; 및 상기 기판 상에 형성된 소스 전극;을 포함하고, 상기 고농도 소스 영역은 상기 기판 상면에서 출발하여, 상기 트렌치 측벽을 따라 길게 연장되어 상기 게이트 전극과 중첩되도록 하는 것을 특징으로 하는 전력 반도체 소자가 제공될 수 있다.
상기 소스 영역은 상기 기판에 형성된 제1 깊이와 상기 트렌치 측벽을 따라 형성된 제2 깊이를 갖는 것을 특징으로 하고, 상기 제1 깊이보다, 상기 제2 깊이가 더 깊을 수 있다.
상기 도전성 물질에 형성된 제너 다이오드를 더 포함할 수 있다.
상기 제너 다이오드는 게이트 패드와 상기 소스 전극과 연결될 수 있다.
상기 고농도 소스 영역의 면적이 상기 고농도 바디 컨택 영역의 면적보다 클 수 있다.
본 발명의 실시 예들은 컨택 리세스 에칭이 불필요하기 때문에 공정을 단순화할 수 있다. 기판 표면에 바로 교번하여 형성된 소스 영역과 바디 컨택 영역을 형성함으로써 가능하다. 또한 기판 식각 공정이 없어지면서, 그 만큼 공간 확보가 유리하여 셀 피치를 줄일 수 있다.
또한, 본 발명의 실시 예들은 제너 다이오드를 포함하여 형성함으로써, 소자를 안정되게 동작시킬 수 있다.
또한, 본 발명의 실시 예들은 채널 길이를 감소시키면서 온 저항(Rdson) 특성을 감소시킬 수 있다. 즉, 기판 상부 표면에서 출발하여, 트렌치 측벽을 따라 길게 연장되어 게이트 전극과 중첩되도록 고농도 소스 영역을 형성함으로써 가능하다.
도 1a는 본 발명의 실시 예에 따른 전력 반도체 소자의 평면도를 나타낸 도면이다.
도 1b는 도 1a에서 보여준 전력 반도체 소자를 구성하고 있는 액티브 셀 영역의 한 부분을 확대한 도면이다.
도 2는 본 발명의 실시 예에 따른 전력 반도체 소자의 단면도를 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 전력 반도체 소자의 동작하는 구조를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 전력 반도체 소자의 제조 방법을 나타내는 도면이다.
도 5 내지 도 8은 도 4의 각 과정에 따른 전력 반도체 소자의 단면 구조를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 제너 다이오드의 구조를 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 제너 다이오드의 제조 방법을 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 제너 다이오드를 포함한 전력 반도체 소자의 회로도를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 제너 다이오드를 포함한 전력 반도체 소자의 단면도를 나타낸 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1a는 본 발명의 실시예에 따른 전력 반도체 소자(500)의 평면도를 나타낸 도면이다.
본 발명의 실시예에 따른 전력 반도체 소자는 수백개 이상의 트렌치 모스펫(Trench MOSFET, 미도시) 구조로 구성된다. 트렌치 모스펫 구조를 포함하는 영역을 액티브 셀 영역(450)이라 부르는데, 도 1에 도시된 바와 같이 가장 넓은 면적을 차지하고 있다. 액티브 셀 영역(450)에는 고농도로 이온 주입된 소스 영역(미도시)과 바디 컨택 영역(미도시)이 존재하는데, 이들 소스 영역과 바디 컨택 영역과 전기적으로 연결되는 에미터 전극 또는 소스 전극(200)이 액티브 셀 영역(450)위에 위치한다. 그리고 트렌치 모스펫 구조에 존재하는 게이트 전극과 전기적으로 연결되는 게이트 패드(300)가 아래 쪽 코너에 위치한다. 소스 전극(200)과 게이트 패드(300)는 모두 금속 물질로 구성되는데, 서로 떨어져 형성된다. 그리고 전력 반도체 소자(500)는 제너 다이오드(100)를 포함하고 있다. 제너 다이오드(100)는 소스 전극(200)과 게이트 패드(300) 사이에 배치 된다. 또한 제너 다이오드(100)는 게이트 패드(300) 외곽의 테두리를 감싸는 모양으로 서로 연결되어 형성된다. 제너 다이오드(100)는 2개 또는 3개의 링(ring) 형태로 형성된다. 전력 반도체의 항복 전압(또는 내압)에 따라 링의 개수는 달라질 수 있다.
도 1b는 도 1a에서 보여준 전력 반도체 소자를 구성하고 있는 액티브 셀 영역(450)의 한 부분(450A)을 확대한 도면이다.
도 1b에 도시된 바와 같이, 본 발명의 실시 예에 따른 전력 반도체 소자(500)는 복수의 트렌치(40), 제1 도전형(N)을 갖는 복수의 고농도 소스 영역(80), 제2 도전형(P)을 갖는 복수의 고농도 바디 컨택 영역(90)을 포함한다. 복수의 고농도 소스 영역(80)과 복수의 고농도 바디 컨택 영역(90)을 합쳐서 액티브 영역(80, 90)이라고 부른다. 액티브 영역(80,90)은 트렌치(40) 사이에 형성되는데, Y-Y 방향으로 보았을 때 그 폭이 트렌치(40) 폭보다 더 크다. 액티브 영역(90, 90)에 전자 또는 홀(Hole) 캐리어 들이 이동하는 통로이기 때문에 더 넓은 폭이 필요하다. 여기서 소스 영역(80)과 바디 컨택 영역(90)은 교번하여 형성하고 있다. 고농도 바디 컨택 영역(90)은 고농도 소스 영역(80) 옆에 제2 도전형(P)의 이온을 고농도로 주입하여 형성된다. 고농도 소스 영역(80) 옆에 고농도 바디 컨택 영역(90)이 교대로 형성된다. 이와 같이, 고농도 소스 영역(80)과 고농도 바디 컨택 영역(90) 각각은 서로 반복되는 반복 패턴 구조로 형성된다. 고농도 소스 영역(80)과 고농도 바디 컨택 영역(90)이 순차적으로 반복되는 사다리(ladder) 모양의 패턴 구조가 형성된다. 소스 영역(80)의 면적이 바디 컨택 영역(90)의 면적보다 매우 크게 한 것은 전류를 더 많이 흘려 주기 위해서이다. 주로 소스 영역(80)을 통해 전자가 공급되므로, 더 많은 캐리어들을 흘러 보내기 위해서 면적을 크게 한 것이다. 도 1b에서는 액티브 셀 영역(도 1a, 450)의 일부만을 보여 주고 있다. 이와 같은 패턴들이 무수히 반복되어 트렌치 모스펫을 형성한다.
도 2는 본 발명의 실시 예에 따른 전력 반도체 소자의 단면도를 나타내는 도면이다. 도 3은 본 발명의 실시 예에 따른 전력 반도체 소자가 트렌치 MOSFET으로 동작하는 구조를 나타내는 도면이다.
도 2는 도 1b에서 Y-Y를 절단한 단면을 나타낸다. 도 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 전력 반도체 소자는 기판(10), 드리프트 영역(30), 트렌치(40), 게이트 절연막(55), 도전성 물질의 게이트 전극(50), 저농도 바디 영역(70), 고농도 소스 영역(80), 고농도 소스 에지(source edge) 영역(85), 고농도 바디 컨택 영역(90), 층간 절연막(60) 및 소스 전극인 소스 전극(200)을 포함한다. 여기서, 전력 반도체 소자는 게이트 패드(300) 및 드레인 전극(400)을 더 포함할 수 있다.
이하, 도 2의 본 발명의 실시 예에 따른 전력 반도체 소자의 각 구성요소들의 구체적인 구성을 설명한다.
기판(10)은 에피 층(epi-layer) 또는 실리콘 기판(Si-substrate)일 수 있다. 드레인 영역(20)은 기판(10)의 하부(bottom)에 형성된다. 드레인 영역(20)은 제1 도전형의 고농도(N+) 드레인 영역일 수 있다. 제1 도전형(N형)의 드리프트 영역(N-type drift region, 30)이 기판(10)에 형성된다. 드리프트 영역(30)은 에피택셜 방법으로 증착된 에피 층이다. 드리프트 영역은 고전압을 견뎌야 하기 때문에 드레인 영역보다, 낮은 농도로 도핑된 에피 층을 사용한다.
그리고 트렌치 모스펫 구조를 형성하기 위해, 복수의 트렌치(40)는 드리프트 영역(30)에 형성된다. 액티브 영역은 복수의 트렌치(40) 사이에 형성된다. 게이트 절연막(55) 및 게이트 전극(50)은 복수의 트렌치(40) 안에 형성된다. 게이트 절연막(55) 위에 폴리실리콘(Poly-Si)과 같은 도전성 물질을 증착하고 에치백하여, 복수의 트렌치(40) 내부에 게이트 전극(50)이 형성된다. 게이트 전극(50)은 게이트 절연막(55) 위에 형성된다.
제2 도전형의 저농도(P-) 바디 영역(70)은 액티브 영역에 형성되어 채널의 역할을 한다. 그리고 제2 도전형의 바디 영역(70) 상에 제1 도전형의 고농도 소스 영역(80) 및 제2 도전형의 고농도 바디 컨택 영역(90)이 교번하여 형성된다. 여기서, 고농도 소스 영역(80)은 고농도 소스 에지 영역(85)을 더 포함한다. 고농도 소스 에지 영역(85) 액티브 영역에서 출발하여, 트렌치(40) 측벽을 따라 길게 연장되어 게이트 전극(50)과 중첩되도록 형성된다. 고농도 소스 영역(80)은 액티브 영역에 형성된 제1 깊이와 트렌치(40) 측벽을 따라 형성된 제2 깊이를 가질 수 있다. 고농도 소스 영역(80)의 제1 깊이보다, 제2 깊이가 더 깊게 형성될 수 있다.
고농도 소스 에지(source edge) 영역(85)은 트렌치 기울기 때문에 발생한다. 트렌치 깊이가 깊어질수록 그 트렌치 기울기가 85 내지 89도로 증가한다. 그래서 고농도 소스 영역(80)의 하부는 평평(flat)하지 않고, 양끝 쪽에서 고농도 소스 에지 영역(85)으로 인해 더 깊게 형성된다. 그래서 그만큼 채널(Channel) 길이가 감소될 수 있고, 그에 따라 온 저항(Rdson)이 감소된다.
게이트 전극(50)을 소스 전극(200)과 전기적으로 분리하기 위해, 층간 절연막(60)은 게이트 전극(50) 위에 형성된다. ILD(InterLayer Dielectric)로 지칭되는 층간 절연막(60)은 BPSG(Boro phospho silicate glass)막 및 HLD(High temperature Low pressure Dielectric) 산화막으로 이루어질 수 있다. 층간 절연막(60)은 게이트 전극(50)과 소스 전극(200)을 분리 시킨다.
소스 전극(200)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐(W) 등의 금속 물질을 이용하여 고농도 바디 컨택 영역(90) 및 고농도 소스 영역(80)에 형성된다.
한편, 도 3에 도시된 바와 같이, 본 발명의 실시 예에 따른 전력 반도체 소자는 N 채널 트렌치 MOSFET으로 동작하게 된다.
우선, 턴 온(Turn on) 동작에 대해서 설명하기로 한다. 턴 온 동작시, 게이트 전극(50)의 게이트 패드(300)에 양극(+) 전압을 인가시키면, 트렌치(40) 측면에 전자가 축적된다. 결국, 저농도 바디 영역(70) 내에 전자에 의한 반전층인 채널이 형성된다. 이때, 소스 전극에 음극(-) 전압을 인가시키고, 드레인 전극(400)에 양극(+) 전압을 동작 전압만큼 인가시키면, 소스 전극을 통해 주입되는 전자는 고농도 소스 영역(80)을 지나게 된다. 그리고 그 전자는 저농도 바디 영역(70)의 채널을 통해 드리프트 영역(30)에 도달한 후, 고농도 드레인 영역(20)으로 흐르게 된다.
반면, 턴 오프(Turn off) 동작에 대해서 설명하기로 한다. 턴 오프 동작시, 게이트 전극(50)의 게이트 패드(300)에 음극(-) 전압을 인가하면, 반전되었던 채널이 사라진다. 그러면서, 전자에 의한 전류는 차단되고, 소자는 더 이상 동작하지 않게 된다.
도 4는 본 발명의 실시 예에 따른 전력 반도체 소자의 제조 방법을 나타내는 도면이고, 도 5 내지 도 8은 도 4의 각 과정에 따른 전력 반도체 소자의 단면 구조를 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 실시 예에 따른 전력 반도체 소자의 제조 방법은 S101 과정 내지 S107 과정에 따라 수행된다.
이하, 도 4와 도 5 내지 도 8을 참조하여, 전력 반도체 소자의 제조 방법 및 각 과정에 따른 전력 반도체 소자의 구조를 살펴보기로 한다.
도 5에 도시된 바와 같이, S101 과정은 드리프트 영역(30), LOCOS 형태의 분리막(11) 및 트렌치(40)를 형성한다. 우선, 기판(10)에 제1 도전형의 드리프트 영역(30)이 형성된다. 초기 기판 두께는 매우 얇은 두께를 가지고 있다. 초기 기판에 저농도 도핑된 에피층(epi-layer)을 두껍게 증착하여 드리프트 영역(30)을 포함하는 두꺼운 기판(10)을 형성한다. 기판은 얇은 고농도 에피층(20) 위에 두꺼운 저농도 에피층(30)을 형성하여 형성될 수 있다. 고농도 에피층은 드레인 영역(20)으로 사용할 수 있다. 두꺼운 저농도 에피층(30)은 드리프트 영역으로 활용된다.
복수의 트렌치(40)는 드리프트 영역(30)에 형성한다. 여기서, 복수의 트렌치(40)의 기울기는 85도 내지 90도를 가질 수 있다. 그리고 1 내지 3 um 깊이를 갖는 트렌치(40)가 드라이 에칭(dry etching) 공정을 이용하여 형성될 수 있다. 이때, 복수의 트렌치(40)를 형성시킬 때, 저농도 바디 영역(70)과 고농도 소스 영역(80)의 깊이를 조절하기 위해, 기울기를 85 내지 89도를 유지하도록 에피텍셜 웨이퍼가 에칭될 수 있다.
도 6에 도시된 바와 같이, S102 과정은 복수의 트렌치(40) 안에 게이트 절연막(55)을 형성하고, 게이트 절연막(55) 위에 도전성 물질(50)을 증착한다. 열 산화 공정을 이용하여 트렌치 측벽에 게이트 절연막(55)을 형성한다. 문턱 전압을 약 1.0 내지 1.2 V로 형성하기 위해서는 20 내지 100 nm의 게이트 절연막(55)의 두께가 필요하다.
게이트 전극(50)을 형성하기 위해, 폴리 실리콘(poly silicon)을 이용한다. 이때, 전극의 저항을 조절하기 위해, 도핑된 폴리 실리콘(doped poly-Si) 또는 도핑되지 않은 폴리 실리콘(undoped poly-Si)를 선택하여 형성시킬 수 있다.
한편, S102 과정은 폴리실리콘 물질을 이용해서, 제너 다이오드를 형성하기 위한 방법이 포함된다. 전력 반도체 소자에서 제너 다이오드 형성 방법 및 구조에 대해서는 도 9 내지 10에서 설명하고자 한다.
이후, S103 과정은 게이트 절연막(55) 위에 증착된 도전성 물질(50)을 에치백하여, 트렌치(40) 내부에 게이트 전극(50)을 형성한다. 여기서, 전력 반도체 성능을 위해, 게이트 전극(50)의 상면은 트렌치(40) 깊이의 절반보다 높게 위치할 수 있다.
본 발명에서는 최종 게이트 폴리 실리콘을 500 내지 1000 nm 남기기 위해, 초기 증착된 폴리실리콘에서 600 내지 900 nm 두께를 식각할 수 있다. 최종 게이트 폴리 실리콘의 두께에 따라 내압, 채널 깊이, 오믹 저항(Ohmic contact) 값이 변하게 된다. 그러므로 전력 반도체 소자의 특성을 고려하여, 최종 게이트 폴리 실리콘의 두께가 조정한다.
도 7에 도시된 바와 같이, S104 과정은 액티브 영역에 제2 도전형의 저농도 바디 영역(70)을 형성한다.
게이트 폴리 에칭 후 저농도 바디 영역(70) 형성을 위해 기판에 이온 주입(implantation)을 진행한다. 저농도 바디 영역(70) 형성을 위해 주입되는 도즈(dose)와 에너지(energy)는 문턱 전압과 온 저항(Rdson) 특성에 맞게 조정될 수 있다.
그리고 S105 과정은 제2 도전형의 바디 영역(70)에 선택적으로 제1 도전형의 고농도 소스 영역(80)을 형성한다. 선택적으로 제1 도전형의 고농도 소스 영역(80)을 형성하기 위해, N+ 포토 스텝과 같은 공정을 통해 형성된 N+ 마스크 패턴을 사용할 수 있다. 고농도 소스 영역(80)을 형성하는 과정은 액티브 영역에서 출발하여, 트렌치(40) 측벽을 따라 길게 연장되어 상기 게이트 전극(50)과 중첩되도록 한다. 여기서, 고농도 소스 영역(80)은 액티브 영역에 형성된 제1 깊이와 트렌치(40) 측벽을 따라 형성된 제2 깊이를 가질 수 있다. 고농도 소스 영역(80)의 제2 깊이가 제1 깊이보다 더 깊게 형성될 수 있다.
또한, S105 과정은 제1 도전형의 소스 영역(80)을 형성할 때, 제2 도전형의 바디 영역(70)에 기판(10)과 수직 방향에서 이온 주입하거나, 기설정된 각도만큼 기울인 방향에서 이온 주입시켜 제1 도전형의 소스 영역(80)을 형성할 수 있다.
고농도 소스 영역(80)의 이온 주입(implantation)을 진행 시, 트렌치(40)의 측면을 따라 고농도 소스 영역(80)이 길게 도핑 시키는 구조를 가진다. 이러한 구조는 고농도 소스 영역(80)을 저농도 바디 영역(70)의 내부까지 길게 형성시켜, 채널 길이를 줄일 수 있어 문턱 전압을 감소시킨다. 또한, 이러한 구조는 온 저항(Rdson) 특성을 감소시킬 수 있다.
그리고 S105 과정은 게이트 전극(50), 고농도 소스 영역(80) 및 바디 컨택 영역(90)을 덮도록 층간 절연막(60)을 형성한다. 층간 절연막(60)은 CVD(Chemical Vapor Deposition) 절연막(HLD)과 BPSG을 포함한다. CVD 절연막(HLD)은 BPSG 증착 시 보론(boron)이 게이트 전극(50)으로 침투하여, 저항을 변경시키는 것을 방지하는 역할을 한다. 그러므로 약 50 내지 200 nm 두께의 CVD 절연막이 증착될 수 있다.
도 8에 도시된 바와 같이, S106 과정은 고농도 소스 영역(80) 및 바디 영역(70)을 노출 시키기 위해, 컨택 포토(Contact photo) 공정, 컨택 에칭(Contact etching) 공정이 진행된다. 이을 통해 층간 절연막(60)을 식각하여 액티브 셀 영역 모두 개방한다. 컨택 에칭 시, 컨택 에칭 공정은 마스크 패턴이 필요하지 않는 자기 정렬 컨택(Self-Align Contact, SAC) 에칭 공정을 이용한다. 본 발명의 실시 예에 따른 컨택 에칭 공정에서는 1차 건식 또는 습식 에칭만 진행해도 액티브 영역이 노출된다. 이러한 컨택 에칭 공정을 통해 2차와 3차의 추가 에칭을 진행하지 않아도 소스 영역(80) 및 바디 영역(70)이 한꺼번에 노출된다.
그리고 고농도 바디 컨택 영역(90)을 선택적으로 형성하기 위해, 추가 컨택 포토 공정(S106 과정)이 수행된다. 추가 컨택 포토(Additional contact photo) 공정을 통해 마스크 패턴을 형성한다. 그리고 마스크 패턴을 이용하여 저농도 바디 영역(70)에 제2 도전형의 도펀트를 이온 주입하여 제2 도전형의 고농도 바디 컨택 영역(90)을 형성한다. 이로 인해 저농도 바디 영역(70) 상에 고농도 소스 영역(80)과 고농도 바디 컨택 영역(90)을 교번해서 형성된다. 즉, 고농도 소스 영역(80) 사이에 고농도 바디 컨택 영역(90)이 형성된다.
이후, S107 과정은 제2 도전형의 고농도 바디 컨택 영역(90) 및 고농도 소스 영역(80)과 전기적으로 연결되는 소스 전극(200)을 형성한다. 소스 전극(200)을 형성하기 위해, TiN 및 알루미늄(Al)을 증착시켜 소스 전극(200)을 형성한다.
그리고 소프트(soft) 내압과 같은 불량 현상을 개선하기 위해, 또한 수분 침투를 막기 위해, 보호막용(passivation) 막질로 산화막 일종인 TEOS막과 실리콘 질화막(SiN)을 차례로 증착시켜 본 발명의 실시 예에 따른 전력 반도체 소자를 제조한다.
도 9는 본 발명의 실시 예에 따른 제너 다이오드의 구조를 나타낸 도면이다.
도 9에 도시된 바와 같이, 제너 다이오드(100)는 NPNP가 반복되는 구조를 가지고 있다. 고농도의 N+ 영역(120)과 고농도의 P+ 영역(110)이 반복되어 형성될 수 있다. 여기서, 제너 다이오드(100)는 P 형의 불순물을 도핑 시킨 후, ESD 마스크 패턴(115)을 통해 P 형의 불순물을 국부적으로 남기면서, N 형의 불순물(120)을 이온 주입하여 형성될 수 있다.
제너 다이오드(100)는 일반적인 다이오드와 유사한 PN 접합 구조이나 다른 점은 매우 낮고 일정한 항복 전압 특성을 갖고 있어, 역방향으로 어느 일정 값 이상의 항복 전압이 가해졌을 때 전류가 흐른다. 제너 항복과 전자사태 항복 현상을 이용하며, 5.6V 이하에서는 제너 항복이 주 특성이 되고, 그 이상에서는 전자사태 항복 현상이 주 특성이 된다. 제너 다이오드(100)는 과전압으로부터 회로소자를 보호하는 용도로 사용된다. 즉 높은 전압 또는 전류를 가진 ESD 스트레스가 유입될 경우, 소자를 보호하기 위해 필요하다.
도 10은 본 발명의 실시 예에 따른 제너 다이오드의 제조 방법을 나타낸 도면이다.
도 10의 (a)에 도시된 바와 같이, 기판(10)에 두꺼운 산화막인 LOCOS 층(11)을 형성하고, 그 위에 폴리실리콘 또는 금속 등의 도전성 물질(50)을 증착한다. 본 실시예에서는 폴리실리콘을 도전성 물질의 예로 들고자 한다. 도전성 물질(50)인 폴리실리콘은 액티브 셀 영역(450)의 트렌치 내부에도 동시에 증착된다. 그러므로 제너 다이오드(100)에 사용되는 폴리실리콘과 트렌치 MOSFET에 사용되는 폴리실리콘은 전기적으로 연결되어 있다. 다만, ESD 스트레스가 유입되어도, 제너 다이오드(100)에 의해 차단되어 트렌치(40) 내의 게이트 전극(50)으로 스트레스가 유입되지 않고, 소스 전극(200)으로 빠져나가도록 설계되었다. 따라서 정전기(ElectroStatic Discharge, ESD)에 의해 게이트 절연막(55)이 파괴되는 것도 방지할 수 있다. 폴리실리콘(50)에 제2 도전형(P) 이온이 주입된다. 그래서 P+ 로 도핑된 폴리실리콘(110)으로 변화된다. 계속해서, P+ 폴리실리콘(110)에 마스크 패턴(115)을 형성한다. 도 10의 (b)에 도시된 바와 같이, P+ 폴리실리콘(110)에 제1 도전형(N) 이온이 주입된다. 도 10의 (c)에 도시된 바와 같이, 마스크 패턴(115) 아래에 존재하는 P+ 폴리실리콘(110)은 마스크 패턴에 의해 보호를 받아 그대로 유지된다. 나머지 부분이 모두 N+ 로 도핑된 폴리실리콘(120)으로 변화된다.
도 11은 본 발명의 실시 예에 따른 제너 다이오드를 포함한 전력 반도체 소자의 회로도를 나타낸 도면이다.
본 발명의 실시예에 의한 전력 반도체 칩(700)은 제1 및 제2 전력 반도체 소자(500,600)로 구성된다. 각각의 전력 반도체 소자(500,600)는 소스 전극(S1, S2), 드레인 전극(D1, D2), 게이트 전극(G1, G2)이 존재한다. 게이트 전극(G1, G2)은 서로 떨어져 있지만, 드레인 전극(D1, D2)이 서로 하나로 연결되어 있는 구조를 가지고 있다. 그리고 제너 다이오드(100)는 게이트 전극(G1)과 소스 전극(S1) 사이에 배치된다. 여기서 게이트 전극(G1, G2)은 게이트 패드(300)라고 보아도 된다. 제너 다이오드(100)는 전기적으로 게이트 패드(300)와 소스 전극(200)과 연결되어 있는 것이다. 그래서 ESD 스트레스가 게이트 패드(G1, G2)에 유입될 경우, 제너 다이오드(100) 동작에 의해, 트렌치의 게이트 전극(50)으로 스트레스가 유입되지 않고, 소스 전극(S1, S2, 300)으로 빠져 나가도록 설계되었다. 그래서 내부 회로인 트렌치 모스펫(MOSFET)이 보호받는 것이다.
도 12는 본 발명의 실시 예에 따른 제너 다이오드를 포함한 전력 반도체 소자(500)의 단면도를 나타낸 도면이다.
도 12는 도 1a에서 X-X에 대한 단면도이다. 도 12에 도시된 바와 같이, 전력 반도체 소자(500)는 드레인 영역(20), N- 에피텍셜 층(30), P 바디 영역(70), 게이트 전극(50), 절연막(60), 교번하여 형성된 N+ 소스 영역(80, 85) 및 P+ 바디 컨택 영역(90)을 포함한다.
또한 앞서 설명한대로, 전력 반도체 소자(500)는 제너 다이오드(100)도 포함한다. 제너 다이오드(100)는 게이트 패드(300)와 소스 전극(200)과 전기적으로 물리적으로 연결된다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
20: 드레인 영역
30: 드리프트 영역
40: 트렌치
50: 게이트 전극, 도전성 물질
55: 게이트 절연막
60: 층간 절연막
70: 저농도 바디 영역
80, 85: 고농도 소스 영역(N+)
90: 고농도 바디 컨택 영역(P+)
100: 제너 다이오드
200: 소스 전극
300: 게이트 패드
400: 드레인 전극
450: 액티브 셀 영역
500: 제1 전력 반도체 소자
600: 제2 전력 반도체 소자
700: 전력 반도체 칩

Claims (15)

  1. 기판에 제1 도전형의 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역에 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치 안에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 도전성 물질을 증착하고 에치백하여, 상기 트렌치 내부에 게이트 전극을 형성하는 단계;
    상기 기판에 제2 도전형의 저농도 바디 영역을 형성하고, 상기 저농도 바디 영역에 선택적으로 제1 도전형의 고농도 소스 영역을 형성하는 단계;
    상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 저농도 바디 영역을 개방하는 단계;
    상기 저농도 바디 영역의 일부에 제2 도전형의 도펀트를 이온 주입하여 제2 도전형의 제1 고농도 바디 컨택 영역을 형성하여, 상기 저농도 바디 영역 상에 상기 고농도 소스 영역과 상기 제1 고농도 바디 컨택 영역을 교번해서 형성하는 단계; 및
    상기 제1 고농도 바디 컨택 영역 및 상기 고농도 소스 영역 상에 소스 전극을 형성하는 단계;를 포함하고,
    상기 고농도 소스 영역은 상기 저농도 바디 영역에 형성되고, 평면도에서 상기 고농도 소스 영역의 면적이 상기 제1 고농도 바디 컨택 영역의 면적보다 더 크며,
    상기 고농도 소스 영역을 형성하는 단계는 상기 기판 상면에서 출발하여, 상기 트렌치 측벽을 따라 길게 연장되어 상기 게이트 전극과 중첩되도록 하며,
    상기 고농도 소스 영역은 상기 트렌치와 다른 트렌치 사이의 상기 저농도 바디 영역의 상부 표면의 일부를 가로 질러 연장되고, 상기 저농도 바디 영역, 상기 트렌치, 다른 트렌치, 상기 제1 고농도 바디 컨택 영역 및 제2 고농도 바디 컨택 영역과 접촉하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 전극의 상면은 상기 트렌치 깊이의 절반보다 높게 위치하는 전력 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 고농도 소스 영역은 상기 기판에 형성된 제1 깊이와 상기 트렌치 측벽을 따라 형성된 제2 깊이를 갖는 것을 특징으로 하고, 상기 제1 깊이보다, 상기 제2 깊이가 더 깊은 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 도전성 물질에 제너 다이오드를 형성하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제너 다이오드를 형성하는 단계는
    상기 도전성 물질에 제2 도전형 이온을 주입하는 단계;
    상기 도전성 물질에 패터닝된 마스크 패턴을 형성하는 단계; 및
    상기 도전성 물질에 제1 도전형 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제너 다이오드는 두꺼운 산화막 위에 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
  7. 제4항에 있어서,
    상기 제너 다이오드는 게이트 패드와 상기 소스 전극과 연결되는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 고농도 소스 영역의 면적이 상기 고농도 바디 컨택 영역의 면적보다 큰 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
  9. 기판에 형성된 제1 도전형의 드리프트 영역;
    상기 드리프트 영역에 형성된 복수의 트렌치;
    상기 복수의 트렌치 안에 형성된 게이트 절연막 및 게이트 전극과 상기 기판에 형성된 도전성 물질;
    상기 기판에 형성된 제2 도전형의 저농도 바디 영역;
    상기 제2 도전형의 바디 영역에 교번하여 형성된 제1 도전형의 고농도 소스 영역 및 제2 도전형의 제1 고농도 바디 컨택 영역;
    상기 게이트 전극 위에 형성된 층간 절연막; 및
    상기 제1 도전형의 고농도 소스 영역 및 상기 제2 도전형의 제1 고농도 바디 컨택 영역 상에 형성된 소스 전극;을 포함하고,
    상기 고농도 소스 영역은 상기 저농도 바디 영역에 형성되고, 평면도에서 상기 고농도 소스 영역의 면적이 상기 제1 고농도 바디 컨택 영역의 면적보다 더 크며,
    상기 고농도 소스 영역은 상기 기판 상면에서 출발하여, 상기 트렌치 측벽을 따라 길게 연장되어 상기 게이트 전극과 중첩되며,
    상기 고농도 소스 영역은 상기 트렌치와 다른 트렌치 사이의 상기 저농도 바디 영역의 상부 표면의 일부를 가로 질러 연장하고, 상기 저농도 바디 영역, 상기 트렌치, 다른 트렌치, 상기 제1 고농도 바디 컨택 영역 및 제2 고농도 바디 컨택 영역과 접촉하는 것을 특징으로 하는 전력 반도체 소자.
  10. 제9항에 있어서,
    상기 소스 영역은 상기 기판에 형성된 제1 깊이와 상기 트렌치 측벽을 따라 형성된 제2 깊이를 갖는 것을 특징으로 하고, 상기 제1 깊이보다, 상기 제2 깊이가 더 깊은 것을 특징으로 하는 전력 반도체 소자.
  11. 제9항에 있어서,
    상기 도전성 물질에 형성된 제너 다이오드를 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  12. 제11항에 있어서,
    상기 제너 다이오드는 게이트 패드와 상기 소스 전극과 연결되는 것을 특징으로 하는 전력 반도체 소자.
  13. 제9항에 있어서,
    상기 고농도 소스 영역의 면적이 상기 고농도 바디 컨택 영역의 면적보다 큰 것을 특징으로 하는 전력 반도체 소자.

  14. 제9항에 있어서,
    상기 고농도 바디 컨택 영역은 상기 고농도 소스 영역 하단에 위치하는 것이 아닌 상기 고농도 소스 영역과 동일 높이의 측면에 교번하는 것을 특징으로 하는 반도체 소자.
  15. 제9항에 있어서,
    상기 소스 전극의 일부는 상기 게이트 전극이 형성된 상기 트렌치 내부로 돌출 되고, 상기 소스 전극의 일부는 상기 소스 영역 및 상기 층간 절연막과 직접 접촉하는 것을 특징으로 하는 반도체 소자.
KR1020170015664A 2017-02-03 2017-02-03 전력 반도체 소자 및 그 제조 방법 KR102281493B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170015664A KR102281493B1 (ko) 2017-02-03 2017-02-03 전력 반도체 소자 및 그 제조 방법
US15/790,484 US11056575B2 (en) 2017-02-03 2017-10-23 Power semiconductor device with alternating source region and body contact region and manufacturing method thereof
DE102018102109.7A DE102018102109A1 (de) 2017-02-03 2018-01-31 Leistungshalbleitervorrichtung und herstellungsverfahren dafür
US17/337,596 US11855184B2 (en) 2017-02-03 2021-06-03 Method of manufacturing a power semiconductor device having source region and body contact region formed between trench-type gate electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170015664A KR102281493B1 (ko) 2017-02-03 2017-02-03 전력 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180090928A KR20180090928A (ko) 2018-08-14
KR102281493B1 true KR102281493B1 (ko) 2021-07-23

Family

ID=62910150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170015664A KR102281493B1 (ko) 2017-02-03 2017-02-03 전력 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11056575B2 (ko)
KR (1) KR102281493B1 (ko)
DE (1) DE102018102109A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021136241A (ja) * 2020-02-21 2021-09-13 富士電機株式会社 半導体装置および半導体装置の製造方法
CN112289787B (zh) * 2020-09-17 2024-01-26 南京通华芯微电子有限公司 一种具有多种控制功能的mos器件
TWI809577B (zh) * 2021-11-26 2023-07-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
CN116153966B (zh) * 2023-02-09 2023-12-12 上海功成半导体科技有限公司 超结mos器件结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050035402A1 (en) * 2000-08-28 2005-02-17 Prasad Venkatraman Trench MOSFET with increased channel density
US20130200451A1 (en) * 2012-02-02 2013-08-08 Hamza Yilmaz Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
JP2002270840A (ja) * 2001-03-09 2002-09-20 Toshiba Corp パワーｍｏｓｆｅｔ
GB0312514D0 (en) * 2003-05-31 2003-07-09 Koninkl Philips Electronics Nv Termination structures for semiconductor devices and the manufacture thereof
US7372088B2 (en) 2004-01-27 2008-05-13 Matsushita Electric Industrial Co., Ltd. Vertical gate semiconductor device and method for fabricating the same
KR20100079012A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 반도체 소자의 제조 방법
US20100176446A1 (en) 2009-01-13 2010-07-15 Force Mos Technology Co. Ltd. MOSFET with source contact in trench and integrated schottky diode
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US8466514B2 (en) * 2011-10-17 2013-06-18 Force Mos Technology Co., Ltd. Semiconductor power device integrated with improved gate source ESD clamp diodes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050035402A1 (en) * 2000-08-28 2005-02-17 Prasad Venkatraman Trench MOSFET with increased channel density
US20130200451A1 (en) * 2012-02-02 2013-08-08 Hamza Yilmaz Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact

Also Published As

Publication number Publication date
US11056575B2 (en) 2021-07-06
DE102018102109A1 (de) 2018-08-09
US11855184B2 (en) 2023-12-26
KR20180090928A (ko) 2018-08-14
US20180226495A1 (en) 2018-08-09
US20210288165A1 (en) 2021-09-16

Similar Documents

Publication Publication Date Title
US9059284B2 (en) Semiconductor device
US10847659B2 (en) Termination structure for insulated gate semiconductor device and method
US7777278B2 (en) Lateral semiconductor component with a drift zone having at least one field electrode
JP4621708B2 (ja) 半導体装置及びその製造方法
US9246016B1 (en) Silicon carbide semiconductor device
US7633135B2 (en) Bottom anode Schottky diode structure and method
US9859449B2 (en) Method of forming trench semiconductor device having multiple trench depths
US10483389B2 (en) Silicon carbide semiconductor device
US11855184B2 (en) Method of manufacturing a power semiconductor device having source region and body contact region formed between trench-type gate electrodes
US20200083369A1 (en) Semiconductor device
US11380805B2 (en) Termination structure for insulated gate semiconductor device and method
US10847660B2 (en) Trench semiconductor device having multiple active trench depths and method
US20200365719A1 (en) Superjunction semiconductor device and method of manufacturing a superjunction semiconductor device
USRE48259E1 (en) Semiconductor device
US11824113B2 (en) Manafacturing method for power MOSFET semiconductor device with improved breakdown voltage
KR102020142B1 (ko) 전력 반도체 소자 및 이의 제조방법
CN113707707A (zh) 功率半导体器件及其制造方法
KR20230133567A (ko) 파워 모스펫
KR20160092337A (ko) 초접합 구조체 및 트렌치 게이트를 포함하는 전력 모스형 다이오드의 제조방법

Legal Events

Date Code Title Description
G170 Re-publication after modification of scope of protection [patent]
A201 Request for examination
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant