CN116153966B - 超结mos器件结构及其制备方法 - Google Patents

超结mos器件结构及其制备方法 Download PDF

Info

Publication number
CN116153966B
CN116153966B CN202310099416.2A CN202310099416A CN116153966B CN 116153966 B CN116153966 B CN 116153966B CN 202310099416 A CN202310099416 A CN 202310099416A CN 116153966 B CN116153966 B CN 116153966B
Authority
CN
China
Prior art keywords
ion implantation
conductivity type
region
implantation region
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310099416.2A
Other languages
English (en)
Other versions
CN116153966A (zh
Inventor
栗终盛
柴展
罗杰馨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Gongcheng Semiconductor Technology Co Ltd
Original Assignee
Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Gongcheng Semiconductor Technology Co Ltd filed Critical Shanghai Gongcheng Semiconductor Technology Co Ltd
Priority to CN202310099416.2A priority Critical patent/CN116153966B/zh
Publication of CN116153966A publication Critical patent/CN116153966A/zh
Application granted granted Critical
Publication of CN116153966B publication Critical patent/CN116153966B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种超结MOS器件结构及其制备方法。超结MOS器件结构包括：第一导电类型的衬底；第一导电类型的漂移区，位于衬底的上表面；多个第二导电类型的柱结构，间隔分布于漂移区内；多个栅极结构，与柱结构对应设置，且位于柱结构的上表面；第一导电类型的源区，位于柱结构内；源极金属层，至少与源区相接触；反向MOS结构，位于漂移区内，且位于相邻柱结构之间及相邻栅极结构之间；漏极金属层，位于衬底的下表面。本发明的超结MOS器件结构，通过增设所述反向MOS结构，改变了所述漂移区的载流子分布，降低了所述超结MOS器件结构反向恢复时的尖峰电流，从而改善所述超结MOS器件结构的反向恢复特性。

Description

超结MOS器件结构及其制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种超结MOS器件结构及其制备方法。
背景技术
相对于传统的MOSFET (金属氧化物半导体场效应晶体管，Metal-Oxide-Semiconductor Field-Effect Transistor)，超结MOSFET在N-漂移区中存在交替排列的N型柱和P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡；但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管(简称体二极管)，超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。通常当阳极电压高于阴极电压0.7V时，体二极管开启。由于超结MOSFET中P型柱的存在，体二极管的P区与N区接触面积远大于传统MOSFET，开启时，阳极向漂移区注入大量空穴，阴极向漂移区注入大量电子，大量的可以自由移动载流子存储在漂移区中。而在其体二极管反向恢复过程中，这些存储在漂移区中的大量载流子在电场作用下短时间内被抽出，从而使超结MOSFET体二极管反向恢复较硬，反向恢复特性较差。
发明内容
鉴于上述现有技术的不足，本发明的目的在于提供一种超结MOS器件结构及其制备方法，旨在解决现有超结MOS器件结构存在的漂移区中的大量载流子在电场作用下短时间内被抽出，使得超结MOSFET的体二极管反向恢复较硬，反向恢复特性较差的问题。
第一方面，本发明提供了一种超结MOS器件结构，包括：
第一导电类型的衬底；
第一导电类型的漂移区，位于所述衬底的上表面；
多个第二导电类型的柱结构，间隔分布于所述漂移区内；所述第二导电类型与所述第一导电类型不同；
多个栅极结构，与所述柱结构对应设置，且位于所述柱结构的上表面；
第一导电类型的源区，位于所述柱结构内；
源极金属层，至少与所述源区相接触；
反向MOS结构，位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；
漏极金属层，位于所述衬底的下表面。
本发明的超结MOS器件结构，通过增设所述反向MOS结构，在所述超结MOS器件结构开启时，可以使所述反向MOS结构在体二极管导通之前先导通，从而使得所述衬底提供的电子优先流经所述漂移区通过所述反向MOS结构的沟道导通；由于流经体二极管的电子减少，其注入至所述漂移区的空穴也将减少，改变了所述漂移区的载流子分布，降低了所述超结MOS器件结构反向恢复时的尖峰电流，从而改善所述超结MOS器件结构的反向恢复特性。
在其中一个实施例中，所述反向MOS结构包括：
离子注入区，位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述离子注入区包括第二导电类型的第一离子注入区和第一导电类型的第二离子注入区，所述第二离子注入区位于所述第一离子注入区的上表面；
绝缘隔离结构，位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；
所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距。
在其中一个实施例中，所述绝缘隔离结构的底部低于所述离子注入区的底部；所述源极金属层延伸至所述绝缘隔离结构内的长度大于所述离子注入区的厚度。
在其中一个实施例中，所述栅极结构包括：
栅介质层，至少位于所述柱结构的上表面；
栅极导电层，位于所述栅介质层的上表面。
在其中一个实施例中，所述第一导电类型包括N型且所述第二导电类型包括P型；或所述第一导电类型包括P型且所述第二导电类型包括N型。
第二方面，本发明还提供一种超结MOS器件结构的制备方法，包括：
提供第一导电类型的衬底；
于所述衬底的上表面形成第一导电类型的漂移区；
形成多个第二导电类型的柱结构、多个栅极结构、第一导电类型的源区、源极金属层、反向MOS结构及漏极金属层；所述第二导电类型与所述第一导电类型不同；多个所述柱结构间隔分布于所述漂移区内；所述栅极结构与所述柱结构对应设置，且位于所述柱结构的上表面；所述源区位于所述柱结构内；所述源极金属层至少与所述源区相接触；所述反向MOS结构位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述漏极金属层位于所述衬底的下表面。
本发明的超结MOS器件结构的制备方法中，通过增设所述反向MOS结构，在所述超结MOS器件结构开启时，可以使所述反向MOS结构在体二极管导通之前先导通，从而使得所述衬底提供的电子优先流经所述漂移区通过所述反向MOS结构的沟道导通；由于流经体二极管的电子减少，其注入至所述漂移区的空穴也将减少，改变了所述漂移区的载流子分布，降低了所述超结MOS器件结构反向恢复时的尖峰电流，从而改善所述超结MOS器件结构的反向恢复特性。
在其中一个实施例中，形成多个第二导电类型的柱结构、多个栅极结构、第一导电类型的源区、源极金属层、反向MOS结构及漏极金属层，包括：
于所述漂移区内形成多个所述柱结构及第二导电类型的第一离子注入区，所述第一离子注入区的上表面低于所述漂移区的上表面；
于所述柱结构内形成所述源区，并于所述第一离子注入区的上表面形成第一导电类型的第二离子注入区；所述第一离子注入区与所述第二离子注入区构成离子注入区；
于所述漂移区内形成隔离槽，所述隔离槽位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；
于所述隔离槽内填充绝缘隔离结构；
于所述柱结构的上表面形成所述栅极结构；
于所述填充绝缘隔离结构内形成浅沟槽；
形成源极金属层及所述漏极金属层；所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距。
在其中一个实施例中，所述隔离槽的底部低于所述离子注入区的底部，所述绝缘隔离结构填满所述隔离槽；所述浅沟槽的深度大于所述离子注入区的厚度，所述源极金属层填满所述浅沟槽。
在其中一个实施例中，于所述柱结构的上表面形成所述栅极结构，包括：
于漂移区的上表面形成栅介质材料层；
于所述栅介质层材料层的上表面形成栅极导电材料层；
刻蚀所述栅极导电材料层和所述栅介质材料层，以得到栅极导电层和栅介质层。
在其中一个实施例中，所述第一导电类型包括N型且所述第二导电类型包括P型；或所述第一导电类型包括P型且所述第二导电类型包括N型。
附图说明
为了更清楚地说明本发明实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的超结MOS器件结构的制备方法的流程图；
图2为一实施例中提供的超结MOS器件结构的制备方法中步骤S10所得结构的截面结构示意图；
图3为一实施例中提供的超结MOS器件结构的制备方法中步骤S20所得结构的截面结构示意图；
图4为一实施例中提供的超结MOS器件结构的制备方法中步骤S301所得结构的截面结构示意图；
图5为一实施例中提供的超结MOS器件结构的制备方法中步骤S302所得结构的截面结构示意图；
图6为一实施例中提供的超结MOS器件结构的制备方法中步骤S303所得结构的截面结构示意图；
图7为一实施例中提供的超结MOS器件结构的制备方法中步骤S304所得结构的截面结构示意图；
图8为一实施例中提供的超结MOS器件结构的制备方法中步骤S305所得结构的截面结构示意图；
图9为一实施例中提供的超结MOS器件结构的制备方法中步骤S306所得结构的截面结构示意图；
图10为一实施例中提供的超结MOS器件结构的制备方法中形成源极金属层之后所得结构的截面结构示意图。
附图标记说明：
10、衬底；11、漂移区；12、柱结构；13、离子注入区；131、第一离子注入区；132、第二离子注入区；14、源区；15、隔离槽；16、绝缘隔离结构；17、栅极结构；171、栅介质层；172、栅极导电层；18、浅沟槽；19、源极金属层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明提供了一种超结MOS器件结构的制备方法，如图1所示，所述超结MOS器件结构的制备方法可以包括如下步骤：
S10：提供第一导电类型的衬底；
S20：于所述衬底的上表面形成第一导电类型的漂移区；
S30：形成多个第二导电类型的柱结构、多个栅极结构、第一导电类型的源区、源极金属层、反向MOS结构及漏极金属层；所述第二导电类型与所述第一导电类型不同；多个所述柱结构间隔分布于所述漂移区内；所述栅极结构与所述柱结构对应设置，且位于所述柱结构的上表面；所述源区位于所述柱结构内；所述源极金属层至少与所述源区相接触；所述反向MOS结构位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述漏极金属层位于所述衬底的下表面。
本发明的超结MOS器件结构的制备方法中，通过增设所述反向MOS结构，在所述超结MOS器件结构开启时，可以使所述反向MOS结构在体二极管导通之前先导通，从而使得所述衬底提供的电子优先流经所述漂移区通过所述反向MOS结构的沟道导通；由于流经体二极管的电子减少，其注入至所述漂移区的空穴也将减少，改变了所述漂移区的载流子分布，降低了所述超结MOS器件结构反向恢复时的尖峰电流，从而改善所述超结MOS器件结构的反向恢复特性。
在步骤S10中，请参阅图1中的S10步骤及图2，提供第一导电类型的衬底10。
作为示例，所述衬底10可以包括但不仅限于掺杂了第一导电类型的掺杂离子的硅衬底或者锗衬底。
作为示例，所述衬底10可以为高掺杂衬底，所述衬底10的掺杂浓度通常大于1019cm-3。
在步骤S20中，请参阅图1中的S20步骤及图3，于所述衬底10的上表面形成第一导电类型的漂移区11。
作为示例，所述漂移区11可以为但不仅限于气相沉积工艺外延形成的外延层，在沉积过程中，通过调整掺入的掺杂离子的浓度以实现其所需的掺杂浓度。
作为示例，所述漂移区11为低掺杂区，即所述漂移区11的掺杂浓度通常低于所述衬底10的掺杂浓度；譬如，所述漂移区11的掺杂浓度可以为1015cm-3~5*1016cm-3；具体的，所述漂移区11的掺杂浓度可以为1015cm-3、1016cm-3、2*1016cm-3、3*1016cm-3、4*1016cm-3或5*1016cm-3等等。
需要说明的是，所述漂移区11的厚度决定了所述超结MOS器件结构的击穿电压，因而理论上其厚度越厚越好，但如果所述漂移区11的厚度太厚，则会导致所述超结MOS器件结构的体积过大。故综合而言，所述漂移区11的厚度优选为20μm~60μm之间，具体的，所述漂移区11的厚度可以为20μm、30μm、40μm、50μm或60μm等等。
在步骤S30中，请参阅图1中的S30步骤及图4至图10，形成多个第二导电类型的柱结构12、多个栅极结构17、第一导电类型的源区14、源极金属层19、反向MOS结构及漏极金属层（未标示出）；所述第二导电类型与所述第一导电类型不同；多个所述柱结构12间隔分布于所述漂移区11内；所述栅极结构17与所述柱结构12对应设置，且位于所述柱结构12的上表面；所述源区14位于所述柱结构12内；所述源极金属层19至少与所述源区14相接触；所述反向MOS结构位于所述漂移区11内，且位于相邻所述柱结构12之间及相邻所述栅极结构17之间；所述漏极金属层位于所述衬底10的下表面。
作为示例，步骤S30可以包括如下步骤：
S301：于所述漂移区内形成多个所述柱结构及第二导电类型的第一离子注入区，所述第一离子注入区的上表面低于所述漂移区的上表面；
S302：于所述柱结构内形成所述源区，并于所述第一离子注入区的上表面形成第一导电类型的第二离子注入区；所述第一离子注入区与所述第二离子注入区构成离子注入区；
S303：于所述漂移区内形成隔离槽，所述隔离槽位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；
S304：于所述隔离槽内填充绝缘隔离结构；
S305：于所述柱结构的上表面形成所述栅极结构；
S306：于所述填充绝缘隔离结构内形成浅沟槽；
S307：形成源极金属层及所述漏极金属层；所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距。
在步骤S301中，请参阅图4，于所述漂移区11内形成多个所述柱结构12及第二导电类型的第一离子注入区131，所述第一离子注入区131的上表面低于所述漂移区11的上表面。
作为示例，可以通过离子注入的方式形成所述柱结构12和所述第一离子注入区131。
作为示例，所述柱结构12的宽度可以根据实际需要进行设置，本实施例中，所述柱结构12的宽度可以为2μm~6μm之间，具体的，所述柱结构12的宽度可以为2μm、3μm、4μm、5μm或6μm等等。
作为示例，所述柱结构12的底部与所述漂移区11的底部具有间距。
作为示例，所述柱结构12中的掺杂浓度可以为但不仅限于1015cm-3~5*1015cm-3；具体的，所述柱结构12中的掺杂浓度可以为1015cm-3、2*1015cm-3、3*1015cm-3、4*1015cm-3或5*1015cm-3等等。
作为示例，所述第一离子注入区131可以与所述柱结构12经由同一离子注入工艺而形成，所述第一离子注入区131的掺杂浓度可以与所述柱结构12的掺杂浓度相同。
作为示例，所述第一离子注入区131的宽度小于相邻所述柱结构12之间的间距，且所述第一离子注入区131与临近的各所述柱结构12之间均具有间距。
在步骤S302中，请参阅图5，于所述柱结构12内形成所述源区14，并于所述第一离子注入区131的上表面形成第一导电类型的第二离子注入区132；所述第一离子注入区131与所述第二离子注入区132构成离子注入区13。
作为示例，可以通过同一离子注入工艺形成所述源区14和所述第二离子注入区132。
作为示例，所述源区14和所述第二离子注入区132可以均为高掺杂区，通常所述源区14的掺杂浓度和所述第二离子注入区132的掺杂浓度均大于1019cm-3。
作为示例，所述源区14可以自所述栅极结构17的下方延伸至所述栅极结构17远离所述反向MOS结构的一侧。
在步骤S303中，请参阅图6，于所述漂移区11内形成隔离槽15，所述隔离槽15位于所述离子注入区13相对的两侧，且位于所述离子注入区13与所述柱结构12之间。
作为示例，可以采用光刻刻蚀工艺形成所述隔离槽15；具体的，可以采用干法刻蚀工艺刻蚀所述漂移区11以形成所述隔离槽15。
作为示例，所述隔离槽15的底部低于所述离子注入区13的底部。
在步骤S304中，请参阅图7，于所述隔离槽15内填充绝缘隔离结构16。
作为示例，步骤S304可以包括如下步骤：
S3041：采用沉积工艺于所述隔离槽15内及所述漂移区11的上表面形成绝缘隔离材料层（未示出）；
S3042：采用化学机械研磨工艺去除位于所述漂移区11上表面的绝缘隔离材料层，保留于所述隔离槽15内的所述绝缘隔离材料层即为所述绝缘隔离结构16。所述绝缘隔离结构16填满所述隔离槽15。
作为示例，所述绝缘隔离结构16可以包括但不仅限于氧化物层，譬如，氧化硅层等等。
在步骤S305中，请参阅图8，于所述柱结构12的上表面形成所述栅极结构17。
作为示例，步骤S305可以包括如下步骤：
S3051：于漂移区11的上表面形成栅介质材料层（未示出）；具体的，可以采用沉积工艺于所述漂移区11的上表面形成氧化物层（譬如，氧化硅层）作为所述栅介质材料层；
S3052：于所述栅介质层材料层的上表面形成栅极导电材料层（未示出）；具体的，可以采用沉积工艺于所述栅介质层材料层的上表面形成多晶硅层作为所述栅极导电材料层；
S3053：刻蚀所述栅极导电材料层和所述栅介质材料层，以得到栅极导电层172和栅介质层171；具体的，可以采用光刻和干法刻蚀工艺刻蚀所述栅极导电材料层和所述栅介质材料层，以得到栅极导电层172和栅介质层171。所述栅极结构17包括所述栅介质层171和所述栅极导电层172。
作为示例，所述栅极结构17还可以自所述柱结构12的上表面延伸至相邻所述柱结构12之间的所述漂移区11的上表面。
在步骤S306中，请参阅图9，于所述填充绝缘隔离结构16内形成浅沟槽18。
作为示例，可以采用光刻和干法刻蚀工艺形成所述浅沟槽18。
作为示例，所述浅沟槽18位于所述离子注入区13相对的两侧，且与所述离子注入区13具有间距。
作为示例，所述浅沟槽18的深度大于所述离子注入区13的厚度。所述浅沟槽18的深度小于所述绝缘隔离结构16的厚度。
在步骤S307中，请参阅图10，形成源极金属层19及所述漏极金属层（未示出）；所述源极金属层19还位于所述第二离子注入区132的上表面和所述绝缘隔离结构16的上表面，并延伸至所述绝缘隔离结构16内，且位于所述离子注入区13相对的两侧，与所述离子注入区13具有间距。
作为示例，所述源极金属层19填满所述浅沟槽18。
作为示例，可以采用但不仅限于电镀工艺电镀铜作为所述源极金属层19和所述漏极金属层。
作为示例，位于所述浅沟槽18内的所述源极金属层19、所述离子注入区13和位于所述源极金属层19与所述离子注入区13之间的所述绝缘隔离结构16共同构成所述反向MOS结构。
在一个示例中，所述第一导电类型包括N型且所述第二导电类型包括P型。
在另一个示例中，所述第一导电类型包括P型且所述第二导电类型包括N型。
需要说明的是，图10仅示意出两个所述柱结构12和一个所述反向MOS结构，在实际的实施例中，所述柱结构12的数量可以为大于两个的多个，此时，所述反向MOS结构的数量也可以为多个。
本发明的超结MOS结构的制备方法中，通过引入一个或以上的所述反向MOS结构，由于所述浅沟槽18刻蚀时可以控制反向MOS结构的栅氧层（位于所述源极金属层19与所述离子注入区13之间的所述绝缘隔离结构16）的厚度，所述反向MOS结构的阈值电压Vth也就可控。本发明的超结MOS结构中，所述反向MOS结构的阈值电压Vth可以控制在0.7V以下，在体二极管导通之前所述反向MOS结构优先导通，使电子优先在所述漂移区11内流通，从而使流通至所述柱结构12内部的电子减少，达到平衡漂移区载流子分布的目的。由于体二极管导通变少，其导通时在漂移区积累的空穴载流子也就变少，改善了所述超结MOS结构的反向恢复特性。
在另一个实施例中，请结合图1至图9继续参阅图10，本发明还提供一种超结MOS器件结构，所述超结MOS器件结构包括：第一导电类型的衬底10；第一导电类型的漂移区11，所述漂移区11位于所述衬底10的上表面；多个第二导电类型的柱结构12，多个所述柱结构12间隔分布于所述漂移区11内；所述第二导电类型与所述第一导电类型不同；多个栅极结构17，所述栅极结构17与所述柱结构12对应设置，且位于所述柱结构12的上表面；第一导电类型的源区14，所述源区14位于所述柱结构12内；源极金属层19，所述源极金属层19至少与所述源区14相接触；反向MOS结构，所述反向MOS结构位于所述漂移区11内，且位于相邻所述柱结构12之间及相邻所述栅极结构17之间；漏极金属层（未示出），所述漏极金属层位于所述衬底10的下表面。
本发明的超结MOS器件结构，通过增设所述反向MOS结构，在所述超结MOS器件结构开启时，可以使所述反向MOS结构在体二极管导通之前先导通，从而使得所述衬底10提供的电子优先流经所述漂移区11通过所述反向MOS结构的沟道导通；由于流经体二极管的电子减少，其注入至所述漂移区11的空穴也将减少，改变了所述漂移区11的载流子分布，降低了所述超结MOS器件结构反向恢复时的尖峰电流，从而改善所述超结MOS器件结构的反向恢复特性。
作为示例，所述衬底10可以包括但不仅限于掺杂了第一导电类型的掺杂离子的硅衬底或者锗衬底。
作为示例，所述衬底10可以为高掺杂衬底，所述衬底10的掺杂浓度通常大于1019cm-3。
作为示例，所述漂移区11为低掺杂区，即所述漂移区11的掺杂浓度通常低于所述衬底10的掺杂浓度；譬如，所述漂移区11的掺杂浓度可以为1015cm-3~5*1016cm-3；具体的，所述漂移区11的掺杂浓度可以为1015cm-3、1016cm-3、2*1016cm-3、3*1016cm-3、4*1016cm-3或5*1016cm-3等等。
需要说明的是，所述漂移区11的厚度决定了所述超结MOS器件结构的击穿电压，因而理论上其厚度越厚越好，但如果所述漂移区11的厚度太厚，则会导致所述超结MOS器件结构的体积过大。故综合而言，所述漂移区11的厚度优选为20μm~60μm之间，具体的，所述漂移区11的厚度可以为20μm、30μm、40μm、50μm或60μm等等。
作为示例，所述反向MOS结构可以包括：离子注入区13，所述离子注入区13位于所述漂移区11内，且位于相邻所述柱结构12之间及相邻所述栅极结构17之间；所述离子注入区13包括第二导电类型的第一离子注入区131和第一导电类型的第二离子注入区132，所述第二离子注入区132位于所述第一离子注入区131的上表面；绝缘隔离结构16，所述绝缘隔离结构16位于所述离子注入区13相对的两侧，且位于所述离子注入区13与所述柱结构12之间；所述源极金属层19还位于所述第二离子注入区132的上表面和所述绝缘隔离结构16的上表面，并延伸至所述绝缘隔离结构16内，且位于所述离子注入区13相对的两侧，与所述离子注入区13具有间距。
作为示例，位于所述浅沟槽18内的所述源极金属层19、所述离子注入区13和位于所述源极金属层19与所述离子注入区13之间的所述绝缘隔离结构16共同构成所述反向MOS结构。
作为示例，所述柱结构12的宽度可以根据实际需要进行设置，本实施例中，所述柱结构12的宽度可以为2μm~6μm之间，具体的，所述柱结构12的宽度可以为2μm、3μm、4μm、5μm或6μm等等。
作为示例，所述柱结构12的底部与所述漂移区11的底部具有间距。
作为示例，所述柱结构12中的掺杂浓度可以为但不仅限于1015cm-3~5*1015cm-3；具体的，所述柱结构12中的掺杂浓度可以为1015cm-3、2*1015cm-3、3*1015cm-3、4*1015cm-3或5*1015cm-3等等。
作为示例，所述第一离子注入区131可以与所述柱结构12经由同一离子注入工艺而形成，所述第一离子注入区131的掺杂浓度可以与所述柱结构12的掺杂浓度相同。
作为示例，所述第一离子注入区131的宽度小于相邻所述柱结构12之间的间距，且所述第一离子注入区131与临近的各所述柱结构12之间均具有间距。
作为示例，可以通过同一离子注入工艺形成所述源区14和所述第二离子注入区132。
作为示例，所述源区14和所述第二离子注入区132可以均为高掺杂区，通常所述源区14的掺杂浓度和所述第二离子注入区132的掺杂浓度均大于1019cm-3。
作为示例，所述源区14可以自所述栅极结构17的下方延伸至所述栅极结构17远离所述反向MOS结构的一侧。
作为示例，所述绝缘隔离结构16可以包括但不仅限于氧化物层，譬如，氧化硅层等等。
作为示例，所述绝缘隔离结构16的底部低于所述离子注入区13的底部。
作为示例，所述源极金属层19延伸至所述绝缘隔离结构16内的长度大于所述离子注入区13的厚度。
作为示例，所述栅极结构17可以包括：
栅介质层171，所述栅介质层171至少位于所述柱结构12的上表面；
栅极导电层172，所述栅极导电层172位于所述栅介质层171的上表面。
作为示例，所述栅极结构17还可以自所述柱结构12的上表面延伸至相邻所述柱结构12之间的所述漂移区11的上表面。
作为示例，所述栅介质层171可以包括但不仅限于氧化物层（譬如，氧化硅层）；所述栅极导电层172可以包括多晶硅层；具体的，所述栅极导电层172可以为掺杂多晶硅层。
在一个示例中，所述第一导电类型包括N型且所述第二导电类型包括P型。
在另一个示例中，所述第一导电类型包括P型且所述第二导电类型包括N型。
需要说明的是，图10仅示意出两个所述柱结构12和一个所述反向MOS结构，在实际的实施例中，所述柱结构12的数量可以为大于两个的多个，此时，所述反向MOS结构的数量也可以为多个。
应该理解的是，虽然如上的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种超结MOS器件结构，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的漂移区，位于所述衬底的上表面；
多个第二导电类型的柱结构，间隔分布于所述漂移区内；
所述第二导电类型与所述第一导电类型不同；
多个栅极结构，与所述柱结构对应设置，且位于所述柱结构的上表面；
第一导电类型的源区，位于所述柱结构内；
源极金属层，至少与所述源区相接触；
反向MOS结构，位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；
漏极金属层，位于所述衬底的下表面；
所述反向MOS结构包括：离子注入区，位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述离子注入区包括第二导电类型的第一离子注入区和第一导电类型的第二离子注入区，所述第二离子注入区位于所述第一离子注入区的上表面；绝缘隔离结构，位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距；所述绝缘隔离结构的底部低于所述离子注入区的底部；所述源极金属层延伸至所述绝缘隔离结构内的长度大于所述离子注入区的厚度。
2.根据权利要求1所述的超结MOS器件结构，其特征在于，所述栅极结构包括：
栅介质层，至少位于所述柱结构的上表面；
栅极导电层，位于所述栅介质层的上表面。
3.根据权利要求1或2所述的超结MOS器件结构，其特征在于，所述第一导电类型包括N型且所述第二导电类型包括P型；或所述第一导电类型包括P型且所述第二导电类型包括N型。
4.一种超结MOS器件结构的制备方法，其特征在于，包括：
提供第一导电类型的衬底；
于所述衬底的上表面形成第一导电类型的漂移区；
形成多个第二导电类型的柱结构、多个栅极结构、第一导电类型的源区、源极金属层、反向MOS结构及漏极金属层；所述第二导电类型与所述第一导电类型不同；
多个所述柱结构间隔分布于所述漂移区内；所述栅极结构与所述柱结构对应设置，且位于所述柱结构的上表面；
所述源区位于所述柱结构内；所述源极金属层至少与所述源区相接触；
所述反向MOS结构位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述漏极金属层位于所述衬底的下表面；
所述反向MOS结构包括：离子注入区，位于所述漂移区内，且位于相邻所述柱结构之间及相邻所述栅极结构之间；所述离子注入区包括第二导电类型的第一离子注入区和第一导电类型的第二离子注入区，所述第二离子注入区位于所述第一离子注入区的上表面；绝缘隔离结构，位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距；所述绝缘隔离结构的底部低于所述离子注入区的底部；所述源极金属层延伸至所述绝缘隔离结构内的长度大于所述离子注入区的厚度。
5.根据权利要求4所述的超结MOS器件结构的制备方法，其特征在于，形成多个第二导电类型的柱结构、多个栅极结构、第一导电类型的源区、源极金属层、反向MOS结构及漏极金属层，包括：
于所述漂移区内形成多个所述柱结构及第二导电类型的第一离子注入区，所述第一离子注入区的上表面低于所述漂移区的上表面；
于所述柱结构内形成所述源区，并于所述第一离子注入区的上表面形成第一导电类型的第二离子注入区；所述第一离子注入区与所述第二离子注入区构成离子注入区；
于所述漂移区内形成隔离槽，所述隔离槽位于所述离子注入区相对的两侧，且位于所述离子注入区与所述柱结构之间；
于所述隔离槽内填充绝缘隔离结构；
于所述柱结构的上表面形成所述栅极结构；
于所述填充绝缘隔离结构内形成浅沟槽；
形成源极金属层及所述漏极金属层；所述源极金属层还位于所述第二离子注入区的上表面和所述绝缘隔离结构的上表面，并延伸至所述绝缘隔离结构内，且位于所述离子注入区相对的两侧，与所述离子注入区具有间距。
6.根据权利要求5所述的超结MOS器件结构的制备方法，其特征在于，于所述柱结构的上表面形成所述栅极结构，包括：
于漂移区的上表面形成栅介质材料层；
于所述栅介质材料层的上表面形成栅极导电材料层；
刻蚀所述栅极导电材料层和所述栅介质材料层，以得到栅极导电层和栅介质层。
7.据权利要求4至6中任一项所述的超结MOS器件结构的制备方法，其特征在于，所述第一导电类型包括N型且所述第二导电类型包括P型；或所述第一导电类型包括P型且所述第二导电类型包括N型。
CN202310099416.2A 2023-02-09 2023-02-09 超结mos器件结构及其制备方法 Active CN116153966B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310099416.2A CN116153966B (zh) 2023-02-09 2023-02-09 超结mos器件结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310099416.2A CN116153966B (zh) 2023-02-09 2023-02-09 超结mos器件结构及其制备方法

Publications (2)

Publication Number Publication Date
CN116153966A CN116153966A (zh) 2023-05-23
CN116153966B true CN116153966B (zh) 2023-12-12

Family

ID=86361418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310099416.2A Active CN116153966B (zh) 2023-02-09 2023-02-09 超结mos器件结构及其制备方法

Country Status (1)

Country Link
CN (1) CN116153966B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
US8829607B1 (en) * 2013-07-25 2014-09-09 Fu-Yuan Hsieh Fast switching super-junction trench MOSFETs
CN105448997A (zh) * 2016-01-13 2016-03-30 无锡新洁能股份有限公司 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法
DE102018102109A1 (de) * 2017-02-03 2018-08-09 Magnachip Semiconductor, Ltd. Leistungshalbleitervorrichtung und herstellungsverfahren dafür
CN110212026A (zh) * 2019-05-06 2019-09-06 上海功成半导体科技有限公司 超结mos器件结构及其制备方法
CN111769158A (zh) * 2020-05-21 2020-10-13 南京邮电大学 一种具低反向恢复电荷的双沟道超结vdmos器件及制造方法
CN113327984A (zh) * 2021-05-26 2021-08-31 深圳市威兆半导体有限公司 槽栅超结vdmos器件、芯片及终端设备
CN113851542A (zh) * 2021-09-24 2021-12-28 电子科技大学重庆微电子产业技术研究院 一种具有软反向恢复特性的超结mosfet
CN114256331A (zh) * 2021-12-22 2022-03-29 电子科技大学 一种具有异质结的超结逆导型igbt
WO2022111160A1 (zh) * 2020-11-27 2022-06-02 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830532A (zh) * 2019-01-22 2019-05-31 上海华虹宏力半导体制造有限公司 超结igbt器件及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
US8829607B1 (en) * 2013-07-25 2014-09-09 Fu-Yuan Hsieh Fast switching super-junction trench MOSFETs
CN105448997A (zh) * 2016-01-13 2016-03-30 无锡新洁能股份有限公司 改善反向恢复特性及雪崩能力的超结mos器件及其制造方法
DE102018102109A1 (de) * 2017-02-03 2018-08-09 Magnachip Semiconductor, Ltd. Leistungshalbleitervorrichtung und herstellungsverfahren dafür
CN110212026A (zh) * 2019-05-06 2019-09-06 上海功成半导体科技有限公司 超结mos器件结构及其制备方法
CN111769158A (zh) * 2020-05-21 2020-10-13 南京邮电大学 一种具低反向恢复电荷的双沟道超结vdmos器件及制造方法
WO2022111160A1 (zh) * 2020-11-27 2022-06-02 株洲中车时代半导体有限公司 碳化硅器件的元胞结构、其制备方法及碳化硅器件
CN113327984A (zh) * 2021-05-26 2021-08-31 深圳市威兆半导体有限公司 槽栅超结vdmos器件、芯片及终端设备
CN113851542A (zh) * 2021-09-24 2021-12-28 电子科技大学重庆微电子产业技术研究院 一种具有软反向恢复特性的超结mosfet
CN114256331A (zh) * 2021-12-22 2022-03-29 电子科技大学 一种具有异质结的超结逆导型igbt

Also Published As

Publication number Publication date
CN116153966A (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
US10755931B2 (en) Semiconductor device and method of forming including superjunction structure formed using angled implant process
US9385202B2 (en) Semiconductor device having a patterned gate dielectric
TWI412071B (zh) 自對準電荷平衡的功率雙擴散金屬氧化物半導體製備方法
CN107316899B (zh) 半超结器件及其制造方法
JP2018186270A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
US20090140327A1 (en) Semiconductor device and manufacturing method of the same
EP1054451A2 (en) MOS-gated power device having extended trench and doping zone and process for forming same
KR20120123159A (ko) 전하 균형 전계 효과 트랜지스터
JP2011253837A (ja) 炭化珪素半導体装置およびその製造方法
US9000516B2 (en) Super-junction device and method of forming the same
JP2004511910A (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
TW201205780A (en) Semiconductor device
CN110718546A (zh) 在源极接触沟槽中具有集成的伪肖特基二极管的功率mosfet
CN111180522A (zh) 具有超结和嵌氧硅层的半导体器件
JP2005191268A (ja) 半導体装置及びその製造方法
CN111081779A (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
CN107785365B (zh) 集成有结型场效应晶体管的器件及其制造方法
CN106158631A (zh) 带埋层沟槽功率器件及其制作方法
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
CN113488389A (zh) 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法
JP2009016480A (ja) 半導体装置、及び半導体装置の製造方法
CN116153966B (zh) 超结mos器件结构及其制备方法
CN110212026A (zh) 超结mos器件结构及其制备方法
CN111341828A (zh) 超结结构及其制造方法
JP2009105219A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant