CN111341828A - 超结结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结结构，由两层超结子结构叠加而成，两层P型子柱都由填充于对应的子沟槽中的P型子外延层组成，子沟槽都为侧面倾斜且顶部宽度大于底部宽度的结构，位于底层的第一超结子结构的最佳电荷平衡加正负5％的变化范围对应的位置的设置顶部表面，第二超结子结构的最最佳电荷平衡加正负5％的变化范围对应的位置的设置底部表面，使超结结构的击穿位置位于两层超结子结构的接触位置处。本发明还公开了一种超结结构的制造方法。本发明能提高器件性能如击穿电压和雪崩耐量的一致性。

Description

超结结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)结构；本发明还涉及一种超结结构的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路，对于N型器件，只有N型柱提供通路，P型柱不提供；在截止状态下承受反偏电压，这时P型柱和N型柱互相横向耗尽而共同承受，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽即超结沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN型柱即P型柱和N型柱，是一种可以批量生产的超结的制造方法。
如果需要制造更高反偏击穿电压的器件或者更低比导通电阻(Rsp)的器件，都需要PN型柱的步进(pitch)更小，或者器件的PN型柱深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，P型柱的沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是P型柱的沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次P型柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。当沟槽是完全垂直时，可以做到在沟槽的纵向上的各水平位置上都能实现P型柱和N型柱之间的很好的电荷平衡，因此PN型柱浓度的选择比较易于进行。但为了加快沟槽中外延的填充，会把沟槽做成一定的倾斜角，这时在PN型柱不同的水平位置，P柱宽度/N柱宽度的比都是变化的，因此如果假设N型外延层的浓度一致，则纵向上不同位置完全实现电荷平衡所需要的P型柱的掺杂浓度就不同，这时，P型柱浓度的选择的有关内容，还没有披露。
发明内容
本发明所要解决的技术问题是提供一种超结结构，能提高器件性能如击穿电压和雪崩耐量的一致性。为此，本发明还提供一种超结结构的制造方法。
为解决上述技术问题，本发明提供的超结结构包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱。
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
进一步的改进是，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
进一步的改进是，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
进一步的改进是，所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
为解决上述技术问题，本发明提供的超结结构的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层。
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层。
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上。
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外。
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构。
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱。
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构。
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
或者，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
或者，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
进一步的改进是，所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
进一步的改进是，所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
进一步的改进是，所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
本发明超结结构采用两层超结子结构即第一超结子结构和第二超结子结构的叠加结构，第一超结子结构和第二超结子结构的P型子柱都采用填充于对应的子沟槽中的P型子外延层组成，第一子沟槽和第二子沟槽都为侧面倾斜且顶部宽度大于底部宽度的结构，这有利于降低沟槽的刻蚀和填充的难度并加快沟槽中的外延填充速率；同时，本发明为了避免沟槽的侧面倾斜结构对器件的性能如击穿电压和雪崩耐量的均一性的不利影响，本发明结合两侧沟槽和沟槽的外延填充的特性并结合了整个叠加的P型柱和N型柱来对第一超结子结构和第二超结子结构的工艺结构进行设定，具体为，本发明不再将第一超结子结构的最佳电荷匹配位置放置在第一超结子结构的在纵向上的中心位置以及不再将第二超结子结构的最佳电荷匹配位置放置在第二超结子沟槽的在纵向上的中心位置，而是将第一超结子结构和第二超结子结构对应的P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化都设定在第一超结子结构和第二超结子结构的接触位置处，从而能使超结结构在反偏时P型柱的最大电场强度位置趋于第一P型子柱和第二P型子柱的接触位置，这样即使在工艺过程中出现偏差，如子沟槽的刻蚀工艺以及填充工艺出现偏差，最大电场强度位置依然趋于第一P型子柱和第二P型子柱的接触位置，接触位置虽然会有一定的工艺波动，但是不会太大，击穿位置一般都保持的接触位置附近，故能改善器件的击穿电压的一致性；而现有技术中，第一P型子柱和第二P型子柱分别有一个最佳电荷匹配位置，两个最佳电荷匹配位置本身会随工艺波动，而且击穿发生时也不能确定是哪一个P型子柱的最佳电荷匹配位置处先发生击穿，故器件的击穿电压的一致性较差；所以，本发明能改善器件的击穿电压的一致性。
另外，在击穿如雪崩击穿发生时，击穿所产生的电子空穴会分别向正负电压流动，对于空穴，空穴会从第一P型子柱和第二P型子柱的接触位置向第二P型子柱的顶部流动，而第二超结子结构中，耗尽后的所述第二P型子柱的顶部区域的空穴都被耗尽，所以第二P型子柱的顶部区域的负电荷较低，这就和第二N型子柱的顶部区域的电荷平衡性较差，而雪崩击穿所产生的空穴注入到第二P型子柱的顶部区域后，第二P型子柱的顶部区域的电荷平衡性会得到改善；同样，电子会注入到第一N型子柱的底部区域中，也同样能使第一N型子柱的底部区域的电荷平衡性得到改善，这样能增加雪崩耐量且能增加雪崩耐量的一致性。所述本发明能提高器件性能如击穿电压和雪崩耐量的一致性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1C是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；
图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图；
图3是图2所示的超结器件的超结结构在反偏时的电场强度分布图；
图4是采用本发明第二实施例超结结构形成的第一种超结器件的器件结构图；
图5是采用本发明第二实施例超结结构形成的第二种超结器件的器件结构图；
图6是本发明第三实施例超结结构在反偏时的电场强度分布图。
具体实施方式
本发明第一实施例超结结构：
如图1C所示，是本发明第一实施例超结结构的器件结构图；图2是采用本发明第一实施例超结结构形成的超结器件的器件结构图，本发明第一实施例超结结构包括：
第一N型子外延层2，在所述第一N型子外延层2中形成有由第一P型子柱31和第一N型子柱21交替排列形成第一超结子结构。
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层2的表面，在所述第二N型子外延层中形成有由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第一P型子柱31由填充于第一子沟槽102a中的第一P型子外延层组成，所述第一子沟槽102a形成在所述第一N型子外延层2中，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上，由各所述第一P型子柱31之间的所述第一N型子外延层2组成对应的第一N型子柱21。
所述第二P型子柱32由填充于第二子沟槽102b中的第二P型子外延层组成，所述第二子沟槽102b形成在所述第二N型子外延层中，所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内。本发明第一实施例超结结构中，所述第二子沟槽102b正好将所述第一P型子柱31的顶部表面暴露即可，所述第二子沟槽102b没有穿入到所述第一P型子柱31的顶部区域中。
所述第一子沟槽102a和所述第二子沟槽102b的侧面倾角都为88.6度。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱31和所述第二P型子柱32的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱32的P型掺杂总量大于同一水平位置的所述第二N型子柱22的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。较佳为，所述第二P型子柱32的各位置处的掺杂浓度均匀，所述第二N型子柱22的各位置处的掺杂浓度均匀，这样由于所述第二子沟槽的顶部宽度大于底部宽度且侧面倾斜，这就得到从所述第二子沟槽的底部到顶部的方向上，所述第一P型子柱31的掺杂总量会逐渐增加以及所述第一N型子柱21的掺杂总量会逐渐减少。当雪崩击穿发生时，由于所述第二超结子结构耗尽后所述第二P型子柱32中的负电荷会多于所述第二N型子柱22中的正电荷，故雪崩击穿形成的空穴流入到所述第二超结子结构的顶部区域后能增加顶部区域的正电荷，从而能改善顶部区域的电荷平衡，从能提高器件的击穿电压并改善雪崩耐量。
本发明第一实施例超结结构中，所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化的结构能细分为如下几种结构，分别为：
所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
本发明第一实施例超结结构中，还具有特征：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的P型掺杂总量小于同一水平位置的所述第一N型子柱21的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。较佳为，所述第一P型子柱31的各位置处的掺杂浓度均匀，所述第一N型子柱21的各位置处的掺杂浓度均匀，这样由于所述第一子沟槽的顶部宽度大于底部宽度且侧面倾斜，这就得到从所述第一子沟槽的顶部到底部的方向上，所述第一P型子柱31的掺杂总量会逐渐减少以及所述第一N型子柱21的掺杂总量会逐渐增加。当雪崩击穿发生时，由于所述第一超结子结构耗尽后所述第一P型子柱31中的负电荷会少于所述第一N型子柱21中的正电荷，故雪崩击穿形成的电子流入到所述第一超结子结构的底部区域后能增加底部区域的负电荷，从而能改善底部区域的电荷平衡，从能提高器件的击穿电压并改善雪崩耐量。
如图2所示，将本发明第一实施例超结结构应用到超结器件中，图2所示的超结器件为N型超结MOSFET，N型超结MOSFET还包括：栅极结构，P型阱6，源区10，漏区1。所述半导体衬底1为硅衬底且为N型重掺杂，由所述半导体衬底1进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底1减薄后再加上背面离子注入形成。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述漏区1形成于所述超结结构的背面。
所述源区10和所述漏区1都为N+掺杂。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义，在两个相邻的所述P型阱6的间距中形成有JFET注入区7，所述JFET注入区7为N型掺杂。
另外，所述N型超结结构的正面结构还包括层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
本发明第一实施例超结结构采用两层超结子结构即第一超结子结构和第二超结子结构的叠加结构，第一超结子结构和第二超结子结构的P型子柱都采用填充于对应的子沟槽中的P型子外延层组成，第一子沟槽102a和第二子沟槽102b都为侧面倾斜且顶部宽度大于底部宽度的结构，这有利于降低沟槽的刻蚀和填充的难度并加快沟槽中的外延填充速率；同时，本发明第一实施例为了避免沟槽的侧面倾斜结构对器件的性能如击穿电压和雪崩耐量的均一性的不利影响，本发明第一实施例结合两侧沟槽和沟槽的外延填充的特性并结合了整个叠加的P型柱和N型柱来对第一超结子结构和第二超结子结构的工艺结构进行设定，具体为，本发明第一实施例不再将第一超结子结构的最佳电荷匹配位置放置在第一超结子结构的在纵向上的中心位置以及不再将第二超结子结构的最佳电荷匹配位置放置在第二超结子沟槽的在纵向上的中心位置，而是将第一超结子结构和第二超结子结构对应的P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化都设定在第一超结子结构和第二超结子结构的接触位置处，从而能使超结结构在反偏时P型柱的最大电场强度位置趋于第一P型子柱31和第二P型子柱32的接触位置，这样即使在工艺过程中出现偏差，如子沟槽的刻蚀工艺以及填充工艺出现偏差，最大电场强度位置依然趋于第一P型子柱31和第二P型子柱32的接触位置，接触位置虽然会有一定的工艺波动，但是不会太大，击穿位置一般都保持的接触位置附件，故能改善器件的击穿电压的一致性；而现有技术中，第一P型子柱31和第二P型子柱32分别有一个最佳电荷匹配位置，两个最佳电荷匹配位置本身会随工艺波动，而且击穿发生时也不能确定是哪一个P型子柱的最佳电荷匹配位置处先发生击穿，故器件的击穿电压的一致性较差；所以，本发明能改善器件的击穿电压的一致性。
另外，在击穿如雪崩击穿发生时，击穿所产生的电子空穴会分别向正负电压流动，对于空穴，空穴会从第一P型子柱31和第二P型子柱32的接触位置向第二P型子柱32的顶部流动，而第二超结子结构中，耗尽后的所述第二P型子柱32的顶部区域的空穴都被耗尽，所以第二P型子柱32的顶部区域的负电荷较低，这就和第二N型子柱22的顶部区域的电荷平衡性较差，而雪崩击穿所产生的空穴注入到第二P型子柱32的顶部区域后，第二P型子柱32的顶部区域的电荷平衡性会得到改善；同样，电子会注入到第一N型子柱21的底部区域中，也同样能使第二N型子柱22的底部区域的电荷平衡性得到改善，这样能增加雪崩耐量且能增加雪崩耐量的一致性。所述本发明第一实施例能提高器件性能如击穿电压和雪崩耐量的一致性。
为了更清楚的说明图2所示的本发明第一实施例超结器件，下面将以具体的参数来说明本发明第一实施例器件结构：
所述半导体衬底1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米，厚度约为725微米。
所述第一子沟槽102a的底部表面的位置如线A1A2所示，所述第一子沟槽102a的顶部表面的位置如线B1B2所示。
所述第一N型子外延层2的厚度为45微米～50微米，电阻率为1.57欧姆·厘米，掺杂浓度为3.0e15cm-3；所述第一子沟槽102a的侧面倾斜角是88.6度，深度即线A1A2到B1B2之间的深度为40微米，顶部宽度即点A和B之间的宽度简称宽度AB为4微米，底部宽度即点D和E之间的宽度简称宽度DE为2.04微米；所述第一N型子柱21的顶部宽度即点B和C之间的宽度简称宽度BC为5微米，底部宽度即点E和F之间的宽度简称宽度EF为6.89微米，第一超结子结构的单元结构的宽度即步进为9微米。
对于超结结构的各位置的参数，请参考图1C所示：
对于第一超结子结构有：
顶部表面即线B1B2对应的表面处：宽度AB为4微米，宽度BC为5微米，该P-N，在线B1B2对应的水平线上实现所述第一超结子结构完全平衡时所述第一P型子柱31的P型掺杂浓度为3.75E15cm-3。完全平衡即最佳电荷平衡满足的公式为：P型柱的掺杂浓度乘以对应位置的宽度等于对应位置处的N型柱的掺杂浓度乘以宽度。
底部表面即线A1A2对应的表面处：宽度DE 2.04微米，宽度EF为6.89微米，本发明第一实施例中，各位置处的所述第一P型子柱31的P型掺杂浓度都为3.75E15cm-3，底部表面处的P型杂质少于N型杂质。如果要在底部表面实现电荷完全平衡，则对应的第一P型子柱的P掺杂浓度为10.23E15cm-3。
中心线即线A1A2和B1B2的中间位置处：宽度GH为3.02微米，宽度HI为5.98微米，本发明第一实施例中，各位置处的所述第一P型子柱31的P型掺杂浓度都为3.75E15cm-3，中心线处的P型杂质少于N型杂质。如果要在中心线实现电荷完全平衡，则对应的第一P型子柱的P掺杂浓度为5.94E15cm-3。
对于第二超结子结构有：
顶部表面即线C1C2对应的表面处：这里对应的顶部表面扣除了所述P型阱6的深度，本发明第一实施例中所述P型阱6的深度为2微米；宽度JK为4微米，宽度KL为5微米，本发明第一实施例中，线C1C2处的P型杂质多于N型杂质。如果要在线C1C2处实现电荷完全平衡，则对应的第二P型子柱的P掺杂浓度为3.75E15cm-3。
底部表面即线B1B2对应的表面处：宽度MN为2.86微米，宽度NO为6.14微米，本发明第一实施例中，线B1B2处的第二P型子柱的P型杂质和N型杂质需要实现完全电荷平衡，实现电荷完全平衡对应的第二P型子柱的P掺杂浓度为6.44E15cm-3。
中心线即线C1C2和B1B2的中间位置处：宽度PQ为3.43微米，宽度QS为5.57微米，本发明第一实施例中，中心线处的P型杂质多于N型杂质。如果要在中心线实现电荷完全平衡，则对应的第二P型子柱的P掺杂浓度为4.87E15cm-3。本发明第一实施例中，各纵向位置处的所述第二P型子柱的P掺杂浓度都设置为6.44E15cm-3。
本发明第一实施例超结结构能使得超结结构的最大电场强度的位置位于所述第一超结子结构和所述第二超结子结构的接触位置处，现结合图3说明如下：
如图3所示，是图2所示的超结器件的超结结构在反偏时的电场强度分布图，图3中的电场强度是沿图2中的线O1O2分布；图3中的Ec表示最大电场强度，曲线201a对应于本发明第一实施例的第一超结子结构内的电场分布曲线，可以看出Ec位于线B1B2附近；曲线201b对应于本发明第一实施例的第二超结子结构内的电场分布曲线，可以看出Ec位于线B1B2附近，可以看出，即使工艺上有波动，本发明第一实施例的Ec对应的位置位于线B1B2附近，不超过线B1B2两侧的标记203a和203b对应的虚线位置。
而现有结构中则有：曲线202a对应于现有器件的第一超结子结构内的电场分布曲线，可以看出Ec位于线B1B2和A1A2的中间区域；曲线202b对应于现有器件的的第二超结子结构内的电场分布曲线，可以看出Ec位于线B1B2和C1C2的中间区域。
从图3可以看出，本发明第一实施例的击穿位置能限定在线B1B2附近，而现有器件的击穿位置在即可能发生在线B1B2和A1A2的中间区域，也可能发生在线B1B2和C1C2的中间区域，而且随着工艺的波动，具体击穿位置的变化范围较大。击穿位置的不同，使得击穿电压不同，这使得现有结构的击穿电压的一致性较差。所以本发明第一实施例超结结构能提高击穿电压的一致性。
同时，本发明第一实施例超结结构的击穿都发生在线B1B2附近，这使得击穿后形成的空穴能向线C1C2侧移动并从而提高顶部区域电荷平衡，以及电子能向线A1A2侧移动并从而能提高底部区域的电荷平衡，并最后能改善雪崩击穿耐量。
本发明第二实施例超结结构：
如图4所示，是采用本发明第二实施例超结结构形成的第一种超结器件的器件结构图；本发明第二实施例超结结构和本发明第一实施例超结结构的区别之处为，本发明第二实施例超结结构包括如下特征：
所述第二子沟槽102b的底部穿入到所述第一P型子柱31的顶部区域中，这样能保证所述第二P型子柱32和所述第一P型子柱31实现良好的接触。
图4形成的超结器件的除所述超结结构之外的其他结构都和图2所示的超结器件的结构相同。
如图5所示，是采用本发明第二实施例超结结构形成的第二种超结器件的器件结构图；图5所示的超结器件和图4所示的超结器件之间的区别之处为，图5中的栅极结构为平面栅的分栅结构，也即在同一个N型柱顶部的多晶硅栅9的中间是分开的，有利于减少多晶硅栅9和底部的区域的交叠所产生的寄生电容。
本发明第三实施例超结结构：
如图6所示，是本发明第三实施例超结结构在反偏时的电场强度分布图，本发明第三实施例超结结构的结构图依然请参考图1C所示，主要的不同是对其中的所述第一超结子结构的掺杂浓度的设置不同，具体为，本发明第三实施例超结结构中具有特征：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；例如：所述第一超结子结构的顶部位置以下各位置处都为最佳电荷匹配。在结构上能设置为：所述第一P型子柱31的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱21的各位置处的掺杂浓度逐渐增加如线性变化，所述第一N型子柱21的掺杂浓度随位置的变化对各位置处的N型掺杂总量的影响正好和所述第一子沟槽的宽度随位置变化对各位置处的P型掺杂总量的影响，使得各位置处的N型掺杂总量和P型掺杂总量相匹配。例如能具体的设定为：
所述第一超结子结构中，所述第一沟槽的顶部宽度为4微米，顶部位置的所述第一P型子柱的P型杂质浓度为3.75E15cm-3，所述第一N型子柱的顶部宽度为5微米，顶部的杂质浓度3E15cm-3，该位置PN实现完全平衡；整个所述第一P型子柱的P型杂质浓度都保持为3.75E15cm-3，所述第一N型子柱的底部的N型杂质浓度设定为1.1E15cm-3，所述第一N型子柱的底部宽度为6.96微米，所述第一P型子柱的底部宽度2.04微米，在底部位置也实现了PN完全平衡；从所述第一N型子柱的顶部到底部，所述第一N型子柱的N型杂质浓度由高到底现些变化，变化速率为(所述第一N型子柱的顶部浓度-底部浓度)/第一子沟槽深度，在这一情况下，速率为0.0475E15cm-3/微米；这时器件间的电场强度分布如图6所示，器件的击穿电压得到明显提高。图6中的电场强度分布则具有如下特征：
曲线201d对应于本发明第三实施例的第一超结子结构内的电场分布曲线，在整个线B1B2到A1A2之间都保持为Ec，这能提高击穿电压；曲线201c对应于本发明第三实施例的第二超结子结构内的电场分布曲线，可以看出Ec位于线B1B2附近。
本发明第三实施例超结结构在发生击穿时，且P型柱和N型柱的电荷平衡因为工艺变化出现非平衡，造成雪崩击穿发生后电场的击穿电压下降，但由于第二超结子结构中处于P型杂质多于N型杂质的情况，空穴往上输运过程中电荷平衡会更好，从而提高击穿电压，因此器件的雪崩耐量还是会处于比较好的水平。
本发明第一实施例超结结构的制造方法：
如图1A至图1C所示，是本发明第一实施例超结结构的制造方法各步骤中的器件结构图；本发明第一实施例超结结构的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底1，在所述半导体衬底1表面形成第一N型子外延层2。
步骤二、如图1A所示，在所述第一N型子外延层2表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层101。
步骤三、如图1A所示，光刻定义出第一子沟槽102a的形成区域，依次对所述硬质掩模层101和所述第一N型子外延层2进行刻蚀形成所述第一子沟槽102a，所述第一子沟槽102a的底部表面位于所述第一N型子外延层2的底部表面之上。
步骤四、如图1A所示，去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层。
步骤五、如图1B所示，采用外延生长工艺在所述第一子沟槽102a中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽102a外。
步骤六、如图1B所示，采用化学机械研磨工艺将所述第一子沟槽102a外的所述第一P型子外延层去除，之后再将所述第一氧化层去除。
由填充于第一子沟槽102a中的第一P型子外延层组成第一P型子柱31，位于各所述第一子沟槽102a之间的第一N型子外延层2组成第一N型子柱21；由所述第一P型子柱31和所述第一N型子柱21交替排列形成第一超结子结构。
步骤七、如图1C所示，在形成有所述第一超结子结构的所述第一N型子外延层2的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽102b以及在所述第二子沟槽102b中填充第二P型子外延层形成第二P型子柱32。
所述第二子沟槽102b叠加在对应的所述第一子沟槽102a之上并保证将对应的所述第一P型子柱31的顶部表面暴露；由所述第二P型子柱32之间的所述第二N型子外延层组成第二N型子柱22；由第二P型子柱32和第二N型子柱22交替排列形成第二超结子结构。
所述第二P型子柱32和底部对应的所述第一P型子柱31相接触并纵向叠加形成P型柱；由所述第二N型子柱22和底部对应的所述第一N型子柱21纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构。
所述第一子沟槽102a为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽102b的底部表面位于所述第一子沟槽102a的顶部表面内。本发明第一实施例超结结构中，所述第二子沟槽102b正好将所述第一P型子柱31的顶部表面暴露即可，所述第二子沟槽102b没有穿入到所述第一P型子柱31的顶部区域中。
所述第一子沟槽102a和所述第二子沟槽102b的侧面倾角都为88.6度。
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱31和所述第二P型子柱32的接触位置，提高器件性能的一致性。
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱32的P型掺杂总量大于同一水平位置的所述第二N型子柱22的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。较佳为，所述第二P型子柱32的各位置处的掺杂浓度均匀，所述第二N型子柱22的各位置处的掺杂浓度均匀，这样由于所述第二子沟槽的顶部宽度大于底部宽度且侧面倾斜，这就得到从所述第二子沟槽的底部到顶部的方向上，所述第一P型子柱31的掺杂总量会逐渐增加以及所述第一N型子柱21的掺杂总量会逐渐减少。当雪崩击穿发生时，由于所述第二超结子结构耗尽后所述第二P型子柱32中的负电荷会多于所述第二N型子柱22中的正电荷，故雪崩击穿形成的空穴流入到所述第二超结子结构的顶部区域后能增加顶部区域的正电荷，从而能改善顶部区域的电荷平衡，从能提高器件的击穿电压并改善雪崩耐量。
本发明第一实施例超结结构中，所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化的结构能细分为如下几种结构，分别为：
所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱31的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱32的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
本发明第一实施例超结结构中，还具有特征：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱31的P型掺杂总量小于同一水平位置的所述第一N型子柱21的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。较佳为，所述第一P型子柱31的各位置处的掺杂浓度均匀，所述第一N型子柱21的各位置处的掺杂浓度均匀，这样由于所述第一子沟槽的顶部宽度大于底部宽度且侧面倾斜，这就得到从所述第一子沟槽的顶部到底部的方向上，所述第一P型子柱31的掺杂总量会逐渐减少以及所述第一N型子柱21的掺杂总量会逐渐增加。当雪崩击穿发生时，由于所述第一超结子结构耗尽后所述第一P型子柱31中的负电荷会少于所述第一N型子柱21中的正电荷，故雪崩击穿形成的电子流入到所述第一超结子结构的底部区域后能增加底部区域的负电荷，从而能改善底部区域的电荷平衡，从能提高器件的击穿电压并改善雪崩耐量。
在形成所述超结结构之后，需要形成采用了所述超结结构的超结器件，如图2所示为所形成的超结器件为N型超结MOSFET，需要形成如下正面结构，包括：
形成P型阱6，形成栅极结构，源区10，层间膜11、接触孔12和正面金属层14，所述正面金属层14图形化形成源极和栅极。
所述源极通过底部对应的接触孔12连接所述源区10和所述P型阱6，通知在所述源区10顶部的接触孔12的底部还形成有P+掺杂的阱接触区13，用于实现所述P型阱6和接触孔12的良好接触。
所述P型阱6形成在所述P型柱32的顶部并延伸到所述N型柱22的顶部，被所述栅极结构覆盖的所述P型阱6的表面用于形成沟道。
所述源区10形成于所述P型阱6中。
所述栅极结构为平面栅结构，包括依次形成在所述P型阱6表面的栅介质层8和多晶硅栅9，所述多晶硅栅9从所述P型阱6的顶部覆盖所述P型阱6。
相邻两个所述P型柱32顶部的所述P型阱6在同一个所述N型柱22的顶部具有间距，所述P型阱6通过光刻工艺定义。还包括在两个相邻的所述P型阱6的间距中形成JFET注入区7的步骤，所述JFET注入区7为N型掺杂。
还包括如下背面工艺：
对所述半导体衬底1进行减薄并形成所述漏区1。所述半导体衬底1为硅衬底且为N型重掺杂，由所述半导体衬底1进行背面减薄后直接形成所述漏区1；在其他实施例中，所述漏区1也能在所述半导体衬底1减薄后再加上背面离子注入形成。所述源区10和所述漏区1都为N+掺杂。
在所述漏区1的背面形成有由背面金属层15组成的漏极。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，包括依次形成在栅极沟槽中的栅介质层8和多晶硅栅9，所述多晶硅栅9从侧面覆盖所述P型阱6。所述P型阱6采用全面注入形成，所述多晶硅栅9在纵向上穿过所述P型阱6。
如果将所述漏区1的掺杂由N+掺杂改为P+掺杂，则能形成超结IGBT。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结结构，其特征在于，包括：
第一N型子外延层，在所述第一N型子外延层中形成有由第一P型子柱和第一N型子柱交替排列形成第一超结子结构；
第二N型子外延层，形成于形成有所述第一超结子结构的所述第一N型子外延层的表面，在所述第二N型子外延层中形成有由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第一P型子柱由填充于第一子沟槽中的第一P型子外延层组成，所述第一子沟槽形成在所述第一N型子外延层中，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上，由各所述第一P型子柱之间的所述第一N型子外延层组成对应的第一N型子柱；
所述第二P型子柱由填充于第二子沟槽中的第二P型子外延层组成，所述第二子沟槽形成在所述第二N型子外延层中，所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性；
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
2.如权利要求1所述的超结结构，其特征在于：所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡。
3.如权利要求1所述的超结结构，其特征在于：所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
4.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
5.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
6.如权利要求5所述的超结结构，其特征在于：所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
7.如权利要求1所述的超结结构，其特征在于：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
8.如权利要求7所述的超结结构，其特征在于：所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
9.如权利要求1所述的超结结构，其特征在于：所述第二P型子柱的各位置处的掺杂浓度均匀，所述第二N型子柱的各位置处的掺杂浓度均匀。
10.一种超结结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成第一N型子外延层；
步骤二、在所述第一N型子外延层表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层；
步骤三、光刻定义出第一子沟槽的形成区域，依次对所述硬质掩模层和所述第一N型子外延层进行刻蚀形成所述第一子沟槽，所述第一子沟槽的底部表面位于所述第一N型子外延层的底部表面之上；
步骤四、去除所述第三氧化层和所述第二氮化层并保留的全部或部分厚度的所述第一氧化层；
步骤五、采用外延生长工艺在所述第一子沟槽中填充第一P型子外延层，所述第一P型子外延层还延伸到所述第一子沟槽外；
步骤六、采用化学机械研磨工艺将所述第一子沟槽外的所述第一P型子外延层去除，之后再将所述第一氧化层去除；
由填充于第一子沟槽中的第一P型子外延层组成第一P型子柱，位于各所述第一子沟槽之间的第一N型子外延层组成第一N型子柱；由所述第一P型子柱和所述第一N型子柱交替排列形成第一超结子结构；
步骤七、在形成有所述第一超结子结构的所述第一N型子外延层的表面形成第二N型子外延层，之后重复步骤二至六的工艺在所述第二N型子外延层中形成第二子沟槽以及在所述第二子沟槽中填充第二P型子外延层形成第二P型子柱；
所述第二子沟槽叠加在对应的所述第一子沟槽之上并保证将对应的所述第一P型子柱的顶部表面暴露；由所述第二P型子柱之间的所述第二N型子外延层组成第二N型子柱；由第二P型子柱和第二N型子柱交替排列形成第二超结子结构；
所述第二P型子柱和底部对应的所述第一P型子柱相接触并纵向叠加形成P型柱；由所述第二N型子柱和底部对应的所述第一N型子柱纵向叠加形成N型柱；由所述P型柱和所述N型柱交替排列形成由所述第一超结子结构和所述第二超结子结构叠加而成的超结结构；
所述第一子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽为顶部开口大于底部开口的侧面倾斜的沟槽，所述第二子沟槽的底部表面位于所述第一子沟槽的顶部表面内；
由一个所述P型柱和一个相邻的所述N型柱形成一个超结单元结构；在所述超结单元结构中，所述P型柱和所述N型柱之间的电荷平衡设置为：
所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化或者所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化，使所述超结结构反偏时所述P型柱的最大电场强度位置趋于所述第一P型子柱和所述第二P型子柱的接触位置，提高器件性能的一致性；
所述第二超结子结构的底部位置之上各纵向位置处的所述第二P型子柱的P型掺杂总量大于同一水平位置的所述第二N型子柱的N型掺杂总量，改善所述第二超结子结构的底部位置之上的区域在雪崩击穿时的电荷平衡。
11.如权利要求10所述的超结结构的制造方法，其特征在于：所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置具有最佳电荷平衡；
或者，所述第二超结子结构的底部位置具有最佳电荷平衡，所述第一超结子结构的顶部位置处所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化；
或者，所述第一超结子结构的顶部位置具有最佳电荷平衡，所述第二超结子结构的底部位置处所述第二P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
12.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的掺杂浓度在最佳电荷平衡对应的掺杂浓度的正负5％的范围内变化。
13.如权利要求12所述的超结结构的制造方法，其特征在于：所述第一P型子柱的各位置处的掺杂浓度均匀，从底部到顶部所述第一N型子柱的各位置处的掺杂浓度逐渐增加。
14.如权利要求10所述的超结结构的制造方法，其特征在于：所述第一超结子结构的顶部位置以下各位置处的所述第一P型子柱的P型掺杂总量小于同一水平位置的所述第一N型子柱的N型掺杂总量，改善所述第一超结子结构的顶部位置之下的区域在雪崩击穿时的电荷平衡。
15.如权利要求14所述的超结结构的制造方法，其特征在于：所述第一P型子柱的各位置处的掺杂浓度均匀，所述第一N型子柱的各位置处的掺杂浓度均匀。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488389A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105118852A (zh) * 2015-07-22 2015-12-02 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN205564755U (zh) * 2016-02-23 2016-09-07 中航（重庆）微电子有限公司 带有超级结结构设计的半导体器件
CN107424997A (zh) * 2017-08-07 2017-12-01 电子科技大学 一种具有保护环的超结mosfet器件
CN107768443A (zh) * 2016-08-15 2018-03-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN107799581A (zh) * 2017-09-19 2018-03-13 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN108074963A (zh) * 2016-11-16 2018-05-25 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108878534A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 超结结构及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN105118852A (zh) * 2015-07-22 2015-12-02 深圳尚阳通科技有限公司 超结结构、超结mosfet及其制造方法
CN205564755U (zh) * 2016-02-23 2016-09-07 中航（重庆）微电子有限公司 带有超级结结构设计的半导体器件
CN107768443A (zh) * 2016-08-15 2018-03-06 深圳尚阳通科技有限公司 超结器件及其制造方法
CN108074963A (zh) * 2016-11-16 2018-05-25 深圳尚阳通科技有限公司 超结器件及其制造方法
CN107424997A (zh) * 2017-08-07 2017-12-01 电子科技大学 一种具有保护环的超结mosfet器件
CN107799581A (zh) * 2017-09-19 2018-03-13 上海华虹宏力半导体制造有限公司 沟槽型超级结及其制造方法
CN108878534A (zh) * 2018-06-29 2018-11-23 上海华虹宏力半导体制造有限公司 超结结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488388A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅超结vdmosfet半导体器件及其制备方法
CN113488389A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种沟槽栅双层超结vdmosfet半导体器件及其制备方法

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