CN107424997A - 一种具有保护环的超结mosfet器件 - Google Patents
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Abstract
本发明提供了一种具有保护环的超结MOSFET器件，属于功率器件技术领域。本发明器件的有源区中具有至少一个由元胞阵列和环绕于元胞阵列外围的保护环构成的组合单元；任意一个元胞的结构自下而上包括金属化漏极、衬底、外延区、柱区和体区一、栅极以及金属化源极，所述元胞阵列外围的外延区内还设置有环区及其内的体区二，体区一、体区二、柱区及环区的导电类型均与外延区导电类型相反。通过合理控制环区相较柱区的掺杂量导致保护环处电荷失衡，从而改变雪崩击穿路径并将雪崩击穿点固定在保护环处，避免雪崩电流流经寄生三极管基区电阻使其开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种具有保护环的超结MOSFET器件。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管)因其具有开关速度高、开关损耗低、驱动损耗低等优点，在各种功率变换特别是高频功率变换中起着重要作用。非箝位感性负载下的开关过程通常被认为是功率器件在系统应用中所能遭受着最极端的电应力情况。因为在回路导通时储存在电感中的能量必须在关断瞬间全部由功率器件释放。同时施加于功率器件的高电压和大电流极易造成器件失效。雪崩耐量是衡量器抗UIS失效能力的重要参数。功率MOSFET的雪崩耐量与寄生三极管(BJT)的导通损坏存在着密切的关系。寄生三极管导通损坏是指当反向大电流流经寄生三极管的基区时，会使得基区温度升高，而基区电阻为正温度特性，从而降落在基区的压降增大，如果该压降增大至接近寄生安三极管的基区和发射极之间的自建电势，将会导致寄生三极管开启。开启寄生三极管会进一步地放大基区的大电流，进而使得结温升高形成一个正反馈，最后导致器件过热烧毁而失效。抑制寄生三极管的开启可提高功率MOSFET的可靠性，通常适当增大MOSFET器件源区下体区掺杂浓度，降低寄生三极管基区电阻，抑制其开启。
超结MOSFET是当代重要的功率器件之一，其基本原理是电荷平衡原理，通过在传统MOSFET的轻掺杂漂移区引入重掺杂交替排列的P型柱和N型柱，能够显著改善了传统MOSFET击穿电压和导通电阻之间的矛盾关系，因而其在功率系统中获得了广泛的应用。超结器件虽然有效解决了击穿电压和导通电阻之间的矛盾关系，但其在抗UIS失效能力方面仍然存在和常规MOSFET同样的问题。现有技术解决MOSFET器件的抗UIS失效能力通常采用高能量硼注入或者深扩散减小源区下体区电阻，进而抑制寄生三极管基区电阻，然而这一方法无法完全杜绝寄生三极管的开启，同时这一方法还会增加器件的阈值电压。
发明内容
本发明为了解决超结MOSFET器件由于寄生三极管开启而造成的器件失效问题，提供了一种具有高抗UIS失效能力的超结MOSFET器件。
为了解决上述技术问题，本发明提供的技术方案如下：
一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂外延区(3)、第二导电类型半导体掺杂柱区(4)和第二导电类型半导体掺杂体区一(6)、栅极以及金属化源极(11)，其中：所述第二导电类型半导体掺杂柱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合；所述第二导电类型半导体掺杂体区一(6)与金属化源极(11)相接触，其顶层两端具有两个第一导电类型半导体掺杂源区(8)以及位于两个第一导电类型半导体掺杂源区(8)之间的第二导电类型半导体掺杂接触区一(7)；所述栅极包括栅介质层(10)及埋设于所述栅介质层(10)内的多晶硅栅电极(9)，所述栅极位于部分第二导电类型半导体掺杂体区一(6)和第一导电类型半导体掺杂外延区(3)的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区(3)内还设置有保护环，所述保护环包括下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合的第二导电类型半导体掺杂环区(5)；所述第二导电类型半导体掺杂环区(5)与金属源极(11)之间还具有与二者均接触的第二导电类型半导体掺杂体区二(61)，所述第二导电类型半导体掺杂体区二(61)的顶层中间位置具有与金属化源极(11)相接触的第二导电类型半导体掺杂接触区二(71)，所述栅极还位于部分第二导电类型半导体掺杂体区二(61)和外围第一导电类型半导体掺杂外延区(3)的上表面；所述第二导电类型半导体环区(5)中掺杂量大于所述第二导电类型半导体柱区(4)中掺杂量。
具体地，第二导电类型半导体环区(5)的掺杂浓度和深度大于或者等于所述第二导电类型半导体柱区(4)的掺杂浓度和深度，所述第二导电类型半导体环区(5)的宽度大于所述第二导电类型半导体柱区(4)的宽度。
具体地，第二导电类型半导体环区(5)的宽度和深度大于或者等于所述第二导电类型半导体柱区(4)的宽度和深度，所述第二导电类型半导体环区(5)的掺杂浓度大于所述第二导电类型半导体柱区(4)的掺杂浓度。
具体地，第二导电类型半导体环区(5)的宽度和掺杂浓度大于或者等于所述第二导电类型半导体柱区(4)的宽度和掺杂浓度，所述第二导电类型半导体环区(5)的深度大于所述第二导电类型半导体柱区(4)的深度。
进一步的是，本发明中第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的是，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
进一步的是，本发明中第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
进一步的是，定义保护环结构所包围的元胞阵列中元胞个数为n(n≧1)，则n的数值可根据器件所需的导通电阻和电流能力进行设计。
进一步的是，定义器件的有源区内由元胞阵列及包围元胞阵列的保护环构成的组合个数为m(m≧1)，则m的数值可根据器件所需的导通电阻和电流能力进行设计。
本发明提出的具有保护环的超结MOSFET结构，同样适用于超结IGBT器件或者超结二极管器件等半导体功率器件。
相比现有技术，本发明的有益效果在于：
本发明通过在若干个元胞形成的元胞阵列外围形成重掺杂保护环结构，由于外延区中P型柱区和N型柱区满足电荷平衡，藉由引入的保护环结构相比正常元胞的耐压能力较弱，从而将雪崩击穿点固定在保护环结构处；并且保护环结构处电场峰值会向器件内部移动，因此有效改变雪崩电流路径使其通过与保护环相连的金属化源极流出；同时保护环结构内部没有设置重掺杂源区，避免了雪崩电流流经寄生三极管基区电阻而造成寄生三极管开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。
附图说明
图1是本发明提出的一种具有保护环的超结MOSFET的结构示意图，其中图(a)为剖面图，图(b)为俯视图，其中图(a)为图(b)沿虚线AA’的剖面图；
图2是传统超结MOSFET器件元胞剖面结构以及其寄生BJT和雪崩电流路径示意图；其中：带箭头的粗线表示雪崩电流路径；
图3是本发明提出的一种具有保护环的超结MOSFET的雪崩击穿电流路径及雪崩击穿点示意图；其中：带箭头的粗线表示雪崩电流路径，虚线圈位置为器件击穿点所在位置。
图中，1为金属化漏极，2为第一导电类型半导体掺杂衬底，3为第一导电类型半导体掺杂外延区，4为第二导电类型半导体掺杂柱区，5为第二导电类型半导体掺杂环区，6为第二导电类型半导体体区一，61为第二导电类型半导体体区二，7为第二导电类型半导体掺杂接触区一，71为第二导电类型半导体掺杂接触区二，8为第一导电类型半导体掺杂源区，9为多晶硅栅电极，10为栅介质层，11为金属化源极。
具体实施方式
下面参照附图对本发明进行更全面的描述，在附图中相同的标号表示相同或者相似的组件或者元素。本发明的要旨在于提供一种基于保护环结构实现高抗UIS失效能力的超结MOSFET器件，超结MOSFET器件可以是P型超结MOSFET器件，也可以是N型超结MOSFET器件。
实施例1：
如图1所示，本实施例提供一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂外延区3、第二导电类型半导体掺杂柱区4和第二导电类型半导体掺杂体区一6、栅极以及金属化源极11，其中：所述第二导电类型半导体掺杂柱区4的下表面与第一导电类型半导体掺杂衬底2的下表面相重合；所述第二导电类型半导体掺杂体区一6与金属化源极11相接触，其顶层两端具有两个第一导电类型半导体掺杂源区8以及位于两个第一导电类型半导体掺杂源区8之间的第二导电类型半导体掺杂接触区一7；所述栅极包括栅介质层10及埋设于所述栅介质层10内的多晶硅栅电极9，所述栅极位于部分第二导电类型半导体掺杂体区一6和第一导电类型半导体掺杂外延区3的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区3内还设置有保护环，所述保护环包括下表面与第一导电类型半导体掺杂衬底2的下表面相重合的第二导电类型半导体掺杂环区5；所述第二导电类型半导体掺杂环区5与金属源极11之间还具有与二者均接触的第二导电类型半导体掺杂体区二61，所述第二导电类型半导体掺杂体区二61的顶层中间位置具有与金属化源极11相接触的第二导电类型半导体掺杂接触区二71，所述栅极还位于部分第二导电类型半导体掺杂体区二61和外围第一导电类型半导体掺杂外延区3的上表面；所述第二导电类型半导体环区5中掺杂量大于所述第二导电类型半导体柱区4中掺杂量。
本发明的要旨在于提供一种基于保护环结构实现高抗UIS失效能力的超结MOSFET器件。基于上述技术方案，当第一导电类型半导体为P型半导体而第二导电类型半导体为N型半导体时，本发明提供的器件为P沟道超结MOSFET器件；当第一导电类型半导体为N型半导体而第二导电类型半导体为P型半导体时，本发明提供的器件为N沟道超结MOSFET器件。
下面具体以N沟道超结MOSFET器件为例进行详细说明本发明的原理及特性，相应地，P沟道超结MOSFET器件的原理类似，根据本领域常识即可获知，故此在此不再赘述。
如图2为传统超结MOSFET器件元胞结构及其寄生BJT和雪崩电流路径示意图，根据本领域公知常识可知，当器件发生雪崩击穿时，雪崩击穿点的位置随机出现在任意元胞中，本发明给出示意图中仅选择一条雪崩电流路径进行说明，从图中来看，雪崩电流从雪崩击穿点流经寄生BJT的基区最终到达器件的金属化源极11，而雪崩电流流经元胞体区很有可能会造成寄生三极管的开启导致雪崩击穿电流放大，最终造成器件的热烧毁。
而本发明实施例提供的超结MOSFET器件采用在若干个元胞外围形成保护环结构，由于外延区中P型柱区和N型柱区满足电荷平衡，而本发明使得引入的P型环区5的掺杂总量大于与其导电类型相同的半导体掺杂柱区(也就是P型柱区4)的掺杂总量，进而导致P型环区5与附近N型外延区3处于电荷失衡。基于这一技术手段，当雪崩击穿发生时，P型环区5的耐压能力相比正常元胞的耐压能力较弱，雪崩击穿点将固定在P型环区5处，同时由于P型环区5的电场峰值会向体内移动，因此雪崩电流将通过与P型环区5相连的金属化源极11流出。同时，因为本发明没有在P型环区内部设置N+源区，这样使得雪崩电流流经时不会造成寄生三极管开启，从而提高了超结功率器件抗UIS失效能力，进而提高了超结功率器件的可靠性。
实施例2：
本发明除了第二导电类型半导体环区5的宽度大于第二导电类型半导体柱区4的宽度以外，其余结构均与实施例1相同。
基于上述原理说明可以推知：加大加剧第二导电类型半导体环区5的电荷不平衡，有利于雪崩击穿点的固定。
以上实施例中本发明不限定元胞的个数，定义保护环结构所包围的元胞阵列中元胞个数为n(n≧1)，则n的数值可根据器件所需的导通电阻和电流能力进行设计。
以上实施例中本发明不限定由元胞阵列及包围所述元胞阵列的保护环结构构成组合单元的个数，定义器件的有源区内由元胞阵列及包围元胞阵列的保护环构成的组合个数为m(m≧1)，则m的数值可根据器件所需的导通电阻和电流能力进行设计。
根据本领域普通知识可明确的是，本发明提出的具有保护环的超结MOSFET结构，同样适用于超结IGBT器件或者超结二极管器件等半导体功率器件。
以上结合附图对本发明的实施例进行了阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的。本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
Claims (4)
1.一种具有保护环的超结MOSFET器件，其特征在于：其有源区中具有至少一个由若干个元胞形成的元胞阵列以及环绕于所述元胞阵列外围的保护环所形成的组合单元，任意一个元胞的结构自下而上包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂外延区(3)、第二导电类型半导体掺杂柱区(4)和第二导电类型半导体掺杂体区一(6)、栅极以及金属化源极(11)，其中：所述第二导电类型半导体掺杂柱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合；所述第二导电类型半导体掺杂体区一(6)与金属化源极(11)相接触，其顶层两端具有两个第一导电类型半导体掺杂源区(8)以及位于两个第一导电类型半导体掺杂源区(8)之间的第二导电类型半导体掺杂接触区一(7)；所述栅极包括栅介质层(10)及埋设于所述栅介质层(10)内的多晶硅栅电极(9)，所述栅极位于部分第二导电类型半导体掺杂体区一(6)和第一导电类型半导体掺杂外延区(3)的上表面；若干个元胞紧密排列形成元胞阵列，所述元胞阵列外围的第一导电类型半导体掺杂外延区(3)内还设置有保护环，所述保护环包括下表面与第一导电类型半导体掺杂衬底(2)的下表面相重合的第二导电类型半导体掺杂环区(5)；所述第二导电类型半导体掺杂环区(5)与金属源极(11)之间还具有与二者均接触的第二导电类型半导体掺杂体区二(61)，所述第二导电类型半导体掺杂体区二(61)中顶层中间位置具有与金属化源极(11)相接触的第二导电类型半导体掺杂接触区二(71)，所述栅极还位于部分第二导电类型半导体掺杂体区二(61)和外围第一导电类型半导体掺杂外延区(3)的上表面；所述第二导电类型半导体环区(5)中掺杂量大于所述第二导电类型半导体柱区(4)中掺杂量。
2.根据权利要求1所述的一种超结MOSFET器件，其特征在于，所述第一导电类型半导体或者所述第二导带类型半导体的材料为体硅、碳化硅、砷化镓、磷化铟或者锗硅复合材料。
3.根据权利要求1所述的一种超结MOSFET器件，其特征在于，所述第一导电类型半导体为P型半导体，所述第二导电类型半导体为N型半导体。
4.根据权利要求1所述的一种超结MOSFET器件，其特征在于，所述第一导电类型半导体为N型半导体，所述第二导电类型半导体为P型半导体。
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