KR101422953B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 활성 영역에 형성된 컨택; 상기 활성 영역부터 제1 종단 영역까지 연장되어 형성되며, 상기 컨택과 교대로 형성되는 트랜치 게이트; 상기 활성 영역의 상기 컨택과 상기 트랜치 게이트 사이에 형성되는 제1 도전형의 웰; 상기 제1 종단 영역 및 제2 종단 영역의 일부에 형성되는 제1 도전형의 웰 확장부; 및 상기 제2 종단 영역에 형성되며, 상기 웰 확장부와 접하며 형성되는 제1 도전형의 전계제한링; 을 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and method for manufacturing the same}
본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Silicon)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Silicon Field Emission Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Silicon Field Emission Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
종래에는 IGBT에 요구되는 전압의 크기가 증가하는 추세이며, 이와 함께 소자의 내구성이 높아질 것이 요구된다.
하지만, 도통 손실의 감소와 내압 유지는 서로 상충 관계에 있고, 나아가 소자의 구조에 의해 래치업(latch-up)이 발생하여 소자가 파괴되기 쉽다.
즉, 상기한 내압 유지와 함께, 도통 손실을 감소시키고 래치업(latch-up)의 발생을 방지할 수 있는 IGBT의 개발이 필요하다.
하기의 선행기술문헌에 기재되어 있는 특허문헌 1은 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)에 관한 발명이다.
다만, 본원 발명과 달리 특허문헌 1에 기재된 발명은 매립 정공 축적부에 대한 개시가 없으며, 나아가 도통 손실의 감소 및 래치업(latch-up)의 방지에 대한 기재가 없어 본 발명과 차이가 있다.
나아가, 특허문헌 1에 기재된 발명은 매립 정공 축적부(매립 정공 축적부(60); Buried Hole Accumulation)에 관한 기재도 없어 본 발명과 차이가 있다.
한국 공개특허공보 제2012-0068701호
따라서, 본 명세서는 전술한 문제점들을 해결하는 방안들을 제공하는 것을 목적으로 한다.
구체적으로, 본 명세서는 활성영역과 종단영역이 만나는 부분에 종단영역의 전계제한링과 접하는 웰 확장부가 형성된 전력 반도체 소자를 제공하고자 한다.
또한, p형 웰 및 상기 웰 확장부의 아래에 매립 정공 축적부(매립 정공 축적부(60); Buried Hole Accumulation)를 형성시킨 전력 반도체 소자를 제공하고자 한다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 활성영역에 형성된 컨택; 상기 컨택의 하부에 형성된 제1 도전형의 바디층 및 제2 도전형의 에미터층; 상기 활성영역부터 제1 종단영역까지 연장되어 형성되며, 상기 컨택과 교대로 형성되는 트랜치 게이트; 상기 활성영역의 상기 컨택부와 상기 트랜치 게이트 사이에 형성되는 제1 도전형의 웰; 상기 제1 종단영역 및 제2 종단영역의 일부에 형성되는 제1 도전형의 웰 확장부; 및 상기 제2 종단영역에 형성되며, 상기 웰 확장부와 접하며 형성되는 제1 도전형의 전계제한링; 을 포함할 수 있다.
상기 웰의 하부 및 상기 웰 확장부의 하부에 형성되는 고농도의 제2 도전형의 매립 정공 축적부를 더 포함할 수 있다.
상기 에미터층의 불순물의 농도가 상기 바디층의 불순물의 농도보다 높을 수 있다.
상기 제2 종단영역에 형성되고, 상기 전계제한링과 절연막으로 분리되며, 상기 트랜치 게이트와 전기적으로 연결되는 빗 모양으로 형성된 폴리실리콘층을 더 포함할 수 있다.
상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층; 및 상기 활성영역에 형성되고 상기 바디층 및 에미터층과 전기적으로 연결되는 에미터 금속층을 더 포함할 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 제2 도전형의 드리프트층; 활성영역 및 제1 종단영역의 상기 드리프트층의 상부에 형성되는 트랜치 게이트; 제2 종단영역의 상기 드리프트층 상부에 형성되는 전계제한링; 상기 제2 종단영역의 상부에 형성되며, 상기 전계제한링과 접하는 제1 도전형의 웰 확장부; 활성영역에 형성된 컨택; 및 상기 컨택의 하부에 형성된 제1 도전형의 바디층 및 제2 도전형의 에미터층; 을 포함할 수 있다.
상기 트랜치 게이트의 측면에 형성되는 매립 정공 축적부를 포함할 수 있다.
상기 제2 종단영역의 상부에 형성되며, 상기 전계제한링과 절연막으로 분리되고, 상기 트랜치 게이트와 전기적으로 연결되는 빗 형태의 폴리실리콘층을 포함할 수 있다.
상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층; 및 상기 활성영역에 형성되고 상기 웰과 전기적으로 연결되는 에미터 금속층을 더 포함할 수 있다.
상기 드리프트층의 하부에 형성되는 제1 도전형의 콜랙터층; 및 상기 콜랙터층 하부에 형성되는 콜랙터 금속층; 을 더 포함할 수 있다.
상기 드리프트층의 하부에 형성되며, 상기 콜랙터층과 접하는 제2 도전형의 버퍼층을 더 포함할 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 제1 단부영역 및 제2 단부영역에 전계제한링이 형성된 드리프트층을 마련하는 단계; 활성영역 및 제2 단부영역의 상기 드리프트층의 상부에 마스크를 이용해 산화막을 형성시킨 후, 식각하여 트랜치 게이트를 형성하는 단계; 상기 트랜치 게이트의 표면에 게이트 절연막을 형성하는 단계; 상기 제2 단부영역의 상부에 빗 형태의 폴리실리콘층을 형성하고, 상기 트랜치 게이트의 내부에 폴리실리콘을 형성하는 단계; 및 상기 활성영역에 제1 도전형의 웰을 형성하고, 상기 제1 종단영역 및 제2 종단영역의 일부에 제1 도전형의 웰 확장부를 형성하는 단계; 를 포함할 수 있다.
상기 트랜치 게이트를 형성하는 단계를 수행하는 단계에 있어서, 상기 트랜치 게이트의 중간에 제2 도전형의 매립 정공 축적부를 형성시키는 것을 포함할 수 있다.
상기 제2 단부영역의 상부에 형성된 폴리실리콘은 상기 트랜치 게이트 내부의 폴리실리콘과 전기적으로 연결될 수 있도록 빗 형태로 형성될 수 있다.
상기 웰 및 상기 웰 확장부를 형성하는 단계를 수행한 후, 컨택에 고농도의 제1 도전형의 바디층 및 제2 도전형의 에미터층을 형성하는 단계를 더 포함할 수 있다.
상기 바디층을 형성하는 단계를 수행한 후, 상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층; 및 상기 활성영역에 형성되고 상기 바디층과 전기적으로 연결되는 에미터 금속층을 더 포함할 수 있다.
상기 드리프트층의 하부에 제1 도전형의 콜랙터층을 형성하는 단계; 및 상기 콜랙터층 하부에 콜랙터 금속층을 형성하는 단계; 을 더 포함할 수 있다.
상기 콜랙터층과 접하며, 상기 드리프트층의 하부에 제2 도전형의 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 명세서의 개시에 의하여, 전술한 종래 기술의 문제점이 해결된다.
구체적으로 본 명세서의 개시에 의해, 내압이 유지되면서 도통 손실이 감소되는 전력 반도체 소자를 제공할 수 있다.
또한, 본 명세서의 개시에 의해, 도통 손실 감소 및 내압 유지를 달성하면서 래치업(latch-up)의 발생을 방지할 수 있는 전력 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 평면도이다.
도 2는 도 1에 도시된 A-A`의 개략적인 단면도이다.
도 3은 도 1에 도시된 B-B`의 개략적인 단면도이다.
도 4는 도 1에 도시된 C-C`의 이점쇄선을 제외한 파선의 개략적인 단면도이다.
도 5는 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 정공(hole)의 흐름을 도시한 개략적인 단면도이다.
도 6은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 공정을 나타낸 도면이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 평면도이며, 도 2, 3 및 4는 도 1에 도시된 A-A', B-B' 및 C-C`에 따른 개략적인 단면도이다.
이하 도 1 내지 4를 참조하여, 본 발명의 일 실시 형태에 따른 전력 반도체 소자에 대하여 설명하도록 한다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 활성영역(A)에 형성된 컨택(20); 상기 컨택(20)의 하부에 형성된 제1 도전형의 바디층(21) 및 제2 도전형의 에미터층(22); 상기 활성영역(A)부터 제1 종단영역(T1)까지 연장되어 형성되며, 상기 컨택(20)과 교대로 형성되는 트랜치 게이트(30); 상기 활성영역(A)의 상기 컨택(20)과 상기 트랜치 게이트(30) 사이에 형성되는 p형의 웰(40); 상기 제1 종단영역(T1) 및 제2 종단영역(T2)의 일부에 형성되는 p형의 웰 확장부(41); 및 상기 제2 종단영역(T2)에 형성되며, 상기 웰 확장부(41)와 접하며 형성되는 제1 도전형의 전계제한링(50); 을 포함할 수 있다.
상기 컨택(20)은 전력 반도체 소자에서 에미터 금속층(81)과 바디층(21) 및 에미터층(22)이 접속하는 부분을 의미한다.
소자가 온(on) 동작하는 경우, 상기 트랜치 게이트(30)에 접하는 상기 웰(40)에 채널(channel)이 형성되어 에미터 금속층(81)으로부터 전자 전류가 흘러 콜렉터층(12)으로 흐르게 된다.
상기 트랜치 게이트(30)은 표면에 게이트 절연층(31)이 형성될 수 있다.
상기 트랜치 게이트(30)의 내부에는 폴리실리콘(32)이 채워질 수 있다.
본 발명의 일 실시 형태에 따른 트랜치 게이트(30)는 트랜치 게이트의 표면에 게이트 절연층(31)을 형성시키고 있어, 상기 트랜치 게이트(30)에 전압이 인가되는 경우 웰(40)에 채널이 형성됨으로써 작동하게 된다.
즉, 상기 트랜치 게이트(30)의 내부의 폴리실리콘(32)과 전기적으로 연결된 게이트 금속층(80)에 소자의 문턱 전압보다 높은 전압이 인가되면 상기 트랜치 게이트(30)와 접하고 있는 웰(40)의 표면에 극성이 역전되어, n형의 채널이 형성되고, 이로써 트랜지스터로써 작동하게 된다.
상기 웰(40)의 하부 및 상기 웰 확장부(41)의 하부에 형성되는 고농도의 제2 도전형의 매립 정공 축적부(60)를 더 포함할 수 있다.
상기 매립 정공 축적부(60)를 형성시킴으로써, p형의 콜랙터층(12)으로부터 주입된 정공(hole)이 축적되도록 전위 장벽이 형성된다.
이처럼 정공이 축적됨으로써, 전도도 변조(conductivity modulation) 현상이 급격히 발생하게 되며, 이에 따라 기존 대비 약 70% 이상의 도통 손실의 감소를 가지고 올 수 있다.
하지만, 이러한 고농도의 매립 정공 축적부(60) 층으로 인해 IGBT의 내압이 감소된다.
특히, 활성영역(A)에서는 매립 정공 축적부(60)과 트랜치 게이트 전극과 서로 연결됨으로써 내압 감소의 영향을 적게 받지만, 종단영역(T1, T2)과 활성영역(A)이 만나는 부분에서는 매립 정공 축적부(60) 층으로 인해 내압 감소가 발생될 위험이 크다.
또한 도 5를 참조하면, 상기 웰 확장부(41)이 없는 경우, 매립 정공 축적부(60)가 형성되는 경우에 활성영역(A)과 종단영역(T1, T2)이 만나는 부분에서 매립 정공 축적부(60)이 p형 웰을 잠식하게 되어, 종단영역에서 발생된 정공(hole)이 매립 정공 축적부(60)을 통해 에미터 금속층(81)으로 흘러가게 된다.
이러한 경우, 정공의 흐름이 p형의 콜랙터층(12), n형의 드리프트층(10), p형의 전계제한링(50), n형의 매립 정공 축적부를 통하여 흘러가게 되어, 래치업(latch-up)의 발생이 유발된다.
래치업(latch-up)이란 종래의 IGBT 소자의 내부에 pnpn 싸이리스터(thyristor) 구조가 존재하여, 이러한 기생 싸이리스터가 동작하는 경우 IGBT는 더 이상 게이트에 의해 조절이 되지 않는 상태로 들어가 막대한 전류가 음극과 양극 사이에 흘러 소자가 타버리는 현상을 의미한다.
따라서, 상기 웰 확장부(41)를 상기 제1 종단영역(T1) 및 제2 종단영역(T2)의 일부에 형성하여, 상기 전계제한링(50)과 접하도록 형성함으로써 래치업(latch-up)의 발생을 방지할 수 있다.
즉, 정공의 흐름이 도 5에 도시한 화살표와 같이 p형의 콜랙터층(12), n형의 드리프트층(10), p형의 전계제한링(50), p형의 웰 확장부(41)를 통하여 에미터 금속층(81)로 흐르게 됨으로써 래치업(latch-up)의 발생을 방지할 수 있는 것이다.
상기 컨택(20)의 하부에 형성되는 고농도의 제1 도전형의 바디층(21) 및 제2 도전형의 에미터층(22)을 더 포함할 수 있다.
상기한 바와 같이 채널 영역을 형성하기 위한 p형 웰(40)의 농도는 문턱 전압에 영향을 주므로, 이와 별도로 고농도의 p형 바디층(21)을 중앙에 형성시킴으로써, 래치업(latch-up) 특성을 개선할 수 있다.
IGBT의 주요 특성 중 내압(blocking voltage)는 기본적으로 드리프트층(10)의 두께와 불순물 농도에 의해 결정된다.
내압을 향상시키기 위해서는 두께를 증가시키고 불순물의 농도를 감소시켜야 하는데 이러한 경우 IGBT의 Vce(sat)이 증가하므로 조건의 적정화가 필요하다.
따라서, 소자의 가장자리에 전계 집중을 완화시켜 내압을 유지하기 위해 전계제한링(50)을 형성시킨다.
상기 제2 종단영역(T2)에 형성되고, 상기 전계제한링(50)과 절연막(71)으로 분리되며, 상기 트랜치 게이트(30)와 전기적으로 연결되는 빗 모양으로 형성된 폴리실리콘층(70)을 더 포함할 수 있다.
상기 폴리실리콘층(70)이 상기 트랜치 게이트(30)의 폴리실리콘(32)와 전기적으로 연결됨으로써, 소자의 온(on)-오프(off) 동작을 가능하게 한다.
상기 폴리실리콘층(70)은 제2 종단영역(T2)에 형성되고, 제1 종단영역의 트랜치 게이트(30)와 전기적으로 연결되도록 빗 모양으로 형성될 수 있다.
즉, 제1 종단영역의 인접하는 트랜치 게이트(30) 사이에는 상기 폴리실리콘층(70)이 형성되지 않는다.
이러한 빗 모양으로 상기 폴리실리콘층(70)이 형성됨으로써, 활성영역(A) 및 제1 종단영역의 인접하는 트랜치 게이트(30) 사이에 상기 p형의 웰(40) 및 상기 p형의 웰 확장부(41)가 형성될 수 있다.
즉, p형의 불순물을 주입하는 공정에서 상기 폴리실리콘층이 마스크 역할을 하여, 상기 폴리실리콘층(70)이 없어진 곳에만 p형의 불순물이 주입할 수 있게 되는 것이다.
상기한 바와 같이 p형의 불순물을 주입한 후, 열처리를 하여 상기 주입된 불순물이 확산함으로써 상기 p형의 웰 확장부(41)와 상기 전계제한링(50)이 서로 접할 수 있게 된다.
상기 제2 종단영역(T2)의 상부에 형성되고, 상기 폴리실리콘층(70)과 전기적으로 연결되는 게이트 금속층(80); 및 상기 활성영역(A)에 형성되고 상기 바디층(21) 및 에미터층(22)과 전기적으로 연결되는 에미터 금속층(81)을 더 포함할 수 있다.
이하 도 2 내지 4를 참조하여, 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 단면을 설명하도록 한다.
제2 도전형의 드리프트층(10); 활성영역(A) 및 제1 종단영역(T1)의 상기 드리프트층(10)의 상부에 형성되는 트랜치 게이트(30); 제2 종단영역(T2)의 상기 드리프트층(10)의 상부에 형성되는 전계제한링(50); 상기 제2 종단영역(T2)의 상부에 형성되며, 상기 전계제한링(50)과 접하는 제1 도전형의 웰 확장부(41); 활성영역에 형성된 컨택; 및 상기 컨택(20)의 하부에 형성된 제1 도전형의 바디층(21) 및 제2 도전형의 에미터층(22); 을 포함할 수 있다.
상기 트랜치 게이트(30)의 측면에 형성되는 매립 정공 축적부(60)를 포함할 수 있다.
상기 도 2 내지 4를 참조하면, 상기 매립 정공 축적부(60)는 상기 웰(40) 및 상기 웰 확장부(41)의 하부에 형성될 수 있다.
따라서 드리프트층(10)을 통과하는 정공(hole)이 빠져나가지 못하고 축적되도록 하여, 전도도 변조(conductivity modulation) 현상을 유도하여 도통 손실을 급격히 감소시킬 수 있다.
상기 제2 종단영역(T2)의 상부에 형성되며, 상기 전계제한링(50)과 절연막(71)으로 분리되고, 상기 트랜치 게이트(30)와 전기적으로 연결되는 빗 형태의 폴리실리콘층(70)을 포함할 수 있다.
상기 폴리실리콘층(70)은 제2 종단영역(T2)에 형성되고, 제1 종단영역의 트랜치 게이트(30)와 전기적으로 연결되도록 빗 모양으로 형성될 수 있다.
즉, 제1 종단영역의 인접하는 트랜치 게이트(30) 사이에는 상기 폴리실리콘층(70)이 형성되지 않는다.
이러한 빗 모양으로 상기 폴리실리콘층(70)이 형성됨으로써, 활성영역(A) 및 제1 종단영역의 인접하는 트랜치 게이트(30) 사이에 상기 p형의 웰(40) 및 상기 p형의 웰 확장부(41)가 형성될 수 있다.
즉, p형의 불순물을 주입하는 공정에서 상기 폴리실리콘층이 마스크 역할을 하여, 상기 폴리실리콘층(70)이 없어진 곳에만 p형의 불순물이 주입할 수 있게 되는 것이다.
상기한 바와 같이 p형의 불순물을 주입한 후, 열처리를 하여 상기 주입된 불순물이 확산함으로써 상기 p형의 웰 확장부(41)와 상기 전계제한링(50)이 서로 접할 수 있게 된다.
상기 제2 종단영역(T2)의 상부에 형성되고, 상기 폴리실리콘층(70)과 전기적으로 연결되는 게이트 금속층(80); 및 상기 활성영역(A)에 형성되고 상기 상기 바디층(21) 및 에미터층(22)과 전기적으로 연결되는 에미터 금속층(81)을 더 포함할 수 있다.
상기 드리프트층(10)의 하부에 형성되는 p형의 콜랙터층(12); 및 상기 콜랙터층(12)의 하부에 형성되는 콜랙터 금속층(82); 을 더 포함할 수 있다.
상기 드리프트층(10)의 하부에 형성되며, 상기 콜랙터층(12)과 접하는 제2 도전형의 버퍼층(11)을 더 포함할 수 있다.
상기 버퍼층(11)은 필드 스톱(Field Stop) 기능을 제공할 수 있다.
따라서 본 실시 형태에 따른 전력 반도체 소자는 버퍼층(11)이 없는 경우에 비하여 같은 내압 조건에서 드리프트층(10)이 얇게 형성될 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 공정을 나타낸 도면이다.
도 6을 참조하면 본 발명의 다른 실시 형태에 따른 전력 반도체 소자의 제조 방법은 제1 단부영역(T1) 및 제2 단부영역(T2)에 전계제한링(50)이 형성된 드리프트층(10)을 마련하는 단계(도 6a); 활성영역(A) 및 제2 단부영역(T2)의 상기 드리프트층(10)의 상부에 마스크를 이용해 산화막을 형성시킨 후, 식각하여 트랜치 게이트(30)를 형성하는 단계(도 6b 내지 6d); 상기 트랜치 게이트(30)의 표면에 게이트 절연막(31)을 형성하는 단계(도 6e); 상기 제2 단부영역(T2)의 상부에 빗 형태의 폴리실리콘층(70)을 형성하고, 상기 트랜치 게이트(30)의 내부에 폴리실리콘(31)을 형성하는 단계(도 6f); 및 상기 활성영역(A)에 p형의 웰(40)을 형성하고, 상기 제1 종단영역(T1) 및 제2 종단영역(T2)의 일부에 p형의 웰 확장부(41)를 형성하는 단계; 를 포함할 수 있다.
상기 웰 확장부(41)를 형성하는 단계를 구체적으로 살펴보면, 상기 소자의 상부에 p형의 불순물을 주입한다.
상기 제2 종단영역(T2)의 상부에 빗 형태의 폴리실리콘층(70)이 형성되어 있으므로, 상기 p형의 불순물은 상기 빗 형태의 폴리실리콘층(70)이 형성되지 않은 부분에 주입되게 된다.
따라서, 상기 제1 종단영역(T2)의 트랜치 게이트(30)의 양 측면에 p형 불순물이 주입된다.
상기 p형 불순물이 주입된 소자를 열처리하여 확산을 통해 상기 웰 확장부(41)가 상기 트랜치 게이트(30)의 끝부분에 형성되어, 상기 전계제한링(50)과 접할 수 있게 될 수 있다.
상기 트랜치 게이트를 형성하는 단계를 수행하는 단계에 있어서, 상기 트랜치 게이트의 중간에 제2 도전형의 매립 정공 축적부(60)를 형성시키는 것을 포함할 수 있다.
상기 매립 정공 축적부(60)는 상기 트랜치 게이트를 형성하는 단계에 추가적인 공정을 거쳐서 형성될 수 있다.
상기 매립 정공 축적부(60)를 형성하는 방법은 상기 트랜치 게이트(60)를 최종 깊이의 절반 정도의 깊이가 되도록 식각하는 단계(도 6b); 상기 식각된 트랜치 게이트(60)에 고농도의 n형의 불순물을 주입하는 단계(도 6c); 상기 불순물이 주입된 트랜치 게이트(60)를 최종 깊이가 되도록 식각하는 단계(도 6d); 및 상기 트랜치 게이트가 형성된 소자를 열처리하여 n형의 불순물이 확산되도록 하는 단계(도 6g); 를 포함할 수 있다.
상기 매립 정공 축적부(60)와 상기 웰 확장부(41)의 열처리는 동시에 수행될 수 있다.
상기 웰(40) 및 상기 웰 확장부(41)를 형성하는 단계를 수행한 후, 컨택(20)에 고농도의 p의 바디층(21) 및 n형의 에미터층(22)을 형성하는 단계(도 6h)를 더 포함할 수 있다.
상기 바디층(21)은 p형의 불순물을 고농도로 주입하여 형성될 수 있다.
상기 바디층(21)을 형성하는 단계를 수행한 후, 상기 제2 종단영역(T2)의 상부에 형성되고, 상기 폴리실리콘층(70)과 전기적으로 연결되는 게이트 금속층(80) 형성하는 단계(도 6i); 및 상기 활성영역(A)에 형성되고 상기 바디층(21) 및 에미터층(22)과 전기적으로 연결되는 에미터 금속층(81)을 형성하는 단계(도 6i); 를 더 포함할 수 있다.
상기 드리프트층(10)의 하부에 p형의 콜랙터층(12)을 형성하는 단계(도 6j); 및 상기 콜랙터층(10)의 하부에 콜랙터 금속층(82)을 형성하는 단계(도 6j); 를 더 포함할 수 있다.
상기 콜랙터층(12)과 접하며, 상기 드리프트층(10)의 하부에 n형의 버퍼층(11)을 형성하는 단계(도 6j)를 더 포함할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 드리프트층
20: 컨택
30: 트랜치 게이트
40: 웰
41: 웰 확장부
50: 전계제한링
60: 매립 정공 축적부
70: 폴리실리콘층

Claims (17)

  1. 활성영역에 형성된 컨택;
    상기 컨택의 하부에 형성된 제1 도전형의 바디층 및 제2 도전형의 에미터층;
    상기 활성영역부터 제1 종단영역까지 연장되어 형성되며, 상기 컨택과 교대로 형성되는 트랜치 게이트;
    상기 활성영역의 상기 컨택과 상기 트랜치 게이트 사이에 형성되는 제1 도전형의 웰;
    상기 제1 종단영역 및 제2 종단영역의 일부에 형성되는 제1 도전형의 웰 확장부; 및
    상기 제2 종단영역에 형성되며, 상기 웰 확장부와 접하며 형성되는 제1 도전형의 전계제한링;을 포함하고,
    상기 웰의 하부 및 상기 웰 확장부의 하부에 형성되는 고농도의 제2 도전형의 매립 정공 축적부를 더 포함하는 전력 반도체 소자.


  2. 삭제
  3. 제1항에 있어서,
    상기 에미터층의 불순물의 농도가 상기 바디층의 불순물의 농도보다 높은 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 종단영역에 형성되고, 상기 전계제한링과 절연막으로 분리되며, 상기 트랜치 게이트와 전기적으로 연결되는 빗 모양으로 형성된 폴리실리콘층을 더 포함하는 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층; 및
    상기 활성영역에 형성되고 상기 바디층 및 에미터층과 전기적으로 연결되는 에미터 금속층을 더 포함하는 전력 반도체 소자.
  6. 제2 도전형의 드리프트층;
    활성영역 및 제1 종단영역의 상기 드리프트층의 상부에 형성되는 트랜치 게이트;
    제2 종단영역의 상기 드리프트층 상부에 형성되는 전계제한링;
    상기 제2 종단영역의 상부에 형성되며, 상기 전계제한링과 접하는 제1 도전형의 웰 확장부;
    활성영역에 형성된 컨택; 및
    상기 컨택의 하부에 형성된 제1 도전형의 바디층 및 제2 도전형의 에미터층; 을 포함하고,
    상기 트랜치 게이트의 측면에 형성되는 매립 정공 축적부를 포함하는 전력 반도체 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 제2 종단영역의 상부에 형성되며, 상기 전계제한링과 절연막으로 분리되고, 상기 트랜치 게이트와 전기적으로 연결되는 빗 형태의 폴리실리콘층을 포함하는 전력 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층; 및
    상기 활성영역에 형성되고 상기 바디층 및 상기 에미터층과 전기적으로 연결되는 에미터 금속층을 더 포함하는 전력 반도체 소자.
  10. 제9항에 있어서,
    상기 드리프트층의 하부에 형성되는 제1 도전형의 콜랙터층; 및
    상기 콜랙터층의 하부에 형성되는 콜랙터 금속층; 을 더 포함하는 전력 반도체 소자.
  11. 제10항에 있어서,
    상기 드리프트층의 하부에 형성되며, 상기 콜랙터층과 접하는 제2 도전형의 버퍼층을 더 포함하는 전력 반도체 소자.
  12. 제1 단부영역 및 제2 단부영역에 전계제한링이 형성된 드리프트층을 마련하는 단계;
    활성영역 및 제2 단부영역의 상기 드리프트층의 상부에 마스크를 이용해 산화막을 형성시킨 후, 식각하여 트랜치 게이트를 형성하는 단계;
    상기 트랜치 게이트의 표면에 게이트 절연막을 형성하는 단계;
    상기 제2 단부영역의 상부에 빗 형태의 폴리실리콘층을 형성하고, 상기 트랜치 게이트의 내부에 폴리실리콘을 형성하는 단계; 및
    상기 활성영역에 제1 도전형의 웰을 형성하고, 상기 제1 종단영역 및 제2 종단영역의 일부에 제1 도전형의 웰 확장부를 형성하는 단계;를 포함하고,
    상기 트랜치 게이트를 형성하는 단계를 수행하는 단계에 있어서,
    상기 트랜치 게이트의 중간에 제2 도전형의 매립 정공 축적부를 형성시키는 것을 포함하는 전력 반도체 소자의 제조 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 웰 및 상기 웰 확장부를 형성하는 단계를 수행한 후,
    컨택에 고농도의 제1 도전형의 바디층 및 제2 도전형의 에미터층을 형성하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 바디층을 형성하는 단계를 수행한 후,
    상기 제2 종단영역의 상부에 형성되고, 상기 폴리실리콘층과 전기적으로 연결되는 게이트 금속층을 형성하는 단계; 및
    상기 활성영역에 형성되고 상기 바디층 및 상기 에미터층과 전기적으로 연결되는 에미터 금속층을 형성하는 단계; 를 더 포함하는 전력 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 드리프트층의 하부에 제1 도전형의 콜랙터층을 형성하는 단계; 및
    상기 콜랙터층의 하부에 콜랙터 금속층을 형성하는 단계; 를 더 포함하는 전력 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 콜랙터층과 접하며, 상기 드리프트층의 하부에 제2 도전형의 버퍼층을 형성하는 단계를 더 포함하는 전력 반도체 소자의 제조 방법.
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