KR20150076768A - 전력 반도체 소자 - Google Patents

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KR20150076768A
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박재훈
모규현
성재규
엄기주
송인혁
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삼성전기주식회사
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Abstract

본 개시는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역에 형성되며, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역; 상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 상부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제1 커버 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역; 상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및 상기 제5 반도체 영역부터 상기 제1 반도체 영역의 상부의 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 내압이 향상된 전력 반도체 소자에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor) 구조를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Emission Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Silicon Field Emission Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수 백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
즉, 종래의 IGBT 소자의 기술 동향을 살펴보면 온(on) 전압과 오프(off) 손실을 줄이기 위한 방안으로서, IGBT 소자의 후면의 일부를 그라인딩 등의 방법을 통해 최대한 두께를 줄이고 있다.
하지만 IGBT 소자의 두께가 감소하면, IGBT 소자의 열용량이 감소하여 단락 내량 특성이 감소하게 된다.
따라서 IGBT 소자의 두께를 유지하면서도 온 전압, 오프 손실, 단락 내량을 동시에 향상시킬 수 있는 기술이 필요한 실정이다.
하기의 선행기술문헌의 특허문헌 1은 트랜치 게이트 구조를 가지는 전력 반도체 소자에 관한 것이다.
한국등록특허공보 제10-1127501호
본 개시는 전력 반도체 소자의 두께를 유지하면서도 온 전압, 오프 손실 및 단락 내량을 동시에 향상시킬 수 있는 전력 반도체 소자를 제공하고자 한다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역에 형성되며, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역; 상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 상부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제1 커버 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역;
상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및 상기 제5 반도체 영역부터 상기 제1 반도체 영역의 상부의 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족할 수 있다.
일 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고, 상기 제1 커버 영역의 두께를 Tc1이라 하고, 상기 제1 커버 영역의 불순물 농도를 Cc1이라 할 때, Tc1 × Cc1 ≥ W2 × C2를 만족할 수 있다.
일 실시 예에 있어서, 상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 하부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고, 상기 제2 커버 영역의 두께를 Tc2이라 하고, 상기 제2 커버 영역의 불순물 농도를 Cc2이라 할 때, Tc2 × Cc2 ≥ W2 × C2를 만족할 수 있다.
본 개시의 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역; 상기 제1 반도체 영역에 형성되며, 상기 제2 커버 영역의 상부에 접하도록 형성되고, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역; 상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및 상기 제5 반도체 영역부터 상기 제1 반도체 영역의 상부의 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함할 수 있다.
본 개시의 또 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역에 형성되며, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역; 상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 상부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제1 커버 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역; 상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및 상기 제4 반도체 영역의 상부에 형성되는 게이트;를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족할 수 있다.
다른 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고, 상기 제1 커버 영역의 두께를 Tc1이라 하고, 상기 제1 커버 영역의 불순물 농도를 Cc1이라 할 때, Tc1 × Cc1 ≥ W2 × C2를 만족할 수 있다.
또 다른 실시 예에 있어서, 상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 하부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;을 더 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2 이라 하고, 상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고, 상기 제2 커버 영역의 두께를 Tc2이라 하고, 상기 제2 커버 영역의 불순물 농도를 Cc2이라 할 때, Wc2 × Cc2 ≥ W2 × C2를 만족할 수 있다.
본 개시의 또 다른 실시 예에 따른 전력 반도체 소자는 제1 도전형의 제1 반도체 영역; 상기 제1 반도체 영역에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역; 상기 제1 반도체 영역에 형성되며, 상기 제2 커버 영역의 상부에 접하도록 형성되고, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역; 상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역; 상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및 상기 제4 반도체 영역의 상부에 형성되는 게이트;를 포함할 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 리써프 영역에 형성되는 n형의 반도체 영역을 포함함으로써, 드리프트 영역에서 전류가 흘러 갈 수 있는 경로를 제공하여, 온 전압 성능을 향상시킬 수 있다.
또한, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 리써프 영역에 형성되는 n형의 반도체 영역 및 p형의 반도체 영역을 포함함으로써, 전력 반도체 소자가 통전 상태에서 오프 상태로 천이할 때, 드리프트 영역에 잔류하는 전자와 정공을 빠르게 제거할 수 있는 재결합 중심(recombination center)를 제공하여 오프 손실을 감소시킬 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자는 전력 반도체 소자의 두께를 감소시키지 않기 때문에, 웨이퍼 후면을 제거하여 온 전압, 오프 손실을 줄인 전력 반도체 소자에 비해 높은 단락 내량을 가질 수 있다.
또한, 러써프 영역의 상부 또는 하부 중 적어도 한 곳에 형성되는 커버 영역을 포함함으로써, 전력 반도체 소자가 블로킹 모드(blocking mode)에서 작동할 때, 공핍층이 커버 영역을 통해 뻗어나가는 것을 저지 또는 감소시킬 수 있다.
따라서 고전압의 블로킹 모드에서 전력 반도체 소자의 내압을 향상시킬 수 있다.
도 1은 제1 커버 영역이 리써프 영역의 상부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 제1 커버 영역 및 제2 커버 영역이 각각 리써프 영역의 상부 및 하부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 3은 제2 커버 영역이 리써프 영역의 하부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 4는 제1 커버 영역이 리써프 영역의 상부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 5는 제1 커버 영역 및 제2 커버 영역이 각각 리써프 영역의 상부 및 하부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 5은 제2 커버 영역이 리써프 영역의 하부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 IGBT 외에도, 전력용 MOSFET와 여러 종류의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 개시의 여러 실시 예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또한, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
또한, 제1 반도체 영역은 드리프트 영역, 제4 반도체 영역은 바디 영역, 제5 반도체 영역은 에미터 영역으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 제1 커버 영역(113a)이 리써프 영역(112)의 상부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 1을 참조하여 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)의 구조에 대해서 살펴 보면, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 리써프 영역(112)을 포함하는 드리프트 영역(110), 바디 영역(120), 에미터 영역(130) 및 상기 에미터 영역(130)부터 드리프트 영역(110)까지 관입하는 트랜치 게이트(140)로 구성될 수 있다.
상기 드리프트 영역(110)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(110)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(110)은 하부에 버퍼 영역(111)을 더 포함할 수 있다.
상기 버퍼 영역(111)은 n형의 불순물을 상기 드리프트 영역(110)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역(111)은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역(111)이 형성되는 경우에는 상기 드리프트 영역(110)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(110)은 상부에 p형의 불순물을 주입하여 바디 영역(120)을 형성할 수 있다.
상기 바디 영역(120)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(110)과 pn 접합을 형성하게 된다.
상기 바디 영역(120)의 상면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(130)을 형성할 수 있다.
상기 에미터 영역(130)으로부터 상기 바디 영역(120)을 관통하여 상기 드리프트 영역(110)까지 트랜치(140)가 형성될 수 있다.
즉, 상기 트랜치(140)는 상기 에미터 영역(130)으로부터 상기 드리프트 영역(110)의 일부까지 관입하도록 형성될 수 있다.
상기 트랜치(140)는 일 방향으로 길게 형성될 수 있으며, 일 방향에 수직한 방향으로 일정한 간격을 가지며 배열될 수 있다.
상기 트랜치(140)는 상기 드리프트 영역(110), 상기 바디 영역(120) 및 상기 에미터 영역(130)과 접하는 부분에 게이트 절연층(141)이 형성될 수 있다.
상기 게이트 절연층(141)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 트랜치(140)의 내부에는 도전성 물질(142)이 충전될 수 있다.
상기 도전성 물질(142)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질(142)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(100)의 동작을 제어하게 된다.
상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 채널(C)이 형성된다.
구체적으로, 상기 도전성 물질(142)에 양의 전압이 인가되는 경우, 상기 바디 영역(120)에 존재하는 전자가 상기 트랜치 게이트(140) 쪽으로 끌려오게 되는데, 전자가 상기 트랜치 게이트(140)에 모여서 채널이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 트랜치 게이트(140)가 전자를 끌어당겨 채널이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(110)의 하부 또는 상기 버퍼 영역(111)의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(150)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(150)은 전력 반도체 소자에 정공을 제공할 수 있다.
소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
전력 반도체 소자가 MOSFET인 경우에는 콜랙터 영역(150)은 n형의 도전형을 가질 수 있다.
상기 에미터 영역(130) 및 상기 바디 영역(120)의 노출된 상면에는 에미터 금속층(160)이 형성될 수 있으며, 상기 콜랙터 영역(150)의 하면에는 콜랙터 금속층(170)이 형성될 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 상기 드리프트 영역(100)에 형성되는 리써프 영역(112)을 더 포함할 수 있다.
상기 리써프 영역(112)은 너비 방향으로 n형의 제2 반도체 영역(112a) 및 p형의 제3 반도체 영역(112b)이 서로 교번하여 형성될 수 있다.
상기 제2 반도체 영역(112a)의 불순물 농도는 상기 드리프트 영역(110)의 불순물 농도보다 높은 불순물 농도를 가지게 된다.
상기 제2 반도체 영역(112a)은 상기 드리프트 영역(110)에서 전류가 잘 흐를 수 있는 경로를 제공할 수 있다.
즉, 상기 드리프트 영역(110)에 비해 상기 제2 반도체 영역(112a)의 불순물 농도가 높기 때문에, 상기 제2 반도체 영역(112a)이 형성되는 경우에 전류가 흐를 수 있는 경로의 저항이 낮아지게 되어, 전력 반도체 소자(100)의 도통 시의 손실이 감소하게 된다.
따라서 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 온 전압 성능이 향상될 수 있다.
전력 반도체 소자가 통전 상태에서 오프 상태로 천이할 때, 상기 드리프트 영역(110)에 빠르게 제거되지 못한 전자와 정공이 존재하게 된다.
이렇게 제거되지 못하고 잔류하고 있는 전자와 정공은 전력 반도체 소자의 스위칭 성능을 감소시키게 되며, 나아가 전력 반도체 소자의 오프 손실이 증가하게 된다.
잔류하고 있는 전자는 콜랙터 방향으로 이동하여 제거되며, 잔류하고 있는 정공은 에미터 방향으로 이동하여 제거된다.
따라서 상기 제2 반도체 영역(112a)은 오프 동작시에 전자가 콜랙터 방향으로 빠르게 이동하는 경로를 제공하고, 상기 제3 반도체 영역(112b)은 정공이 에미터 방향으로 빠르게 이동하는 경로를 제공할 수 있다.
또한, 상기 제2 반도체 영역(112a)과 상기 제3 반도체 영역(112b)는 잔류하고 있는 전자와 정공에 대해서 재결합 중심(recombination center)를 제공할 수 있다.
그러므로 상기 리써프 영역(112)이 형성되어 있는 경우, 전자와 정공이 빠르게 이동하여 빠져나갈 수 있는 경로를 제공하는 것과 동시에 전자와 정공이 빠르게 재결합할 수 있는 재결합 중심을 제공할 수 있다.
따라서, 본 개시의 일 실시 예에 따른 전력 반도체 소자(100)는 오프 손실을 감소시킬 수 있다.
상기 리써프 영역(112)의 상부에는 제1 커버 영역(113a)이 형성될 수 있다.
전력 반도체 소자가 블로킹 모드(blocking mode)로 작동하는 경우, p형 반도체 영역과 n형 반도체 영역이 접하는 부분에 형성되는 공핍층이 확장하게 된다.
이러한 공핍층은 블로킹 모드의 전압이 높아짐에 따라 점점 더 많이 확장되게 된다.
상기 리써프 영역(112)의 경우, n형의 제2 반도체 영역(112a)과 p형의 제3 반도체 영역(112b)이 접하고 있기 때문에, 상기 리써프 영역(112)에서도 공핍층이 확장하게 된다.
블로킹 모드의 초기에 전압이 낮을 때에는 상기 제2 반도체 영역(112a)과 상기 제3 반도체 영역(113a)이 접하는 계면에서 너비 방향으로 공핍층이 확장된다.
전력 반도체 소자(100)의 내압을 향상시키기 위해서는 공핍층이 확장할 수 있는 여유 공간이 필요하다.
따라서, 상기 제2 반도체 영역의 폭(112a)을 W2이라 하고, 상기 제2 반도체 영역(112a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(112b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(112b)의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족하도록 만들 수 있다.
상기 제2 반도체 영역(112a)과 상기 제3 반도체 영역(112b)의 불순물의 양이 동일한 경우에 상기 제2 반도체 영역(112a)과 상기 제3 반도체 영역(112b) 같은 시간에 공핍화될 수 있다.
상기 제2 반도체 영역(112a)과 상기 제3 반도체 영역(112b)이 같은 시간에 공핍화되지 않는다면, 먼저 공핍화된 영역의 상하부로 공핍층이 확장하게 되어 같인 시간에 공핍화되는 경우보다 낮은 전압에서 공핍층이 더 많이 확장하게 되며, 따라서 전력 반도체 소자(100)의 내압이 감소하게 된다.
따라서, 본 개시의 일 실시 예에 따른 전력 반도체 소자는 상기 제2 반도체 영역(112a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(112a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(112b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(112b)의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족하기 때문에, 전력 반도체 소자(100)의 내압을 증가시킬 수 있다.
블로킹 모드의 전압이 증가하는 경우, 공핍층은 상기 리써프 영역(112)을 모두 공핍화시키고 상하부로 확장되게 된다.
본 발명의 일 개시에 따른 전력 반도체 소자(100)는 상기 리써프 영역(112)의 상부에 n형의 제1 커버 영역(113a)을 형성시킬 수 있다.
상기 제1 커버 영역(113a)은 블로킹 모드에서 전력 반도체 소자(100)가 작동할 때, 공핍층이 상기 드리프트 영역(110) 및 상기 드리프트 영역(110)의 상부로 확장해 나가는 것을 막아주는 필드 스탑(field stop)의 역할을 수행할 수 있다.
따라서, 고전압의 블로킹 모드에서 전력 반도체 소자(100)가 작동할 때, 상기 드리프트 영역(110)과 상기 바디 영역(120)이 접하여 형성되는 pn 접합을 보호할 수 있는 역할을 할 수 있다.
상기 제1 커버 영역(113a)의 필드 스탑 성능을 향상시키기 위하여, 상기 제2 반도체 영역(112a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(112a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(113b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(112b)의 불순물 농도를 C3이라 하고, 상기 제1 커버 영역(113a)의 두께를 Tc1이라 하고, 상기 제1 커버 영역(113a)의 불순물 농도를 Cc1이라 할 때, Tc1 × Cc1 ≥ W2 × C2 = W3 × C3 를 만족할 수 있다.
상기 제1 커버 영역(113a)은 상기 바디 영역(120)에 직접 접하지 아니하고, 상기 드리프트 영역(110)의 상부가 상기 바디 영역(120)과 직접 접하도록 형성될 수 있다.
즉, 상기 드리프트 영역(110)의 상부의 저농도의 n형의 불순물 영역을 형성함으로써, 전도도 변조 현상을 유도할 수 있다.
도 2는 제1 커버 영역(213a) 및 제2 커버 영역(213b)이 각각 리써프 영역(212)의 상부 및 하부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자(200)의 개략적인 단면도를 도시한 것이다.
이하에서 설명하지 아니하는 구성 요소는 도 1에 도시된 전력 반도체 소자(100)에 대해 설명해놓은 것과 동일하다.
도 2에 도시한 바와 같이, 리써프 영역(212)의 상부 및 하부에 접하는 제1 커버 영역(213a) 및 제2 커버 영역(213b)이 형성될 수 있다.
상기 제2 커버 영역(213b)은 상기 제1 커버 영역(213a)과 같이 블로킹 모드에서 공핍층이 하부로 확장하는 것을 저지하는 역할을 할 수 있다.
상기 제2 커버 영역(213b)의 필드 스탑 성능을 향상시키기 위하여, 상기 제2 반도체 영역(212a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(212a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(213b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(212b)의 불순물 농도를 C3이라 하고, 상기 제2 커버 영역(213b)의 두께를 Tc2이라 하고, 상기 제2 커버 영역(213b)의 불순물 농도를 Cc2이라 할 때, Tc2 × Cc2 ≥ W2 × C2 = W3 × C3 를 만족할 수 있다.
도 3은 제2 커버 영역(313b)이 리써프 영역(312)의 하부에 형성된 본 개시의 일 실시 예에 따른 전력 반도체 소자(300)의 개략적인 단면도를 도시한 것이다.
이하에서 설명하지 아니하는 구성 요소는 도 1에 도시된 전력 반도체 소자(100)에 대해 설명해놓은 것과 동일하다.
도 3에서 보는 바와 같이 상기 리써프 영역(312)의 하부에만 상기 제2 커버 영역(313b)이 형성될 수 있다.
상기 리써프 영역(312)을 상기 드리프트 영역의 하부에 형성하는 경우에는 상기 제2 커버 영역(313b)을 상기 리써프 영역(312)의 하부에만 형성시킴으로써, 공핍층이 하부로 확장하는 것을 저지할 수 있다.
도 4는 제1 커버 영역(413a)이 리써프 영역(412)의 상부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)의 개략적인 단면도를 도시한 것이다.
도 4을 참조하여 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)의 구조에 대해서 살펴 보면, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)는 리써프 영역(412)을 포함하는 드리프트 영역(410), 바디 영역(420), 에미터 영역(430) 및 상기 에미터 영역(430)의 상부에 형성되는 게이트(440)로 구성될 수 있다.
상기 드리프트 영역(410)은 n형의 불순물을 저농도로 주입하여 형성될 수 있다.
따라서 상기 드리프트 영역(410)은 소자의 내압을 유지하기 위해 비교적 두꺼운 두께를 가지게 된다.
상기 드리프트 영역(410)은 하부에 버퍼 영역(411)을 더 포함할 수 있다.
상기 버퍼 영역(411)은 n형의 불순물을 상기 드리프트 영역(410)의 후면에 주입하여 형성시킬 수 있다.
상기 버퍼 영역(411)은 소자의 공핍 영역이 확장될 때, 이를 저지하는 역할을 함으로써 소자의 내압을 유지하는 것에 도움을 준다.
따라서 상기 버퍼 영역(411)이 형성되는 경우에는 상기 드리프트 영역(410)의 두께를 얇게 할 수 있어, 전력 반도체 소자의 소형화를 가능케 할 수 있다.
상기 드리프트 영역(410)은 상부에 p형의 불순물을 주입하여 바디 영역(420)을 형성할 수 있다.
상기 바디 영역(420)은 p형의 도전형을 가짐으로써 상기 드리프트 영역(410)과 pn 접합을 형성하게 된다.
상기 바디 영역(420)의 상면 내측에는 n형의 불순물을 고농도로 주입하여 에미터 영역(430)을 형성할 수 있다.
상기 바디 영역(420)의 상부에는 게이트(440)가 형성될 수 있다.
상기 게이트(440)는 상기 바디 영역(420)의 상부에 게이트 절연층(441)을 형성하고, 그 위에 도전성 물질(442)를 적층하여 형성될 수 있다.
상기 게이트 절연층(441)은 실리콘 옥사이드(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
상기 도전성 물질(442)은 폴리 실리콘(Poly-Si) 또는 금속일 수 있으나, 이에 제한되는 것 아니다.
상기 도전성 물질(442)은 게이트 전극(미도시)와 전기적으로 연결되어, 본 발명의 일 실시 예에 따른 전력 반도체 소자(400)의 동작을 제어하게 된다.
상기 도전성 물질(442)에 양의 전압이 인가되는 경우, 상기 바디 영역(420)의 상부에 채널(C)이 형성된다.
구체적으로, 상기 도전성 물질(442)에 양의 전압이 인가되는 경우, 상기 바디 영역(420)에 존재하는 전자가 상기 게이트(440) 쪽으로 끌려오게 되는데, 전자가 상기 바디 영역(440)에 모여서 채널이 형성되는 것이다.
즉, pn 접합으로 인해 전자와 정공이 재결합(recombination)되어 캐리어가 없는 공핍 영역에 상기 게이트(440)가 전자를 끌어당겨 채널이 형성됨으로써 전류가 흐를 수 있게 된다.
상기 드리프트 영역(410)의 하부 또는 상기 버퍼 영역(411)의 하부에는 p형의 불순물을 주입하여 콜랙터 영역(450)을 형성시킬 수 있다.
전력 반도체 소자가 IGBT인 경우, 상기 콜랙터 영역(450)은 전력 반도체 소자에 정공을 제공할 수 있다.
소수 캐리어(carrier)인 정공의 고농도 주입으로 인해 드리프트 영역에서의 전도도가 수십에서 수백 배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
전력 반도체 소자가 MOSFET인 경우에는 콜랙터 영역(450)은 n형의 도전형을 가질 수 있다.
상기 에미터 영역(430) 및 상기 바디 영역(420)의 노출된 상면에는 에미터 금속층(460)이 형성될 수 있으며, 상기 콜랙터 영역(450)의 하면에는 콜랙터 금속층(470)이 형성될 수 있다.
본 개시의 일 실시 예에 따른 전력 반도체 소자(400)는 상기 드리프트 영역(400)에 형성되는 리써프 영역(412)을 더 포함할 수 있다.
상기 리써프 영역(412)은 너비 방향으로 n형의 제2 반도체 영역(412a) 및 p형의 제3 반도체 영역(412b)이 서로 교번하여 형성될 수 있다.
상기 제2 반도체 영역(412a)의 불순물 농도는 상기 드리프트 영역(410)의 불순물 농도보다 높은 불순물 농도를 가지게 된다.
상기 제2 반도체 영역(412a)은 상기 드리프트 영역(410)에서 전류가 잘 흐를 수 있는 경로를 제공할 수 있다.
즉, 상기 드리프트 영역(410)에 비해 상기 제2 반도체 영역(412a)의 불순물 농도가 높기 때문에, 상기 제2 반도체 영역(412a)이 형성되는 경우에 전류가 흐를 수 있는 경로의 저항이 낮아지게 되어, 전력 반도체 소자(400)의 도통 시의 손실이 감소하게 된다.
따라서 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)는 온 전압 성능이 향상될 수 있다.
전력 반도체 소자가 통전 상태에서 오프 상태로 천이할 때, 상기 드리프트 영역(410)에 빠르게 제거되지 못한 전자와 정공이 존재하게 된다.
이렇게 제거되지 못하고 잔류하고 있는 전자와 정공은 전력 반도체 소자의 스위칭 성능을 감소시키게 되며, 나아가 전력 반도체 소자의 오프 손실이 증가하게 된다.
잔류하고 있는 전자는 콜랙터 방향으로 이동하여 제거되며, 잔류하고 있는 정공은 에미터 방향으로 이동하여 제거된다.
따라서 상기 제2 반도체 영역(412a)은 오프 동작 시에 전자가 콜랙터 방향으로 빠르게 이동하는 경로를 제공하고, 상기 제3 반도체 영역(412b)은 정공이 에미터 방향으로 빠르게 이동하는 경로를 제공할 수 있다.
또한, 상기 제2 반도체 영역(412a)과 상기 제3 반도체 영역(412b)는 잔류하고 있는 전자와 정공에 대해서 재결합 중심(recombination center)를 제공할 수 있다.
그러므로 상기 리써프 영역(412)이 형성되어 있는 경우, 전자와 정공이 빠르게 이동하여 빠져나갈 수 있는 경로를 제공하는 것과 동시에 전자와 정공이 빠르게 재결합할 수 있는 재결합 중심을 제공할 수 있다.
따라서, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)는 오프 손실을 감소시킬 수 있다.
상기 리써프 영역(412)의 상부에는 제1 커버 영역(413a)이 형성될 수 있다.
전력 반도체 소자가 블로킹 모드(blocking mode)로 작동하는 경우, p형 반도체 영역과 n형 반도체 영역이 접하는 부분에 형성되는 공핍층이 확장하게 된다.
이러한 공핍층은 블로킹 모드의 전압이 높아짐에 따라 점점 더 많이 확장되게 된다.
상기 리써프 영역(412)의 경우, n형의 제2 반도체 영역(412a)과 p형의 제3 반도체 영역(412b)이 접하고 있기 때문에, 상기 리써프 영역(412)에서도 공핍층이 확장하게 된다.
블로킹 모드의 초기에 전압이 낮을 때에는 상기 제2 반도체 영역(412a)과 상기 제3 반도체 영역(413a)이 접하는 계면에서 너비 방향으로 공핍층이 확장된다.
전력 반도체 소자(400)의 내압을 향상시키기 위해서는 공핍층이 확장할 수 있는 여유 공간이 필요하다.
따라서, 상기 제2 반도체 영역의 폭(412a)을 W2이라 하고, 상기 제2 반도체 영역(412a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(412b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(412b)의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족하도록 만들 수 있다.
상기 제2 반도체 영역(412a)과 상기 제3 반도체 영역(412b)의 불순물의 양이 동일한 경우에 상기 제2 반도체 영역(412a)과 상기 제3 반도체 영역(412b) 같은 시간에 공핍화될 수 있다.
상기 제2 반도체 영역(412a)과 상기 제3 반도체 영역(412b)이 같은 시간에 공핍화되지 않는다면, 먼저 공핍화된 영역의 상하부로 공핍층이 확장하게 되어 같은 시간에 공핍화되는 경우보다 낮은 전압에서 공핍층이 더 많이 확장하게 되며, 따라서 전력 반도체 소자(400)의 내압이 감소하게 된다.
따라서, 본 개시의 다른 실시 예에 따른 전력 반도체 소자(400)는 상기 제2 반도체 영역(412a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(412a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(412b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(412b)의 불순물 농도를 C3이라 할 때, W2 × C2 = W3 × C3 를 만족하기 때문에, 전력 반도체 소자(400)의 내압을 증가시킬 수 있다.
블로킹 모드의 전압이 증가하는 경우, 공핍층은 상기 리써프 영역(412)을 모두 공핍화 시키고 상하부로 확장되게 된다.
본 개시의 다른 실시예에 따른 전력 반도체 소자(400)는 상기 리써프 영역(412)의 상부에 n형의 제1 커버 영역(413a)을 형성시킬 수 있다.
상기 제1 커버 영역(413a)은 블로킹 모드에서 전력 반도체 소자(400)가 작동할 때, 공핍층이 상기 드리프트 영역(410) 및 상기 드리프트 영역(410)의 상부로 확장해 나가는 것을 막아주는 필드 스탑(field stop)의 역할을 수행할 수 있다.
따라서, 고전압의 블로킹 모드에서 전력 반도체 소자(400)가 작동할 때, 상기 드리프트 영역(410)과 상기 바디 영역(420)이 접하여 형성되는 pn 접합을 보호할 수 있는 역할을 할 수 있다.
상기 제1 커버 영역(413a)의 필드 스탑 성능을 향상시키기 위하여, 상기 제2 반도체 영역(412a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(412a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(413b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(412b)의 불순물 농도를 C3이라 하고, 상기 제1 커버 영역(413a)의 두께를 Tc1이라 하고, 상기 제1 커버 영역(413a)의 불순물 농도를 Cc1이라 할 때, Tc1 × Cc1 ≥ W2 × C2 = W3 × C3 를 만족할 수 있다.
상기 제1 커버 영역(413a)은 상기 바디 영역(420)에 직접 접하지 아니하고, 상기 드리프트 영역(110)의 상부가 상기 바디 영역(420)과 직접 접하도록 형성될 수 있다.
즉, 상기 드리프트 영역(410)의 상부의 저농도의 n형의 불순물 영역을 형성함으로써, 전도도 변조 현상을 유도할 수 있다.
도 5는 제1 커버 영역(513a) 및 제2 커버 영역(513b)이 각각 리써프 영역(512)의 상부 및 하부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자(500)의 개략적인 단면도를 도시한 것이다.
이하에서 설명하지 아니하는 구성 요소는 도 4에 도시된 전력 반도체 소자(400)에 대해 설명해놓은 것과 동일하다.
도 5에 도시한 바와 같이, 리써프 영역(512)의 상부 및 하부에 접하는 제1 커버 영역(513a) 및 제2 커버 영역(513b)이 형성될 수 있다.
상기 제2 커버 영역(513b)은 상기 제1 커버 영역(513a)과 같이 블로킹 모드에서 공핍층이 하부로 확장하는 것을 저지하는 역할을 할 수 있다.
상기 제2 커버 영역(513b)의 필드 스탑 성능을 향상시키기 위하여, 상기 제2 반도체 영역(512a)의 폭을 W2이라 하고, 상기 제2 반도체 영역(512a)의 불순물 농도를 C2이라 하고, 상기 제3 반도체 영역(513b)의 폭을 W3이라 하고, 상기 제3 반도체 영역(512b)의 불순물 농도를 C3이라 하고, 상기 제2 커버 영역(513b)의 두께를 Tc2이라 하고, 상기 제2 커버 영역(513b)의 불순물 농도를 Cc2이라 할 때, Tc2 × Cc2 ≥ W2 × C2 = W3 × C3 를 만족할 수 있다.
도 6은 제2 커버 영역(613b)이 리써프 영역(612)의 하부에 형성된 본 개시의 다른 실시 예에 따른 전력 반도체 소자(600)의 개략적인 단면도를 도시한 것이다.
이하에서 설명하지 아니하는 구성 요소는 도 4에 도시된 전력 반도체 소자(400)에 대해 설명해놓은 것과 동일하다.
도 6에서 보는 바와 같이 상기 리써프 영역(612)의 하부에만 상기 제2 커버 영역(613b)이 형성될 수 있다.
상기 리써프 영역(612)을 상기 드리프트 영역의 하부에 형성하는 경우에는 상기 제2 커버 영역(613b)을 상기 리써프 영역(612)의 하부에만 형성시킴으로써, 공핍층이 하부로 확장하는 것을 저지할 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
100: 전력 반도체 소자
110: 드리프트 영역
112: 리써프 영역
113a, b: 제1 및 2 커버 영역
120: 바디 영역
130: 에미터 영역
140: 트랜치
150: 콜랙터 영역

Claims (12)

  1. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역에 형성되며, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역;
    상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 상부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제1 커버 영역;
    상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역;
    상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및
    상기 제5 반도체 영역부터 상기 제1 반도체 영역의 상부의 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 할 때,
    W2 × C2 = W3 × C3 를 만족하는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고,
    상기 제1 커버 영역의 두께를 Tc1이라 하고, 상기 제1 커버 영역의 불순물 농도를 Cc1이라 할 때,
    Tc1 × Cc1 ≥ W2 × C2 를 만족하는 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 하부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;을 더 포함하는 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고,
    상기 제2 커버 영역의 두께를 Tc2이라 하고, 상기 제2 커버 영역의 불순물 농도를 Cc2이라 할 때,
    Tc2 × Cc2 ≥ W2 × C2 를 만족하는 전력 반도체 소자.
  6. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;
    상기 제1 반도체 영역에 형성되며, 상기 제2 커버 영역의 상부에 접하도록 형성되고, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역;
    상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역;
    상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및
    상기 제5 반도체 영역부터 상기 제1 반도체 영역의 상부의 일부까지 관입하여 형성되며, 표면에 형성되는 게이트 절연층과 내부에 충전되는 도전성 물질을 포함하는 트랜치 게이트;를 포함하는 전력 반도체 소자.
  7. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역에 형성되며, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역;
    상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 상부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제1 커버 영역;
    상기 제1 반도체 영역의 상부에 형성되는 제2 도전형의 제4 반도체 영역;
    상기 제4 반도체 영역의 상부 내측에 형성되는 제1 도전형의 제5 반도체 영역; 및
    상기 제4 반도체 영역의 상부에 형성되는 게이트;를 포함하는 전력 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 할 때,
    W2 × C2 = W3 × C3 를 만족하는 전력 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고,
    상기 제1 커버 영역의 두께를 Tc1이라 하고, 상기 제1 커버 영역의 불순물 농도를 Cc1이라 할 때,
    Tc1 × Cc1 ≥ W2 × C2 를 만족하는 전력 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 반도체 영역에 형성되며, 상기 리써프 영역의 하부에 접하도록 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;을 더 포함하는 전력 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 반도체 영역의 폭을 W2이라 하고, 상기 제2 반도체 영역의 불순물 농도를 C2이라 하고,
    상기 제3 반도체 영역의 폭을 W3이라 하고, 상기 제3 반도체 영역의 불순물 농도를 C3이라 하고,
    상기 제2 커버 영역의 두께를 Tc2이라 하고, 상기 제2 커버 영역의 불순물 농도를 Cc2이라 할 때,
    Wc2 × Cc2 ≥ W2 × C2 를 만족하는 전력 반도체 소자.
  12. 제1 도전형의 제1 반도체 영역;
    상기 제1 반도체 영역에 형성되며, 상기 제1 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형의 제2 커버 영역;
    상기 제1 반도체 영역에 형성되며, 상기 제2 커버 영역의 상부에 접하도록 형성되고, 너비 방향으로 제1 도전형의 제2 반도체 영역과 제2 도전형의 제3 반도체 영역이 교대로 형성되어 있는 리써프 영역;
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