CN116825832A - 半导体装置以及半导体电路 - Google Patents

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Abstract

实施方式提供半导体装置以及半导体电路，其包含具有IGBT和二极管的RC‑IGBT，能够减少导通损失。实施方式的半导体装置具备：晶体管区域，其包含第一沟槽、设于第一沟槽之中的第一栅极电极、第二沟槽、设于第二沟槽之中的第二栅极电极、第三沟槽和设于第三沟槽之中的第三栅极电极；二极管区域，其包含第五沟槽和设于第五沟槽之中的导电层；边界区域，其包含第四沟槽和设于第四沟槽之中的第四栅极电极，设于晶体管区域与二极管区域之间；第一电极焊盘，其与第一栅极电极电连接；第二电极焊盘，其与第二栅极电极电连接；以及第三电极焊盘，其与第三栅极电极以及第四栅极电极电连接。

Description

半导体装置以及半导体电路
相关申请
本申请享受以日本专利申请第2022-45799号(申请日：2022年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置以及半导体电路。
背景技术
作为电力用的半导体装置的一个例子，有绝缘栅双极晶体管(IGBT)。IGBT例如在集电极电极上设置p型的集电极区域、n型的漂移区域、p型的基极区域。并且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，以中间夹着栅极绝缘膜的方式设置栅极电极。而且，在p型的基极区域表面的与沟槽邻接的区域，设置连接于发射极电极的n型的发射极区域。
近年来，在同一半导体芯片上形成有IGBT与续流二极管(Freewheeling Diode)的逆导IGBT(RC-IGBT)正被广泛开发以及产品化。RC-IGBT例如被用作逆变器电路的开关元件。续流二极管具有使电流向与IGBT的导通电流相反的方向流动的功能。将IGBT与续流二极管形成于同一半导体芯片具有共享末端区域而缩小芯片尺寸、使发热部位分散等很多优点。
在RC-IGBT中，在包含IGBT的晶体管区域与包含二极管的二极管区域之间设置不包含IGBT以及二极管的边界区域的设计较多。通过设置边界区域，抑制IGBT的动作与二极管的动作干扰而使RC-IGBT的元件特性劣化的现象。
发明内容
本发明提供这样一种半导体装置以及半导体电路：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
实施方式的半导体装置具备：晶体管区域，其包含半导体层、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、第三沟槽、第三栅极电极、第三栅极绝缘膜、第一电极和第二电极，所述半导体层具有第一面和与所述第一面对置的第二面，所述第一导电型的第一半导体区域设于所述半导体层之中，所述第二导电型的第二半导体区域设于所述半导体层之中，且设于所述第一半导体区域与所述第一面之间，所述第一导电型的第三半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，所述第二导电型的第四半导体区域设于所述半导体层之中，且设于所述第三半导体区域与所述第一面之间，所述第一导电型的第五半导体区域设于所述半导体层之中，且设于所述第三半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第三半导体区域的第一导电型杂质浓度，所述第一沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，所述第一栅极电极设于所述第一沟槽之中，所述第一栅极绝缘膜设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间以及所述第一栅极电极与所述第四半导体区域之间，所述第二沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，所述第二栅极电极设于所述第二沟槽之中，所述第二栅极绝缘膜设于所述第二栅极电极与所述第二半导体区域之间、所述第二栅极电极与所述第三半导体区域之间以及所述第二栅极电极与所述第四半导体区域之间，所述第三沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，所述第三栅极电极设于所述第三沟槽之中，所述第三栅极绝缘膜设于所述第三栅极电极与所述第二半导体区域之间、所述第三栅极电极与所述第三半导体区域之间以及所述第三栅极电极与所述第四半导体区域之间，所述第一电极相对于所述半导体层设于所述第一面的一侧，且与所述第四半导体区域以及所述第五半导体区域相接，所述第二电极相对于所述半导体层设于所述第二面的一侧，且与所述第一半导体区域相接；二极管区域，其包含所述半导体层、所述第二半导体区域、第二导电型的第六半导体区域、第一导电型的第七半导体区域、第一导电型的第八半导体区域、第五沟槽、导电层、绝缘膜、所述第一电极和所述第二电极，所述第二导电型的第六半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第二面之间，第二导电型杂质浓度高于所述第二半导体区域的第二导电型杂质浓度，所述第一导电型的第七半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，所述第一导电型的第八半导体区域设于所述半导体层之中，且设于所述第七半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第七半导体区域的第一导电型杂质浓度，所述第五沟槽设于所述半导体层之中的所述第一面的一侧，且与所述第二半导体区域以及所述第七半导体区域相接，所述导电层设于所述第五沟槽之中，所述绝缘膜设于所述导电层与所述第二半导体区域之间、所述导电层与所述第七半导体区域之间，所述第一电极与所述第八半导体区域相接，所述第二电极与所述第六半导体区域相接；边界区域，其包含所述半导体层、所述第二半导体区域、第一导电型的第九半导体区域、第二导电型的第十半导体区域、第一导电型的第十一半导体区域、第四沟槽、第四栅极电极、第四栅极绝缘膜、所述第一电极和所述第二电极，设于所述晶体管区域与所述二极管区域之间，所述第一导电型的第九半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，所述第二导电型的第十半导体区域设于所述半导体层之中，且设于所述第九半导体区域与所述第一面之间，所述第一导电型的第十一半导体区域设于所述半导体层之中，且设于所述第九半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第九半导体区域的第一导电型杂质浓度，所述第四沟槽设于所述半导体层之中的所述第一面的一侧，且与所述第二半导体区域、所述第九半导体区域以及所述第十半导体区域相接，所述第四栅极电极设于所述第四沟槽之中，所述第四栅极绝缘膜设于所述第四栅极电极与所述第二半导体区域之间、所述第四栅极电极与所述第九半导体区域之间以及所述第四栅极电极与所述第十半导体区域之间，所述第一电极与所述第十半导体区域以及所述第十一半导体区域相接；第一电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第一栅极电极电连接；第二电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第二栅极电极电连接；以及第三电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第三栅极电极以及所述第四栅极电极电连接。
附图说明
图1是第一实施方式的半导体电路的示意图。
图2是第一实施方式的半导体装置的一部分的剖视示意图。
图3是第一实施方式的半导体装置的一部分的俯视示意图。
图4是第一实施方式的半导体装置的一部分的剖视示意图。
图5是第一实施方式的半导体装置的一部分的剖视示意图。
图6是第一实施方式的半导体装置的驱动方法的说明图。
图7是第一实施方式的半导体装置的驱动方法的第一变形例的说明图。
图8是第一实施方式的半导体装置的驱动方法的第二变形例的说明图。
图9是比较例的半导体装置的一部分的剖视示意图。
图10是比较例的半导体装置的一部分的俯视示意图。
图11是第二实施方式的半导体装置的一部分的剖视示意图。
图12是第三实施方式的半导体装置的一部分的剖视示意图。
图13是第四实施方式的半导体装置的一部分的剖视示意图。
图14是第四实施方式的变形例的半导体装置的一部分的剖视示意图。
图15是第五实施方式的半导体装置的一部分的剖视示意图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，在以下的说明中，对相同或者类似的部件等标注相同的附图标记，对说明了一次的部件等适当省略其说明。
在本说明书中，在有n+型、n型、n－型这种表述的情况下，意思是n型杂质浓度按照n+型、n型、n－型的顺序降低。另外，在有p+型、p型、p－型这种表述的情况下，意思是p型杂质浓度按照p+型、p型、p－型的顺序降低。
在本说明书中，n型杂质浓度并非表示实际的n型杂质浓度，而是表示补偿后的有效的n型杂质浓度。同样，p型杂质浓度并非表示实际的p型杂质浓度，而是表示补偿后的有效的p型杂质浓度。例如在实际的n型杂质浓度比实际的p型杂质浓度大的情况下，将从实际的n型杂质浓度减去p型杂质浓度而得的浓度作为n型杂质浓度。对于p型杂质浓度也相同。
在本说明书中，半导体区域的杂质浓度的分布以及绝对值例如能够使用二次离子质谱法(Secondary Ion Mass Spectrometry：SIMS)来测定。另外，两个半导体区域的杂质浓度的相对的大小关系例如能够使用扫描式电容显微镜法(Scanning CapacitanceMicroscopy：SCM)来判定。另外，杂质浓度的分布以及绝对值例如能够使用扩展电阻测定法(Spreading Resistance Analysis：SRA)来测定。在SCM以及SRA中，求出半导体区域的载流子浓度的相对的大小关系、绝对值。通过假定杂质的激活率，能够根据SCM以及SRA的测定结果求出两个半导体区域的杂质浓度之间的相对的大小关系、杂质浓度的分布以及杂质浓度的绝对值。
在本说明书中，为了方便说明动作，在半导体体装置之中，有时将使用第一栅极电极而驱动的晶体管部分表达为“具有第一栅极电极的晶体管”。同样，有时将使用第二栅极电极而驱动的晶体管部分表达为“具有第二栅极电极的晶体管”，将使用第三栅极电极而驱动的晶体管部分表达为“具有第三栅极电极的晶体管”，将使用第四栅极电极而驱动的晶体管部分表达为“具有第四栅极电极的晶体管”。
<第一实施方式>
第一实施方式的半导体装置具备：晶体管区域，其包含半导体层、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、第三沟槽、第三栅极电极、第三栅极绝缘膜、第一电极和第二电极，半导体层具有第一面和与第一面对置的第二面，第一导电型的第一半导体区域设于半导体层之中，第二导电型的第二半导体区域设于半导体层之中，且设于第一半导体区域与第一面之间，第一导电型的第三半导体区域设于半导体层之中，且设于第二半导体区域与第一面之间，第二导电型的第四半导体区域设于半导体层之中，且设于第三半导体区域与第一面之间，第一导电型的第五半导体区域设于半导体层之中，且设于第三半导体区域与第一面之间，第一导电型杂质浓度高于第三半导体区域的第一导电型杂质浓度，第一沟槽设于半导体层之中的第一面的一侧，与第二半导体区域、第三半导体区域以及第四半导体区域相接，第一栅极电极设于第一沟槽之中，第一栅极绝缘膜设于第一栅极电极与第二半导体区域之间、第一栅极电极与第三半导体区域之间以及第一栅极电极与第四半导体区域之间，第二沟槽设于半导体层之中的第一面的一侧，与第二半导体区域、第三半导体区域以及第四半导体区域相接，第二栅极电极设于第二沟槽之中，第二栅极绝缘膜设于第二栅极电极与第二半导体区域之间、第二栅极电极与第三半导体区域之间以及第二栅极电极与第四半导体区域之间，第三沟槽设于半导体层之中的第一面的一侧，与第二半导体区域、第三半导体区域以及第四半导体区域相接，第三栅极电极设于第三沟槽之中，第三栅极绝缘膜设于第三栅极电极与第二半导体区域之间、第三栅极电极与第三半导体区域之间以及第三栅极电极与第四半导体区域之间，第一电极相对于半导体层设于第一面的一侧，且与第四半导体区域以及第五半导体区域相接，第二电极相对于半导体层设于第二面的一侧，且与第一半导体区域相接；二极管区域，其包含半导体层、第二半导体区域、第二导电型的第六半导体区域、第一导电型的第七半导体区域、第一导电型的第八半导体区域、第五沟槽、导电层、绝缘膜、第一电极和第二电极，第二导电型的第六半导体区域设于半导体层之中，且设于第二半导体区域与第二面之间，第二导电型杂质浓度高于第二半导体区域的第二导电型杂质浓度，第一导电型的第七半导体区域设于半导体层之中，且设于第二半导体区域与第一面之间，第一导电型的第八半导体区域设于半导体层之中，且设于第七半导体区域与第一面之间，第一导电型杂质浓度高于第七半导体区域的第一导电型杂质浓度，第五沟槽设于半导体层之中的第一面的一侧，且与第二半导体区域以及第七半导体区域相接，导电层设于第五沟槽之中，绝缘膜设于导电层与第二半导体区域之间、导电层与第七半导体区域之间，第一电极与第八半导体区域相接，第二电极与第六半导体区域相接；边界区域，其包含半导体层、第二半导体区域、第一导电型的第九半导体区域、第二导电型的第十半导体区域、第一导电型的第十一半导体区域、第四沟槽、第四栅极电极、第四栅极绝缘膜、第一电极和第二电极，设于晶体管区域与二极管区域之间，第一导电型的第九半导体区域设于半导体层之中，且设于第二半导体区域与第一面之间，第二导电型的第十半导体区域设于半导体层之中，且设于第九半导体区域与第一面之间，第一导电型的第十一半导体区域设于半导体层之中，且设于第九半导体区域与第一面之间，第一导电型杂质浓度高于第九半导体区域的第一导电型杂质浓度，第四沟槽设于半导体层之中的第一面的一侧，且与第二半导体区域、第九半导体区域以及第十半导体区域相接，第四栅极电极设于第四沟槽之中，第四栅极绝缘膜设于第四栅极电极与第二半导体区域之间、第四栅极电极与第九半导体区域之间以及第四栅极电极与第十半导体区域之间，第一电极与第十半导体区域以及第十一半导体区域相接；第一电极焊盘，其相对于半导体层设于第一面的一侧，且与第一栅极电极电连接；第二电极焊盘，其相对于半导体层设于第一面的一侧，且与第二栅极电极电连接；以及第三电极焊盘，其相对于半导体层设于第一面的一侧，且与第三栅极电极以及第四栅极电极电连接。
第一实施方式的半导体电路具备驱动上述半导体装置的控制电路。
第一实施方式的半导体装置是在同一半导体芯片上形成有IGBT与续流二极管的RC-IGBT 100。RC-IGBT 100具有沟槽栅极型的IGBT，该沟槽栅极型的IGBT在形成于半导体层的沟槽之中具备栅极电极。以下，以第一导电型为p型、第二导电型为n型的情况为例进行说明。
第一实施方式的控制电路是栅极驱动电路150。第一实施方式的半导体电路包括半导体装置和控制半导体装置的控制电路。半导体电路例如是安装有RC-IGBT 100和栅极驱动电路150的半导体模块。
图1是第一实施方式的半导体电路的示意图。
图2是第一实施方式的半导体装置的一部分的剖视示意图。图2是图1的A-A’剖面。
图3是第一实施方式的半导体装置的一部分的俯视示意图。图3是第一面F1的俯视图。图2是图3的A-A’剖面。
图4是第一实施方式的半导体装置的一部分的剖视示意图。图4是图3的B-B’剖面。
图5是第一实施方式的半导体装置的一部分的剖视示意图。图5是图3的C-C’剖面。
第一实施方式的半导体电路具有RC-IGBT 100和栅极驱动电路150。RC-IGBT 100具有晶体管区域101、二极管区域102、边界区域103。边界区域103设于晶体管区域101与二极管区域102之间。
RC-IGBT 100是半导体装置的一个例子。栅极驱动电路150是控制电路的一个例子。
晶体管区域101作为IGBT进行动作。二极管区域102作为续流二极管进行动作。续流二极管例如是快恢复二极管(FRD)。
第一实施方式的RC-IGBT 100具备半导体层10、上部电极12(第一电极)、下部电极14(第二电极)、第一栅极绝缘膜41、第二栅极绝缘膜42、第三栅极绝缘膜43、第四栅极绝缘膜44、二极管绝缘膜45(绝缘膜)、第一栅极电极51、第二栅极电极52、第三栅极电极53、第四栅极电极54、二极管导电层55(导电层)、第一层间绝缘层61、第二层间绝缘层62、第一栅极电极焊盘104(第一电极焊盘)、第二栅极电极焊盘105(第二电极焊盘)、第三栅极电极焊盘106(第三电极焊盘)。
在半导体层10之中，设置第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、第三栅极沟槽23(第三沟槽)、第四栅极沟槽24(第四沟槽)、二极管沟槽25(第五沟槽)、集电极区域26(第一半导体区域)、漂移区域27(第二半导体区域)、单元基极区域28(第三半导体区域)、单元发射极区域29(第四半导体区域)、单元接触区域30(第五半导体区域)、阴极区域31(第六半导体区域)、阳极区域32(第七半导体区域)、二极管接触区域33(第八半导体区域)、边界基极区域34(第九半导体区域)、边界发射极区域35(第十半导体区域)以及边界接触区域36(第十一半导体区域)。
半导体层10具有第一面F1和与第一面F1对置的第二面F2。半导体层10例如是单晶硅。半导体层10的膜厚例如是40μm以上700μm以下。
在本说明书中，将与第一面F1平行的一方向称作第一方向。另外，将与第一面F1平行且与第一方向正交的方向称作第二方向。另外，在本说明书中，将“深度”定义为以第一面F1为基准的朝向第二面F2的方向的距离。
晶体管区域101包含半导体层10、上部电极12(第一电极)、下部电极14(第二电极)、第一栅极绝缘膜41、第二栅极绝缘膜42、第三栅极绝缘膜43、第一栅极电极51、第二栅极电极52、第三栅极电极53、第一层间绝缘层61。
在晶体管区域101的半导体层10之中，设置第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、第三栅极沟槽23(第三沟槽)、集电极区域26(第一半导体区域)、漂移区域27(第二半导体区域)、单元基极区域28(第三半导体区域)、单元发射极区域29(第四半导体区域)、单元接触区域30(第五半导体区域)。
上部电极12设于半导体层10的第一面F1的一侧。上部电极12的至少一部分与半导体层10的第一面F1相接。
上部电极12在晶体管区域101中作为IGBT的发射极电极发挥功能。上部电极12例如是金属。
上部电极12与单元发射极区域29相接。上部电极12电连接于单元发射极区域29。
上部电极12与单元接触区域30相接。上部电极12电连接于单元接触区域30。上部电极12经由单元接触区域30电连接于单元基极区域28。
下部电极14设于半导体层10的第二面F2的一侧。下部电极14的至少一部分与半导体层10的第二面F2相接。
下部电极14在晶体管区域101中作为IGBT的集电极电极发挥功能。下部电极14例如是金属。
下部电极14在晶体管区域101中与集电极区域26相接。下部电极14在晶体管区域101中电连接于集电极区域26。
集电极区域26是p+型的半导体区域。集电极区域26与第二面F2相接。集电极区域26电连接于下部电极14。集电极区域26与下部电极14相接。集电极区域26在IGBT的导通状态时成为空穴的供给源。
漂移区域27是n－型的半导体区域。漂移区域27设于集电极区域26与第一面F1之间。
漂移区域27在IGBT的导通状态时成为导通电流的路径。漂移区域27具有在IGBT的截止状态时耗尽、维持IGBT的耐受电压的功能。
单元基极区域28是p型的半导体区域。单元基极区域28设于漂移区域27与第一面F1之间。单元基极区域28在其与集电极区域26之间夹持漂移区域27。
单元基极区域28的深度例如为5μm以下。在单元基极区域28的与第一栅极电极51对置的区域、单元基极区域28的与第二栅极电极52对置的区域以及单元基极区域28的与第三栅极电极53对置的区域，在IGBT的导通状态时形成n型反转层。单元基极区域28作为晶体管的沟道区域发挥功能。
单元发射极区域29是n+型的半导体区域。单元发射极区域29设于单元基极区域28与第一面F1之间。
单元发射极区域29与第一栅极绝缘膜41、第二栅极绝缘膜42以及第三栅极绝缘膜43相接。
单元发射极区域29的n型杂质浓度比漂移区域27的n型杂质浓度高。
单元发射极区域29与上部电极12相接。单元发射极区域29电连接于上部电极12。单元发射极区域29在具有第一栅极电极51的晶体管、具有第二栅极电极52的晶体管以及具有第三栅极电极53的晶体管的导通状态时成为电子的供给源。
单元接触区域30是p+型的半导体区域。单元接触区域30设于单元基极区域28与第一面F1之间。单元接触区域30与上部电极12相接。单元接触区域30电连接于上部电极12。
单元接触区域30的p型杂质浓度比单元基极区域28的p型杂质浓度高。
第一栅极沟槽21设于半导体层10的第一面F1的一侧。第一栅极沟槽21是设于半导体层10的槽。第一栅极沟槽21是半导体层10的一部分。
如图3所示，第一栅极沟槽21在第一面F1上沿与第一面F1平行的第一方向延伸。第一栅极沟槽21具有条纹形状。多个第一栅极沟槽21沿与第一方向正交的第二方向重复配置。
第一栅极沟槽21与漂移区域27、单元基极区域28、单元发射极区域29相接。第一栅极沟槽21贯通单元基极区域28，到达漂移区域27。第一栅极沟槽21的深度例如是8μm以下。
第一栅极电极51设于第一栅极沟槽21之中。第一栅极电极51例如是半导体或者金属。第一栅极电极51例如是包含n型杂质或者p型杂质的非晶体硅或者多晶硅。第一栅极电极51电连接于第一栅极电极焊盘104。
第一栅极绝缘膜41设于第一栅极电极51与半导体层10之间。第一栅极绝缘膜41设于第一栅极电极51与漂移区域27之间、第一栅极电极51与单元基极区域28之间以及第一栅极电极51与单元发射极区域29之间。第一栅极绝缘膜41与漂移区域27、单元基极区域28以及单元发射极区域29相接。第一栅极绝缘膜41例如是氧化硅。
第二栅极沟槽22设于半导体层10的第一面F1的一侧。第二栅极沟槽22是设于半导体层10的槽。第二栅极沟槽22是半导体层10的一部分。
如图3所示，第二栅极沟槽22在第一面F1上沿与第一面F1平行的第一方向延伸。第二栅极沟槽22具有条纹形状。多个第二栅极沟槽22沿与第一方向正交的第二方向重复配置。
第二栅极沟槽22与漂移区域27、单元基极区域28、单元发射极区域29相接。第二栅极沟槽22贯通单元基极区域28，到达漂移区域27。第二栅极沟槽22的深度例如是8μm以下。
第二栅极电极52设于第二栅极沟槽22之中。第二栅极电极52例如是半导体或者金属。第二栅极电极52例如是包含n型杂质或者p型杂质的非晶体硅或者多晶硅。第二栅极电极52电连接于第二栅极电极焊盘105。
第二栅极绝缘膜42设于第二栅极电极52与半导体层10之间。第二栅极绝缘膜42设于第二栅极电极52与漂移区域27之间、第二栅极电极52与单元基极区域28之间以及第二栅极电极52与单元发射极区域29之间。第二栅极绝缘膜42与漂移区域27、单元基极区域28以及单元发射极区域29相接。第二栅极绝缘膜42例如是氧化硅。
第三栅极沟槽23设于半导体层10的第一面F1的一侧。第三栅极沟槽23是设于半导体层10的槽。第三栅极沟槽23是半导体层10的一部分。
如图3所示，第三栅极沟槽23在第一面F1上沿与第一面F1平行的第一方向延伸。第三栅极沟槽23具有条纹形状。多个第三栅极沟槽23沿与第一方向正交的第二方向重复配置。
在晶体管区域101中，第三栅极沟槽23的个数例如比第一栅极沟槽21的个数多。
第三栅极沟槽23与漂移区域27、单元基极区域28、单元发射极区域29相接。第三栅极沟槽23贯通单元基极区域28，到达漂移区域27。第三栅极沟槽23的深度例如是8μm以下。
第三栅极电极53设于第三栅极沟槽23之中。第三栅极电极53例如是半导体或者金属。第三栅极电极53例如是包含n型杂质或者p型杂质的非晶体硅或者多晶硅。第三栅极电极53电连接于第三栅极电极焊盘106。
第三栅极绝缘膜43设于第三栅极电极53与半导体层10之间。第三栅极绝缘膜43设于第三栅极电极53与漂移区域27之间、第三栅极电极53与单元基极区域28之间以及第三栅极电极53与单元发射极区域29之间。第三栅极绝缘膜43与漂移区域27、单元基极区域28以及单元发射极区域29相接。第三栅极绝缘膜43例如是氧化硅。
第一层间绝缘层61设于第一栅极电极51与上部电极12之间。第一层间绝缘层61使第一栅极电极51与上部电极12之间电分离。第一层间绝缘层61设于第二栅极电极52与上部电极12之间。第一层间绝缘层61使第二栅极电极52与上部电极12之间电分离。第一层间绝缘层61设于第三栅极电极53与上部电极12之间。第一层间绝缘层61使第三栅极电极53与上部电极12之间电分离。第一层间绝缘层61例如是氧化硅。
二极管区域102包含半导体层10、上部电极12(第一电极)、下部电极14(第二电极)、二极管绝缘膜45(绝缘膜)、二极管导电层55(导电层)、第二层间绝缘层62。
在二极管区域102的半导体层10之中，设置阴极区域31(第六半导体区域)、漂移区域27(第二半导体区域)、阳极区域32(第七半导体区域)、二极管接触区域33(第八半导体区域)。
上部电极12在二极管区域102中作为二极管的阳极电极发挥功能。上部电极12与二极管接触区域33相接。上部电极12电连接于二极管接触区域33。上部电极12经由二极管接触区域33电连接于阳极区域32。或者，上部电极12也可以与阳极区域32直接相接。在该情况下，例如，阳极区域32与阳极区域32具有肖特基结。
下部电极14在二极管区域102中作为二极管的阴极电极发挥功能。下部电极14与集电极区域26相接。
阴极区域31是n+型的半导体区域。阴极区域31与第二面F2相接。阴极区域31在二极管的导通状态时成为电子的供给源。阴极区域31与下部电极14相接。
漂移区域27是n－型的半导体区域。漂移区域27设于阴极区域31与第一面F1之间。漂移区域27的n型杂质浓度比阴极区域31的n型杂质浓度低。
漂移区域27在二极管的导通状态时成为导通电流的路径。
阳极区域32是p型的半导体区域。阳极区域32设于漂移区域27与第一面F1之间。阳极区域32在其与阴极区域31之间夹持漂移区域27。
阳极区域32在二极管为导通状态时成为空穴的供给源。
阳极区域32的p型杂质浓度例如比单元基极区域28的p型杂质浓度低。阳极区域32的p型杂质浓度例如比边界基极区域34的p型杂质浓度低。阳极区域32的深度例如与单元基极区域28以及边界基极区域34的深度相同。
二极管接触区域33是p+型的半导体区域。二极管接触区域33设于阳极区域32与第一面F1之间。
二极管接触区域33与上部电极12相接。二极管接触区域33电连接于上部电极12。
二极管接触区域33的p型杂质浓度比阳极区域32的p型杂质浓度高。
二极管沟槽25以与阳极区域32相接的方式设于半导体层10的第一面F1的一侧。二极管沟槽25是设于半导体层10的槽。二极管沟槽25是半导体层10的一部分。
如图3所示，二极管沟槽25在第一面F1上沿与第一面F1平行的第一方向延伸。二极管沟槽25具有条纹形状。多个二极管沟槽25沿与第一方向正交的第二方向重复配置。
二极管沟槽25与漂移区域27、阳极区域32相接。二极管沟槽25贯通阳极区域32，到达漂移区域27。二极管沟槽25的深度例如是8μm以下。
二极管导电层55设于二极管沟槽25之中。二极管导电层55例如是半导体或者金属。二极管导电层55例如是包含n型杂质或者p型杂质的非晶体硅或者多晶硅。二极管导电层55例如电连接于上部电极12。
另外，也可以使二极管导电层55为不固定在特定电位的浮动状态。另外，也可以将二极管导电层55连接于上部电极12以外的电极，对二极管导电层55施加与上部电极12不同的电压。
二极管绝缘膜45设于二极管导电层55与半导体层10之间。二极管绝缘膜45设于二极管导电层55与漂移区域27之间、二极管导电层55与阳极区域32之间。二极管绝缘膜45与漂移区域27以及阳极区域32相接。二极管绝缘膜45例如是氧化硅。
第二层间绝缘层62设于二极管导电层55与上部电极12之间。例如，使用设于第二层间绝缘层62的开口部，将二极管导电层55与上部电极12电连接。
边界区域103包含半导体层10、上部电极12(第一电极)、下部电极14(第二电极)、第四栅极绝缘膜44、第四栅极电极54、第一层间绝缘层61。
在边界区域103的半导体层10之中，设置第四栅极沟槽24(第四沟槽)、漂移区域27(第二半导体区域)、边界基极区域34(第九半导体区域)、边界发射极区域35(第十半导体区域)、边界接触区域36(第十一半导体区域)。
上部电极12在边界区域103中作为IGBT的发射极电极发挥功能。上部电极12与边界发射极区域35相接。上部电极12电连接于边界发射极区域35。上部电极12经由边界发射极区域35电连接于边界基极区域34。
下部电极14在边界区域103中与漂移区域27相接。漂移区域27是n－型的半导体区域。
漂移区域27在IGBT的导通状态时成为导通电流的路径。漂移区域27具有在IGBT的截止状态时耗尽、维持IGBT的耐受电压的功能。
边界基极区域34是p型的半导体区域。边界基极区域34设于漂移区域27与第一面F1之间。边界基极区域34在其与第二面F2之间夹持漂移区域27。
边界基极区域34的深度例如是5μm以下。在边界基极区域34的与第四栅极电极54对置的区域，在IGBT的导通状态时形成n型反转层。边界基极区域34作为晶体管的沟道区域发挥功能。
边界基极区域34的p型杂质浓度例如比单元基极区域28的p型杂质浓度低。边界基极区域34的p型杂质浓度例如与阳极区域32的p型杂质浓度相同。边界基极区域34的深度例如与单元基极区域28以及阳极区域32的深度相同。
边界发射极区域35是n+型的半导体区域。边界发射极区域35设于边界基极区域34与第一面F1之间。
边界发射极区域35与第四栅极绝缘膜44相接。边界发射极区域35的n型杂质浓度比漂移区域27的n型杂质浓度高。
边界发射极区域35与上部电极12相接。边界发射极区域35电连接于上部电极12。边界发射极区域35在具有第四栅极电极54的晶体管的导通状态时成为电子的供给源。
边界接触区域36是p+型的半导体区域。边界接触区域36设于边界基极区域34与第一面F1之间。边界接触区域36与上部电极12相接。边界基极区域34电连接于上部电极12。
边界接触区域36的p型杂质浓度比边界基极区域34的p型杂质浓度高。
例如，如图3所示，边界区域103的第一面F1上的边界接触区域36的占有面积比例小于晶体管区域101的第一面F1上的单元接触区域30的占有面积比例。例如，边界区域103的第一面F1上的边界接触区域36的占有面积比例是晶体管区域101的第一面F1上的单元接触区域30的占有面积比例的二分之一以下。
第四栅极沟槽24设于半导体层10的第一面F1的一侧。第四栅极沟槽24是设于半导体层10的槽。第四栅极沟槽24是半导体层10的一部分。
如图3所示，第四栅极沟槽24在第一面F1上沿与第一面F1平行的第一方向延伸。第四栅极沟槽24具有条纹形状。多个第四栅极沟槽24在与第一方向正交的第二方向上重复配置。
第四栅极沟槽24与漂移区域27、边界基极区域34、边界发射极区域35相接。第四栅极沟槽24贯通边界基极区域34，到达漂移区域27。第四栅极沟槽24的深度例如是8μm以下。
第四栅极电极54设于第四栅极沟槽24之中。第四栅极电极54例如是半导体或者金属。第四栅极电极54例如是包含n型杂质或者p型杂质的非晶体硅或者多晶硅。第四栅极电极54电连接于第三栅极电极焊盘106。
例如，如图3所示，边界区域103的与第一面F1平行的剖面上的第四栅极电极54的占有面积比例大于晶体管区域101的上述剖面上的第三栅极电极53的占有面积比例。图3示出了与第一面F1平行的剖面和第一面F1一致的情况。
例如，第四栅极沟槽24占据边界区域103的密度大于第三沟槽占据晶体管区域101的密度。例如，具有第四栅极电极54的晶体管占据边界区域103的密度大于具有第三栅极电极53的晶体管占据晶体管区域101的密度。
第四栅极绝缘膜44设于第四栅极电极54与半导体层10之间。第四栅极绝缘膜44设于第四栅极电极54与漂移区域27之间、第四栅极电极54与边界基极区域34之间以及第四栅极电极54与边界发射极区域35之间。第四栅极绝缘膜44与漂移区域27、边界基极区域34以及边界发射极区域35相接。第四栅极绝缘膜44例如是氧化硅。
第一层间绝缘层61设于第四栅极电极54与上部电极12之间。第一层间绝缘层61使第四栅极电极54与上部电极12之间电分离。
第一栅极电极焊盘104设于半导体层10的第一面F1的一侧。第一栅极电极焊盘104电连接于第一栅极电极51。第一栅极电极焊盘104与第一栅极电极51例如利用未图示的金属布线连接。
第一栅极电极焊盘104被施加第一栅极电压(Vg1)。第一栅极电极焊盘104例如被施加第一接通电压(Von1)、第一关断电压(Voff1)。
第二栅极电极焊盘105设于半导体层10的第一面F1的一侧。第二栅极电极焊盘105电连接于第二栅极电极52。第二栅极电极焊盘105与第二栅极电极52例如利用未图示的金属布线连接。
第二栅极电极焊盘105被施加第二栅极电压(Vg2)。第二栅极电极焊盘105例如被施加第二接通电压(Von2)、第二关断电压(Voff2)。
第三栅极电极焊盘106设于半导体层10的第一面F1的一侧。第三栅极电极焊盘106电连接于第三栅极电极53以及第四栅极电极54。第三栅极电极焊盘106与第三栅极电极53以及第四栅极电极54例如利用未图示的金属布线连接。
第三栅极电极焊盘106被施加第三栅极电压(Vg3)。第三栅极电极焊盘106例如被施加第三接通电压(Von3)、第三关断电压(Voff3)。
栅极驱动电路150例如设于与RC-IGBT 100相同的电路基板上或者另一电路基板上。栅极驱动电路150具有驱动RC-IGBT 100的功能。
栅极驱动电路150具有在希望的时机对第一栅极电极焊盘104、第二栅极电极焊盘105以及第三栅极电极焊盘106施加希望的第一栅极电压(Vg1)、希望的第二栅极电压(Vg2)以及希望的第三栅极电压(Vg3)的功能。
栅极驱动电路150对第一栅极电极焊盘104施加第一接通电压(Von1)，对第二栅极电极焊盘105施加第二接通电压(Von2)，对第三栅极电极焊盘106施加第三接通电压(Von3)，在对第一栅极电极焊盘104施加第一接通电压(Von1)、对第二栅极电极焊盘105施加第二接通电压(Von2)并对第三栅极电极焊盘106施加第三接通电压(Von3)之后，对第三栅极电极焊盘106施加第三关断电压(Voff3)，在对第三栅极电极焊盘106施加第三关断电压(Voff3)之后，对第二栅极电极焊盘105施加第二关断电压(Voff2)，在对第二栅极电极焊盘105施加第二关断电压(Voff2)之后，对第一栅极电极焊盘104施加第一关断电压(Voff1)。
接下来，对RC-IGBT 100的驱动方法、特别是晶体管区域101以及边界区域103的IGBT的驱动方法进行说明。
图6是第一实施方式的半导体装置的驱动方法的说明图。图6是对第一栅极电极焊盘104施加的第一栅极电压(Vg1)、对第二栅极电极焊盘105施加的第二栅极电压(Vg2)和对第三栅极电极焊盘106施加的第三栅极电压(Vg3)的时序图。
在IGBT的截止状态下，例如上部电极12被施加发射极电压。发射极电压例如是0V。下部电极14被施加集电极电压。集电极电压例如是200V以上6500V以下。
在IGBT的截止状态下，第一栅极电极焊盘104被施加第一关断电压(Voff1)。第一栅极电压(Vg1)变为第一关断电压(Voff1)。因而，第一栅极电极51也被施加了第一关断电压(Voff1)。
第一关断电压(Voff1)是比具有第一栅极电极51的晶体管不会变为导通状态的阈值电压小的电压，例如是0V或者负电压。
在截止状态下，在与第一栅极电极51对置且与第一栅极绝缘膜41相接的单元基极区域28中不形成n型反转层。
在IGBT的截止状态下，第二栅极电极焊盘105被施加第二关断电压(Voff2)。第二栅极电压(Vg2)变为第二关断电压(Voff2)。因而，第二栅极电极52也被施加第二关断电压(Voff2)。
第二关断电压(Voff2)是比具有第二栅极电极52的晶体管不会变为导通状态的阈值电压小的电压，例如是0V或者负电压。
在截止状态下，在与第二栅极电极52对置且与第二栅极绝缘膜42相接的单元基极区域28中不形成n型反转层。
在IGBT的截止状态下，第三栅极电极焊盘106被施加第三关断电压(Voff3)。第三栅极电压(Vg3)变为第三关断电压(Voff3)。因而，第三栅极电极53也被施加第三关断电压(Voff3)。
第三关断电压(Voff3)是比具有第三栅极电极53的晶体管不会变为导通状态的阈值电压小的电压，例如是0V。
在截止状态下，在与第三栅极电极53对置且与第三栅极绝缘膜43相接的单元基极区域28中不形成n型反转层。
第三栅极电极焊盘106也电连接于边界区域103的第四栅极电极54。因而，在IGBT的截止状态下，第四栅极电极54也被施加第三关断电压(Voff3)。
第三关断电压(Voff3)是比具有第四栅极电极54的晶体管不会变为导通状态的阈值电压小的电压。
在截止状态下，在与第四栅极电极54对置且与第四栅极绝缘膜44相接的边界基极区域34中不形成n型反转层。
在时刻t1，对第一栅极电极焊盘104施加第一接通电压(Von1)。第一栅极电压(Vg1)变为第一接通电压(Von1)。第一栅极电极51也被施加第一接通电压(Von1)。
第一接通电压(Von1)是超过具有第一栅极电极51的晶体管的阈值电压的正电压。第一接通电压(Von1)例如是15V。通过向第一栅极电极51施加第一接通电压(Von1)，使得具有第一栅极电极51的晶体管在时刻t1以后变为导通状态。
在导通状态下，在与第一栅极电极51对置且与第一栅极绝缘膜41相接的单元基极区域28中形成n型反转层。
在时刻t1，对第二栅极电极焊盘105施加第二接通电压(Von2)。第二栅极电压(Vg2)变为第二接通电压(Von2)。第二栅极电极52也被施加第二接通电压(Von2)。
第二接通电压(Von2)是超过具有第二栅极电极52的晶体管的阈值电压的正电压。第二接通电压(Von2)例如是15V。通过向第二栅极电极52施加第二接通电压(Von2)，使得具有第二栅极电极52的晶体管在时刻t1以后变为导通状态。
在导通状态下，在与第二栅极电极52对置且与第二栅极绝缘膜42相接的单元基极区域28中形成n型反转层。
在时刻t1，对第三栅极电极焊盘106施加第三接通电压(Von3)。第三栅极电压(Vg3)变为第三接通电压(Von3)。第三栅极电极53也被施加第三接通电压(Von3)。
第三接通电压(Von3)是超过具有第三栅极电极53的晶体管的阈值电压的正电压。第三接通电压(Von3)例如是15V。通过向第三栅极电极53施加第三接通电压(Von3)，使得具有第三栅极电极53的晶体管在时刻t1以后变为导通状态。
在导通状态下，在与第三栅极电极53对置且与第三栅极绝缘膜43相接的单元基极区域28中形成n型反转层。
在时刻t1，边界区域103的第四栅极电极54也被施加第三接通电压(Von3)。
第三接通电压(Von3)是超过具有第四栅极电极54的晶体管的阈值电压的正电压。通过向第四栅极电极54施加第三接通电压(Von3)，使得具有边界区域103的第四栅极电极54的晶体管在时刻t1以后变为导通状态。
在导通状态下，在与第四栅极电极54对置且与第四栅极绝缘膜44相接的边界基极区域34中形成n型反转层。
在时刻t1以后，晶体管区域101以及边界区域103的IGBT变为导通状态。
在时刻t2，对第三栅极电极焊盘106施加第三关断电压(Voff3)。第三栅极电压(Vg3)变为第三关断电压(Voff3)。第三栅极电极53以及第四栅极电极54也被施加第三关断电压(Voff3)。
通过向第三栅极电极53施加第三关断电压(Voff3)，使得具有第三栅极电极53的晶体管在时刻t2以后变为截止状态。通过向第四栅极电极54施加第三关断电压(Voff3)，使得具有边界区域103的第四栅极电极54的晶体管在时刻t2以后变为截止状态。
在时刻t3，对第二栅极电极焊盘105施加第二关断电压(Voff2)。第二栅极电压(Vg2)变为第二关断电压(Voff2)。第二栅极电极52也被施加第二关断电压(Voff2)。
通过向第二栅极电极52施加第二关断电压(Voff2)，使得具有第二栅极电极52的晶体管在时刻t3以后变为截止状态。
例如，在第二关断电压(Voff2)为负电压的情况下，在与第二栅极绝缘膜42相接的漂移区域27中形成p型反转层。第二关断电压(Voff2)例如为－15V以上且小于0V。
图7是第一实施方式的半导体装置的驱动方法的第一变形例的说明图。如图7所示，在时刻t3，也可以对第三栅极电极焊盘106施加第二关断电压(Voff2)。第三栅极电压(Vg3)变为第二关断电压(Voff2)。第三栅极电极53和第四栅极电极54也被施加第二关断电压(Voff2)。并且，在第二关断电压(Voff2)为负电压的情况下，在与第三栅极绝缘膜43和第四栅极绝缘膜44相接的漂移区域27中形成p型反转层。第二关断电压(Voff2)例如为－15V以上且小于0V。
在时刻t4，对第一栅极电极焊盘104施加第一关断电压(Voff1)。第一栅极电压(Vg1)变为第一关断电压(Voff1)。第一栅极电极51也被施加第一关断电压(Voff1)。
通过向第一栅极电极51施加第一关断电压(Voff1)，使得具有第一栅极电极51的晶体管在时刻t4以后变为截止状态。
例如，在第一关断电压(Voff1)为负电压的情况下，在与第一栅极绝缘膜41相接的漂移区域27中形成p型反转层。第一关断电压(Voff1)例如为－15V以上且小于0V。
图8是第一实施方式的半导体装置的驱动方法的第二变形例的说明图。如图8所示，在时刻t4，也可以对第三栅极电极焊盘106施加第一关断电压(Voff1)。第三栅极电压(Vg3)变为第一关断电压(Voff1)。第三栅极电极53和第四栅极电极54也被施加第一关断电压(Voff1)。并且，在第一关断电压(Voff1)为负电压的情况下，在与第三栅极绝缘膜43和第四栅极绝缘膜44相接的漂移区域27中形成p型反转层。第一关断电压(Voff1)例如为－15V以上且小于0V。
在时刻t4之后，具有第一栅极电极51的晶体管、具有第二栅极电极52的晶体管、具有第三栅极电极53的晶体管、具有第四栅极电极54的晶体管全部变为截止状态。
接下来，对第一实施方式的半导体装置以及半导体电路的作用以及效果进行说明。
第一实施方式的RC-IGBT 100在晶体管区域101中具备具有第一栅极电极51的晶体管、具有第二栅极电极52的晶体管以及具有第三栅极电极53的晶体管。并且，能够使各个晶体管独立地驱动。通过该结构，能够减少RC-IGBT 100的导通损失以及关断损失。
而且，RC-IGBT 100在边界区域103中具备具有第四栅极电极54的晶体管。具有第四栅极电极54的晶体管与具有第三栅极电极53的晶体管同时驱动。通过该结构，能够进一步减少RC-IGBT 100的导通损失。以下详细叙述。
在时刻t1，具有第一栅极电极51的晶体管、具有第二栅极电极52的晶体管以及具有第三栅极电极53的晶体管全部进入导通动作，变为导通状态。在晶体管区域101中，电子从单元发射极区域29注入到漂移区域27。与此相对应，从集电极区域26向漂移区域27注入空穴，由此使具有第一栅极电极51的晶体管、具有第二栅极电极52的晶体管以及具有第三栅极电极53的晶体管全部变为导通状态。
例如，与不具备具有第三栅极电极53的晶体管的情况相比，从单元发射极区域29向漂移区域27注入的电子的量增加，与此相对应，从集电极区域26向漂移区域27注入的空穴的量也增加。因而，能够缩短RC-IGBT 100的导通时间。因此，RC-IGBT 100的导通损失减少。
在时刻t2，具有第三栅极电极53的晶体管进入截止动作，变为截止状态。具有第三栅极电极53的晶体管向漂移区域27的电子注入停止。在时刻t2以后，具有第三栅极电极53的晶体管作为对电子的注入没有贡献的虚设栅极发挥功能。
通过停止由具有第三栅极电极53的晶体管向漂移区域27的注入电子，使得漂移区域27的单元发射极区域29侧的载流子密度降低。因而，能够抑制RC-IGBT 100的饱和电流。因此，例如RC-IGBT 100的短路耐量提高。
在时刻t3，具有第二栅极电极52的晶体管进入截止动作，变为截止状态。之后，在时刻t4，具有第一栅极电极51的晶体管进入截止动作，变为截止状态。在时刻t4以后，晶体管区域101的IGBT变为截止状态。
在时刻t3以后，通过使具有第二栅极电极52的晶体管为截止状态，使得漂移区域27的单元发射极区域29侧的载流子密度减少。因此，在使具有第一栅极电极51的晶体管为截止状态时，应排出的载流子的量减少。
因而，能够缩短RC-IGBT 100的关断时间。因此，RC-IGBT 100的关断损失减少。
特别是，在向第二栅极电极52施加的第二关断电压(Voff2)为负电压的情况下，在与第二栅极绝缘膜42相接的漂移区域27中形成p型反转层。因而，在到时刻t4为止的期间可促进空穴从漂移区域27向上部电极12的排出，在使具有第一栅极电极51的晶体管为截止状态时，应排出的载流子的量进一步减少。因此，RC-IGBT 100的关断损失进一步减少。
图9是比较例的半导体装置的一部分的剖视示意图。图9是与第一实施方式的图2对应的图。
图10是比较例的半导体装置的一部分的俯视示意图。图10是第一面F1的俯视图。图10是与第一实施方式的图3对应的图。图9是图10的D-D’剖面。
比较例的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT900。
比较例的半导体装置在边界区域103的第四栅极电极54不连接于第三栅极电极焊盘106这一点与第一实施方式的RC-IGBT 100不同。边界区域103的第四栅极电极54例如电连接于上部电极12。另外，在边界区域103中不设置边界发射极区域35这一点与第一实施方式的RC-IGBT 100不同。
比较例的RC-IGBT 900在边界区域103中不设置晶体管、边界区域103不作为IGBT动作这一点与第一实施方式的RC-IGBT 100不同。
例如，考虑在逆变器电路的开关元件中使用RC-IGBT 900的情况。在RC-IGBT 900的IGBT为导通状态时，对下部电极14施加相对于上部电极12较高的电压，电流从下部电极14流向上部电极12。若RC-IGBT 900的IGBT变为截止状态，则从下部电极14流向上部电极12的电流被切断。
例如，在逆变器电路的负载中具备电感器的情况下，在晶体管区域101的IGBT变为截止状态之后，二极管区域102的二极管变为导通状态，续流电流从上部电极12流向下部电极14。
在晶体管区域101与二极管区域102的边界，担心晶体管区域101与二极管区域102干扰而使RC-IGBT 900的特性产生劣化。例如，在二极管区域102的二极管为导通状态时，由于从作为晶体管区域101的高浓度的p型区域的单元接触区域30注入空穴，因此二极管的漂移区域27的载流子密度上升，二极管的恢复损失增加。
为了避免晶体管区域101与二极管区域102的干扰，RC-IGBT 900在晶体管区域101与二极管区域102之间设置不存在IGBT及二极管的边界区域103。通过设置边界区域103，可抑制RC-IGBT 900的特性的劣化。
当然，边界区域103为不会直接有助于晶体管区域101的IGBT的动作以及二极管区域102的二极管的动作的无效区域。
第一实施方式的RC-IGBT 100在边界区域103具备具有第四栅极电极54的晶体管，该具有第四栅极电极54的晶体管与具有第三栅极电极53的晶体管同时驱动。
具有第四栅极电极54的晶体管在图6的时刻t1进入导通动作，变为导通状态。通过使具有第四栅极电极54的晶体管变为导通状态，在边界区域103中，从边界发射极区域35向漂移区域27注入电子。
因此，与比较例的RC-IGBT 900相比，向漂移区域27注入的电子的量增加。与此相对应，从集电极区域26向漂移区域27注入的空穴的量也增加。因而，能够进一步缩短RC-IGBT 100的导通时间。因此，RC-IGBT 100的导通损失进一步减少。
在RC-IGBT 100中，优选的是，边界基极区域34的p型杂质浓度比单元基极区域28的p型杂质浓度低。通过使边界基极区域34的p型杂质浓度比单元基极区域28的p型杂质浓度低，使得具有第四栅极电极54的晶体管的阈值电压与具有第一栅极电极51的晶体管的阈值电压、具有第二栅极电极52的晶体管的阈值电压以及具有第三栅极电极53的晶体管的阈值电压相比降低。
因此，例如在时刻t1同时对第四栅极电极54、第一栅极电极51、第二栅极电极52以及第三栅极电极53施加了接通电压的情况下，具有第四栅极电极54的晶体管迅速开始导通动作。因而，向漂移区域27注入的电子的量迅速增加。因而，能够进一步缩短RC-IGBT 100的导通时间。因此，RC-IGBT 100的导通损失进一步减少。
另外，通过使边界基极区域34的p型杂质浓度比单元基极区域28的p型杂质浓度低，在二极管区域102的二极管为导通状态时，能够抑制从边界区域103的边界基极区域34向漂移区域27产生的空穴的注入。因而，可抑制二极管的漂移区域27的载流子密度的上升，能够抑制二极管的恢复损失的增加。例如，边界基极区域34的p型杂质浓度可以与二极管区域102的阳极区域32大致等同。
另外，边界区域103的第一面F1上的边界接触区域36的占有面积比例优选的是比晶体管区域101的第一面F1上的单元接触区域30的占有面积比例小。边界区域103的第一面F1上的边界接触区域36的占有面积比例优选的是晶体管区域101的第一面F1上的单元接触区域30的占有面积比例的二分之一以下。例如，边界接触区域36的占有面积比例可以与二极管区域102的二极管接触区域33的占有面积比例大致等同。
通过使边界区域103的第一面F1上的边界接触区域36的占有面积比例小于晶体管区域101的第一面F1上的单元接触区域30的占有面积比例，在二极管区域102的二极管为导通状态时，能够抑制从边界区域103的边界基极区域34向漂移区域27产生的空穴的注入。因而，可抑制二极管的漂移区域27的载流子密度的上升，能够抑制二极管的恢复损失的增加。另外，通过使边界接触区域36的占有面积比例与二极管区域102的二极管接触区域33的占有面积比例大致等同，在二极管区域102的二极管为导通状态时，能够使向二极管区域102和边界区域103中的漂移区域27产生的空穴的注入量一致。因而，边界区域103也能够作为二极管而有助于动作。
另外，边界区域103的与第一面F1平行的剖面上的第四栅极电极54的占有面积比例优选的是比晶体管区域101的上述剖面上的第三栅极电极53的占有面积比例大。通过提高第四栅极电极54的占有面积比例，在边界区域103中，向漂移区域27注入的电子的量进一步增加。因而，能够进一步缩短RC-IGBT 100的导通时间。因此，RC-IGBT 100的导通损失进一步减少。另一方面，在时刻t2以后的IGBT为导通状态时，通过不在边界区域103中配置具有进行导通动作的第一栅极电极51的晶体管和具有第二栅极电极52的晶体管，能够仅使具有阈值电压较低的边界区域103的第四栅极电极54的晶体管为截止状态。因而，能够抑制因阈值电压较低的晶体管的混合存在而导致的IGBT的破坏。
以上，根据第一实施方式，能够实现这样一种半导体装置以及半导体电路：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
<第二实施方式>
第二实施方式的半导体装置在第九半导体区域与第二面之间设有第一半导体区域，这一点与第一实施方式的半导体装置不同。以下，对于与第一实施方式重复的内容，有时省略一部分记述。
图11是第二实施方式的半导体装置的一部分的剖视示意图。图11是与第一实施方式的图2对应的图。
第二实施方式的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT 200。
RC-IGBT 200的边界区域103包含集电极区域26。集电极区域26设于边界基极区域34与第二面F2之间。集电极区域26在边界区域103中与下部电极14相接。
根据RC-IGBT 200，通过使边界区域103包含集电极区域26，在边界区域103中，从漂移区域27注入的电子的量与RC-IGBT 100相比进一步增加。因而，能够进一步缩短RC-IGBT 200的导通时间。因此，RC-IGBT 200的导通损失进一步减少。
以上，根据第二实施方式，能够实现这样一种半导体装置：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
<第三实施方式>
第三实施方式的半导体装置还包含第二导电型的第十二半导体区域，其设于半导体层之中，且设于第二半导体区域与第三半导体区域之间以及第二半导体区域与第九半导体区域之间，第二导电型杂质浓度高于第二半导体区域的第二导电型杂质浓度，在这一点与第一实施方式的半导体装置不同。以下，对于与第一实施方式重复的内容，有时省略一部分记述。
图12是第三实施方式的半导体装置的一部分的剖视示意图。图12是与第一实施方式的图2对应的图。
第三实施方式的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT 300。
RC-IGBT 300包含阻挡区域37(第十二半导体区域)。在晶体管区域101中，阻挡区域37设于漂移区域27与单元基极区域28之间。在边界区域103中，阻挡区域37设于漂移区域27与边界基极区域34之间。在二极管区域102中，阻挡区域37设于漂移区域27与阳极区域32之间。
阻挡区域37是n型的半导体区域。阻挡区域37的n型杂质浓度比漂移区域27的n型杂质浓度高。
根据RC-IGBT 300，通过包含阻挡区域37，在IGBT为导通状态时，漂移区域27的单元基极区域28侧的载流子密度变高。因而，与RC-IGBT 100比较，导通电阻减少。因此，RC-IGBT 300的稳态损耗减少。
以上，根据第三实施方式，能够实现这样一种半导体装置：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
<第四实施方式>
第四实施方式的半导体装置使第九半导体区域的从第一面朝向第二面的方向的深度比第三半导体区域的从第一面朝向第二面的方向的深度浅，这一点与第三实施方式的半导体装置不同。以下，对于与第一实施方式以及第三实施方式重复的内容，有时省略一部分记述。
图13是第四实施方式的半导体装置的一部分的剖视示意图。图13是与第一实施方式的图2对应的图。
第四实施方式的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT 400。
RC-IGBT 400包含阻挡区域37(第十二半导体区域)。在晶体管区域101中，阻挡区域37设于漂移区域27与单元基极区域28之间。在边界区域103中，阻挡区域37设于漂移区域27与边界基极区域34之间。在二极管区域102中，阻挡区域37设于漂移区域27与阳极区域32之间。
阻挡区域37是n型的半导体区域。阻挡区域37的n型杂质浓度比漂移区域27的n型杂质浓度高。
RC-IGBT 400的边界基极区域34的从第一面F1朝向第二面F2的方向的深度比单元基极区域28的从第一面F1朝向第二面F2的方向的深度浅。另外，阳极区域32的从第一面F1朝向第二面F2的方向的深度比单元基极区域28的从第一面F1朝向第二面F2的方向的深度浅。
根据RC-IGBT 400，与第三实施方式的RC-IGBT 300相同，通过包含阻挡区域37，在IGBT为导通状态时，漂移区域27的单元基极区域28侧的载流子密度变高。因此，RC-IGBT400的稳态损耗减少。
另外，RC-IGBT 400由于边界基极区域34比单元基极区域28浅，使得具有第四栅极电极54的晶体管的沟道长度比具有第一栅极电极51的晶体管的沟道长度、具有第二栅极电极52的晶体管的沟道长度以及具有第三栅极电极53的晶体管的沟道长度短。
因此，例如在时刻t1同时对第四栅极电极54、第一栅极电极51、第二栅极电极52以及第三栅极电极53施加了接通电压的情况下，具有第四栅极电极54的晶体管迅速开始导通动作。另外，具有第四栅极电极54的晶体管的导通电流变大。
因而，向漂移区域27注入的电子的量迅速增加。因而，能够进一步缩短RC-IGBT400的导通时间。因此，RC-IGBT 400的导通损失进一步减少。
<变形例>
图14是第四实施方式的变形例的半导体装置的一部分的剖视示意图。图14是与第四实施方式的图13对应的图。
第四实施方式的变形例的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT 401。
变形例的RC-IGBT 401在不包含阻挡区域37这一点与第四实施方式的RC-IGBT400不同。
变形例的RC-IGBT 401的边界基极区域34的从第一面F1朝向第二面F2的方向的深度比单元基极区域28的从第一面F1朝向第二面F2的方向的深度浅。变形例的RC-IGBT 401通过与第四实施方式的RC-IGBT 400相同的作用来进一步减少RC-IGBT 401的导通损失。
以上，根据第四实施方式以及变形例，能够实现这样一种半导体装置：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
<第五实施方式>
第五实施方式的半导体装置的二极管区域还包含设于半导体层之中且设于第二半导体区域与第二面之间的第一导电型的第十三半导体区域，第二电极与第十三半导体区域相接，在这一点与第一实施方式的半导体装置不同。以下，对于与第一实施方式重复的内容，有时省略一部分记述。
图15是第五实施方式的半导体装置的一部分的剖视示意图。图15是与第一实施方式的图2对应的图。
第五实施方式的半导体装置是在同一半导体芯片上形成有IGBT和续流二极管的RC-IGBT 500。
RC-IGBT 500在二极管区域102的半导体层10之中包含p型区域38(第十三半导体区域)。p型区域38设于漂移区域27与第二面F2之间。p型区域38设于阳极区域32与第二面F2之间。
p型区域38与第二面F2相接。p型区域38与下部电极14相接。
p型区域38例如在第二方向上与阴极区域31交替地配置。
p型区域38是p+型的半导体区域。
根据RC-IGBT 500，通过包含p型区域38，可抑制二极管区域102的二极管的恢复动作时的振荡。
以上，根据第五实施方式，能够实现这样一种半导体装置：其包含具有IGBT和二极管的RC-IGBT，能够减少导通损失。
在第一至第五实施方式中，以半导体层为单晶硅的情况为例进行了说明，但半导体层并不限于单晶硅。例如，也可以是单晶碳化硅等其他单晶半导体。
在第一至第五实施方式中，以沟槽为平行地配置的条纹形状的情况为例进行了说明，但在沟槽交叉的网格形状的沟槽、或者点形状的沟槽中也能够应用本发明。
在第一至第五实施方式中，以第一导电型为p型、第二导电型为n型的情况为例进行了说明，但也可以使第一导电型为n型，使第二导电型为p型。
虽然说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。例如，也可以将一实施方式的构成要素与其他实施方式的构成要素置换或者变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等效的范围中。

Claims (11)

1.一种半导体装置，其特征在于，具备：
晶体管区域，其包含半导体层、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、第三沟槽、第三栅极电极、第三栅极绝缘膜、第一电极和第二电极，
所述半导体层具有第一面和与所述第一面对置的第二面，
所述第一导电型的第一半导体区域设于所述半导体层之中，
所述第二导电型的第二半导体区域设于所述半导体层之中，且设于所述第一半导体区域与所述第一面之间，
所述第一导电型的第三半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，
所述第二导电型的第四半导体区域设于所述半导体层之中，且设于所述第三半导体区域与所述第一面之间，
所述第一导电型的第五半导体区域设于所述半导体层之中，且设于所述第三半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第三半导体区域的第一导电型杂质浓度，
所述第一沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，
所述第一栅极电极设于所述第一沟槽之中，
所述第一栅极绝缘膜设于所述第一栅极电极与所述第二半导体区域之间、所述第一栅极电极与所述第三半导体区域之间以及所述第一栅极电极与所述第四半导体区域之间，
所述第二沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，
所述第二栅极电极设于所述第二沟槽之中，
所述第二栅极绝缘膜设于所述第二栅极电极与所述第二半导体区域之间、所述第二栅极电极与所述第三半导体区域之间以及所述第二栅极电极与所述第四半导体区域之间，
所述第三沟槽设于所述半导体层之中的所述第一面的一侧，与所述第二半导体区域、所述第三半导体区域以及所述第四半导体区域相接，
所述第三栅极电极设于所述第三沟槽之中，
所述第三栅极绝缘膜设于所述第三栅极电极与所述第二半导体区域之间、所述第三栅极电极与所述第三半导体区域之间以及所述第三栅极电极与所述第四半导体区域之间，
所述第一电极相对于所述半导体层设于所述第一面的一侧，且与所述第四半导体区域以及所述第五半导体区域相接，
所述第二电极相对于所述半导体层设于所述第二面的一侧，且与所述第一半导体区域相接；
二极管区域，其包含所述半导体层、所述第二半导体区域、第二导电型的第六半导体区域、第一导电型的第七半导体区域、第一导电型的第八半导体区域、第五沟槽、导电层、绝缘膜、所述第一电极和所述第二电极，
所述第二导电型的第六半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第二面之间，第二导电型杂质浓度高于所述第二半导体区域的第二导电型杂质浓度，
所述第一导电型的第七半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，
所述第一导电型的第八半导体区域设于所述半导体层之中，且设于所述第七半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第七半导体区域的第一导电型杂质浓度，
所述第五沟槽设于所述半导体层之中的所述第一面的一侧，且与所述第二半导体区域以及所述第七半导体区域相接，
所述导电层设于所述第五沟槽之中，
所述绝缘膜设于所述导电层与所述第二半导体区域之间、所述导电层与所述第七半导体区域之间，
所述第一电极与所述第八半导体区域相接，
所述第二电极与所述第六半导体区域相接；
边界区域，其包含所述半导体层、所述第二半导体区域、第一导电型的第九半导体区域、第二导电型的第十半导体区域、第一导电型的第十一半导体区域、第四沟槽、第四栅极电极、第四栅极绝缘膜、所述第一电极和所述第二电极，设于所述晶体管区域与所述二极管区域之间，
所述第一导电型的第九半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第一面之间，
所述第二导电型的第十半导体区域设于所述半导体层之中，且设于所述第九半导体区域与所述第一面之间，
所述第一导电型的第十一半导体区域设于所述半导体层之中，且设于所述第九半导体区域与所述第一面之间，第一导电型杂质浓度高于所述第九半导体区域的第一导电型杂质浓度，
所述第四沟槽设于所述半导体层之中的所述第一面的一侧，且与所述第二半导体区域、所述第九半导体区域以及所述第十半导体区域相接，
所述第四栅极电极设于所述第四沟槽之中，
所述第四栅极绝缘膜设于所述第四栅极电极与所述第二半导体区域之间、所述第四栅极电极与所述第九半导体区域之间以及所述第四栅极电极与所述第十半导体区域之间，
所述第一电极与所述第十半导体区域以及所述第十一半导体区域相接；
第一电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第一栅极电极电连接；
第二电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第二栅极电极电连接；以及
第三电极焊盘，其相对于所述半导体层设于所述第一面的一侧，且与所述第三栅极电极以及所述第四栅极电极电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第九半导体区域的第一导电型杂质浓度比所述第三半导体区域的第一导电型杂质浓度低。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述边界区域的所述第一面上的所述第十一半导体区域的占有面积比例小于所述晶体管区域的所述第一面上的所述第五半导体区域的占有面积比例。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述边界区域的与所述第一面平行的剖面上的所述第四栅极电极的占有面积比例大于所述晶体管区域的所述剖面上的所述第三栅极电极的占有面积比例。
5.根据权利要求1或2所述的半导体装置，其特征在于，
在所述第九半导体区域与所述第二面之间设有所述第一半导体区域。
6.根据权利要求1或2所述的半导体装置，其特征在于，
所述半导体装置还包含第二导电型的第十二半导体区域，所述第二导电型的第十二半导体区域设于所述半导体层之中，且设于所述第二半导体区域与所述第三半导体区域之间以及所述第二半导体区域与所述第九半导体区域之间，所述第二导电型的第十二半导体区域的第二导电型杂质浓度高于所述第二半导体区域的第二导电型杂质浓度。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述第九半导体区域的从所述第一面朝向所述第二面的方向的深度比所述第三半导体区域的所述方向的深度浅。
8.根据权利要求1或2所述的半导体装置，其特征在于，
所述二极管区域还包含设于所述半导体层之中且设于所述第二半导体区域与所述第二面之间的第一导电型的第十三半导体区域，
所述第二电极与所述第十三半导体区域相接。
9.根据权利要求1或2所述的半导体装置，其特征在于，
所述导电层电连接于所述第一电极。
10.根据权利要求1或2所述的半导体装置，其特征在于，
对所述第一电极焊盘施加第一接通电压，
对所述第二电极焊盘施加第二接通电压，
对所述第三电极焊盘施加第三接通电压，
在对所述第一电极焊盘施加所述第一接通电压、对所述第二电极焊盘施加所述第二接通电压并对所述第三电极焊盘施加所述第三接通电压之后，对所述第三电极焊盘施加第三关断电压，
在对所述第三电极焊盘施加所述第三关断电压之后，对所述第二电极焊盘施加第二关断电压，
在对所述第二电极焊盘施加第二关断电压之后，对所述第一电极焊盘施加第一关断电压。
11.一种半导体电路，其特征在于，具备：
权利要求1至9中任一项所述的半导体装置；以及
控制电路，其驱动所述半导体装置，对所述第一电极焊盘施加第一接通电压，对所述第二电极焊盘施加第二接通电压，对所述第三电极焊盘施加第三接通电压，在对所述第一电极焊盘施加所述第一接通电压、对所述第二电极焊盘施加所述第二接通电压并对所述第三电极焊盘施加所述第三接通电压之后，对所述第三电极焊盘施加第三关断电压，在对所述第三电极焊盘施加所述第三关断电压之后，对所述第二电极焊盘施加第二关断电压，在对所述第二电极焊盘施加所述第二关断电压之后，对所述第一电极焊盘施加第一关断电压。
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