JP6589817B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6589817B2
JP6589817B2 JP2016209803A JP2016209803A JP6589817B2 JP 6589817 B2 JP6589817 B2 JP 6589817B2 JP 2016209803 A JP2016209803 A JP 2016209803A JP 2016209803 A JP2016209803 A JP 2016209803A JP 6589817 B2 JP6589817 B2 JP 6589817B2
Authority
JP
Japan
Prior art keywords
region
layer
base layer
contact
igbt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016209803A
Other languages
English (en)
Other versions
JP2018073911A (ja
Inventor
浩一 村川
浩一 村川
正清 住友
正清 住友
高橋　茂樹
茂樹 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2016209803A priority Critical patent/JP6589817B2/ja
Priority to PCT/JP2017/037893 priority patent/WO2018079417A1/ja
Priority to CN201780065823.4A priority patent/CN109964317B/zh
Publication of JP2018073911A publication Critical patent/JP2018073911A/ja
Priority to US16/393,006 priority patent/US10763345B2/en
Priority to JP2019170639A priority patent/JP6954333B2/ja
Application granted granted Critical
Publication of JP6589817B2 publication Critical patent/JP6589817B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0761—Vertical bipolar transistor in combination with diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diode）という）が形成されたダイオード領域とを有する半導体装置に関する。
従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴと共にＦＷＤを１チップに備えたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBT）の略称）構造を有する半導体装置が使用されている。
このＲＣ−ＩＧＢＴでは、リカバリ動作時に、過渡的に大きな逆方向電流が流れる。特に、ＩＧＢＴ領域とダイオード領域との間の境界部においては、特許文献１に示されるように、ＩＧＢＴ領域の表面側に形成されたチャネルなどの高濃度のＰ型領域からダイオード領域の裏面側に形成されたＮ型のカソード層に向かってホールが注入される。このホールの注入がリカバリ時の最大逆方向電流Ｉｒｒの増加を招くことから、ホールの注入量を抑制することが望ましい。このため、特許文献１に記載の半導体装置では、ダイオード領域における第１のアノード層内に、Ｐ型不純物濃度が一定値とされた第２のアノード層を備えるようにしている。この第２のアノード層のＰ型不純物濃度をある程度高くすることでラッチアップを抑制しつつ、あまり高くし過ぎないようにすることでホールの注入量を抑制し、高速スイッチングを可能としてスイッチング損失が低減されるようにしている。
特開２０１５−１０９３４１号公報
しかしながら、特許文献１の構成では、ＩＧＢＴ領域とダイオード領域とが隣接した配置とされていることから、ＩＧＢＴ領域の表面側に形成されたチャネルなどの高濃度のＰ型領域からのホールの注入を十分に抑制することはできない。このため、スイッチング損失の低減を十分に行えない。また、カソード側のキャリア密度が高くなることはテール電流の増大につながり、リカバリ破壊を招く可能性もある。
本発明は上記点に鑑みて、リカバリ時にＩＧＢＴ領域側からダイオード領域側へのキャリアの注入をより抑制することが可能な半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の半導体装置は、ＩＧＢＴが形成されるＩＧＢＴ領域（１ａ）とダイオードが形成されるダイオード領域（１ｂ）、および、ＩＧＢＴ領域とダイオード領域との間に形成される境界領域（１ｃ）を有し、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域および境界領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ダイオード領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む半導体基板（１０）を用いて構成される。
ＩＧＢＴ領域とダイオード領域および境界領域には、複数のトレンチ（１３）内にゲート絶縁膜（１６）およびゲート電極（１７）が配置されたトレンチゲート構造が形成されている。また、ＩＧＢＴ領域におけるベース層を第１ベース層（１２ａ）として、トレンチによって複数に分けられた第１ベース層のうちの少なくとも一部に、トレンチに接して形成された第１導電型のエミッタ領域（１４）と、第１ベース層のうちエミッタ領域と異なる部分に配置される第１コンタクト領域（１５ａ）とが形成されている。さらに、ダイオード領域および境界領域におけるベース層を第２ベース層（１２ｂ）として、ダイオード領域において、第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第２コンタクト領域（１５ｂ）、および、境界領域において、第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第３コンタクト領域（１５ｃ）が形成されている。そして、エミッタ領域に加えて第１コンタクト領域と第２コンタクト領域および第３コンタクト領域に上部電極（１９）が電気的に接続され、コレクタ層およびカソード層に下部電極（２３）が電気的に接続されている。このような構成において、半導体基板の表面の単位面積当たりの第２コンタクト領域の形成面積に対して、第３コンタクト領域の形成面積の方が小さくされている。
このように、ＩＧＢＴ領域とダイオード領域との間、つまりダイオード領域と隣接する位置に、ＩＧＢＴ領域よりも高濃度第２導電型層の形成割合が少ない境界領域を設けている。このため、リカバリ時に、ＩＧＢＴ領域からダイオード領域へのキャリア注入を抑制できると共に、境界領域に形成されている高濃度第２導電型層の形成割合が少ないため、境界領域の高濃度第２導電型層からのキャリア注入量も少なくできる。したがって、リカバリ時にＩＧＢＴ領域側からダイオード領域側へのキャリアの注入をより抑制することが可能な半導体装置とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる半導体装置の上面レイアウト図である。 半導体基板を図１のII−II線で切断した断面における斜視断面図である。 図２のIIIA-IIIA断面図である。 図２のIIIB-IIIB断面図である。 第１実施形態にかかる半導体装置のＩＧＢＴ動作時のホールの流れを示した図である。 第１実施形態にかかる半導体装置と従来構造の半導体装置との逆方向電流特性を示した図である。 第２実施形態にかかる半導体装置を構成する半導体基板の斜視断面図である。 第３実施形態にかかる半導体装置を構成する半導体基板の斜視断面図である。 第３実施形態の変形例にかかる半導体装置を構成する半導体基板の斜視断面図である。 第４実施形態にかかる半導体装置を構成する半導体基板の斜視断面図である。 第５実施形態にかかる半導体装置を構成する半導体基板の斜視断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴとＦＷＤとが１つの基板に備えられたＲＣ−ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。具体的には、本実施形態にかかる半導体装置は、以下のように構成されている。
図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。
セル領域１は、図１、図２、図３Ａおよび図３Ｂに示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤが形成されたダイオード領域１ｂが交互に形成されている。また、ＩＧＢＴ領域１ａとダイオード領域１ｂの間に境界領域１ｃが形成された構成とされている。
具体的には、これらＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃは、図２、図３Ａおよび図３Ｂに示すように、ドリフト層１１として機能するＮ-型の半導体基板１０に形成されることで１チップで形成されている。ＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃは、半導体基板１０の一面１０ａの一方向、図１で言えば紙面上下方向に沿って延設されている。そして、ＩＧＢＴ領域１ａとダイオード領域１ｂが延設方向と直交する方向に交互に繰り返し形成され、その間に境界領域１ｃが形成されている。
ドリフト層１１の上、つまり半導体基板１０の一面１０ａ側には、Ｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。
なお、本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向、図２で言えば紙面奥行き方向に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面などによって構成されている。
ベース層１２は、ＩＧＢＴ領域１ａとダイオード領域１ｂおよび境界領域１ｃとでＰ型不純物濃度が変えられており、ＩＧＢＴ領域１ａでは、ダイオード領域１ｂおよび境界領域１ｃよりもＰ型不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａといい、ダイオード領域１ｂおよび境界領域１ｃに形成されたベース層１２を第２ベース層１２ｂという。
第１ベース層１２ａは、チャネル領域として機能しつつ、ボディ領域としても機能する。この第１ベース層１２ａの表層部には、図２および図３Ｂに示すように、部分的に、第１ベース層１２ａよりも深さが浅くされたＮ+型のエミッタ領域１４が形成されている。
エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、第１ベース層１２ａ内において終端し、かつ、トレンチ１３の側面に接するように形成されている。本実施形態の場合、エミッタ領域１４は、各トレンチ１３の間において、トレンチ１３の長手方向に沿って等間隔に複数個点在させられている。換言すれば、エミッタ領域１４は、半導体基板１０の一面１０ａに対する法線方向から見て、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されている。そして、複数のトレンチ１３の間に位置する各エミッタ領域１４が、隣り合うトレンチ１３の両方の側面に接した状態となっている。
なお、複数のトレンチ１３の長手方向に対する垂直方向において、隣り合う各エミッタ領域１４を繋げると直線状となっているが、各トレンチ１３によって分断されているため、各エミッタ領域１４は矩形状となっている。そして、各エミッタ領域１４は、トレンチ１３の長手方向両端よりも内側に配置された状態となっている。
また、第１ベース層１２ａは、エミッタ領域１４が形成されていない部分において半導体基板１０の一面１０ａ側まで形成されており、この部分が後述する上部電極１９とオーミック接触させられる第１コンタクト領域１５ａとされる。トレンチ１３の長手方向における第１コンタクト領域１５ａの幅は、例えば同方向におけるエミッタ領域１４の幅と等しくされ、これらの面積比が１：１とされている。
第１コンタクト領域１５ａは、第１ベース層１２ａの一部によって構成されるが、部分的に表面濃度が高くされた領域であっても良い。本実施形態の場合、第１コンタクト領域１５ａは、半導体基板１０の一面１０ａに対する法線方向から見て、エミッタ領域１４と同様の上面レイアウトとされており、エミッタ領域１４とされていない部分が第１コンタクト領域１５ａとされている。すなわち、第１コンタクト領域１５ａは、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されており、複数のトレンチ１３の間に位置する各第１コンタクト領域１５ａが隣り合うトレンチ１３の両方の側面に接した状態となっている。
なお、複数のトレンチ１３の長手方向に対する垂直方向において、隣り合う各第１コンタクト領域１５ａを繋げると直線状となっているが、各トレンチ１３によって分断されているため、各第１コンタクト領域１５ａは矩形状となっている。
第２ベース層１２ｂは、ダイオード領域１ｂでは、アノードの一部として機能するアノード層を構成する。ダイオード領域１ｂにおける第２ベース層１２ｂには、ＩＧＢＴ領域１ａのようなエミッタ領域１４は形成されていないが、第２ベース層１２ｂよりもＰ型不純物濃度が高くされ、後述する上部電極１９とオーミック接触させられる第２コンタクト領域１５ｂが形成されている。本実施形態の場合、第２コンタクト領域１５ｂは、トレンチ１３の長手方向に沿って複数個点在させられている。換言すれば、第２コンタクト領域１５ｂは、半導体基板１０の一面１０ａに対する法線方向から見て、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されている。そして、複数のトレンチ１３の間に位置する各第２コンタクト領域１５ｂが隣り合うトレンチ１３の両方の側面に接した状態となっている。各第２コンタクト領域１５ｂの深さは第２ベース層１２ｂよりも浅くされている。また、各第２コンタクト領域１５ｂの幅、つまりトレンチ１３の長手方向と同方向の寸法は、任意であるが、本実施形態の場合は第１コンタクト領域１５ａと等しくされている。この場合、第２コンタクト領域１５ｂと第２ベース層１２ｂのうち第２コンタクト領域１５ｂが形成されていない部分との面積比が１：１となる。
さらに、境界領域１ｃの第２ベース層１２ｂは、ＩＧＢＴ領域１ａとダイオード領域１ｂの境界を構成する部分となるため、特に機能しなくてもよい。しかしながら、境界領域１ｃが形成されることによって単位面積当たりの通電量が減り、結果的にオン電圧Ｖｏｎが増加してオン抵抗が上昇する可能性がある。これを抑制するために、本実施形態では、境界領域１ｃの第２ベース層１２ｂをＩＧＢＴ動作時のホール通過層として機能させている。これについては後で説明する。
また、境界領域１ｃにおける第２ベース層１２ｂにも、第２ベース層１２ｂよりもＰ型不純物濃度が高くされ、後述する上部電極１９とオーミック接触させられる第３コンタクト領域１５ｃが形成されている。本実施形態の場合、第３コンタクト領域１５ｃは、トレンチ１３の長手方向に沿って複数個点在させられている。換言すれば、第３コンタクト領域１５ｃは、半導体基板１０の一面１０ａに対する法線方向から見て、複数のトレンチ１３の長手方向に対して交差するように、より詳しくは直交するように延設されている。そして、複数のトレンチ１３の間に位置する各第３コンタクト領域１５ｃが隣り合うトレンチ１３の両方の側面に接した状態となっている。各第３コンタクト領域１５ｃの深さは第２コンタクト領域１５ｂと同じ深さとされている。本実施形態の場合、第３コンタクト領域１５ｃの深さは第２コンタクト領域１５ｂの深さと等しくされている。また、各第３コンタクト領域１５ｃの幅、つまりトレンチ１３の長手方向と同方向の寸法は、任意であるが、第２コンタクト領域１５ｂよりも狭くされている。例えば、ここでは、第３コンタクト領域１５ｃと第２ベース層１２ｂのうち第３コンタクト領域１５ｃが形成されていない部分との面積比が１：２となるように、第３コンタクト領域１５ｃの寸法を設定してある。
このように、ダイオード領域１ｂおよび境界領域１ｃには、第２コンタクト領域１５ｂや第３コンタクト領域１５ｃが形成されている。そして、第２コンタクト領域１５ｂや第３コンタクト領域１５ｃの形成面積を変えることで、単位面積当たりの高濃度Ｐ型層の形成割合やオーミック接触面積比を変えている。ここでは、第２コンタクト領域１５ｂよりも第３コンタクト領域１５ｃの方が幅を狭くしていることから、境界領域１ｃの方がダイオード領域１ｂよりも単位面積当たりの高濃度Ｐ型層の形成割合やオーミック接触面積比が少なくされている。また、ＩＧＢＴ領域１ａに形成された第１ベース層１２ａと比較して境界領域１ｃの第２ベース層１２ｂはＰ型不純物濃度が低いし、さらに第３コンタクト領域１５ｃの幅も狭くされている。このため、境界領域１ｃの方がＩＧＢＴ領域１ａよりも単位面積当たりの高濃度Ｐ型層の形成割合やオーミック接触面積比が少なくされている。
また、各トレンチ１３内は、各トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
ゲート電極１７は、ＩＧＢＴ領域１ａでは所望のゲート電圧に制御され、ダイオード領域１ｂではエミッタ接続される。これにより、ＩＧＢＴ領域１ａでは、ＩＧＢＴ動作のためにゲート電圧としてハイレベル電圧が印加されると、トレンチ１３の側面においてチャネルが形成される。また、ダイオード領域１ｂでは、ゲート電極１７がエミッタ電位とされることから、ＩＧＢＴ動作時にもチャネルは形成されず、所定のＦＷＤ動作を行う。
さらに、本実施形態では、境界領域１ｃのゲート電極１７は、ＩＧＢＴ領域１ａのゲート電極１７と同電位とされ、所望のゲート電圧に制御される。このため、境界領域１ｃでも、トレンチ１３の側面にチャネルが形成され、このチャネルを通ってホールが流れ易くなると共に、チャネル側に引き寄せられたホールが第２ベース層１２ｂを通じても流れる。したがって、上記したように、境界領域１ｃにおいて、第２ベース層１２ｂがホール通過層として機能し、境界領域１ｃが存在することによる単位面積当たりの通電量の減少を抑制できる。このため、オン電圧Ｖｏｎの増加を抑制でき、オン抵抗の上昇を抑制することが可能となっている。
また、図３Ａおよび図３Ｂに示すように、半導体基板１０の一面１０ａ側において、ベース層１２の上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１４の一部および第１コンタクト領域１５ａを露出させるコンタクトホール１８ａが形成されている。また、層間絶縁膜１８には、ダイオード領域１ｂや境界領域１ｃにおいて、第２ベース層１２ｂや第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃを露出させるコンタクトホール１８ｂ、１８ｃが形成されている。
層間絶縁膜１８上には上部電極１９が形成されている。この上部電極１９は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１８ａを介してエミッタ領域１４および第１コンタクト領域１５ａと電気的に接続されている。また、上部電極１９は、ダイオード領域１ｂや境界領域１ｃにおいて、コンタクトホール１８ｂ、１８ｃを介して第２ベース層１２ｂや第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃと電気的に接続されている。つまり、上部電極１９は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ダイオード領域１ｂにおいてアノード電極として機能する。また、上部電極１９は、境界領域１ｃでは、特に機能しなくてもよいが、上記したように、本実施形態では境界領域１ｃにおいてゲート電極１７をＩＧＢＴ領域１ａと同様のゲート電圧に制御されるようにしているため、ホール引き抜き電極として機能する。
また、上部電極１９は、ダイオード領域１ｂや境界領域１ｃでは、第２コンタクト領域１５ｂや第３コンタクト領域１５ｃとオーミック接触させられ、第２ベース層１２ｂとはショットキー接触させられる。このため、ＩＧＢＴ領域１ａに隣接する境界領域１ｃから更に離れたダイオード領域１ｂに至る間において、オーミック接触面積比が段階的に変更された構造となる。つまり、ＩＧＢＴ領域１ａからオーミック接触面積比が小さい境界領域１ｃを経てからダイオード領域１ｂに至るレイアウトとなっている。
一方、ドリフト層１１のうちのベース層１２側と反対側、つまり半導体基板１０の他面１０ｂ側には、Ｎ型不純物濃度がドリフト層１１よりも高くされたフィールドストップ（以下、ＦＳという）層２０が形成されている。このＦＳ層２０は、必須のものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
また、ＩＧＢＴ領域１ａおよび境界領域１ｃでは、ＦＳ層２０を挟んでドリフト層１１と反対側に、Ｐ型のコレクタ層２１が形成され、ダイオード領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ型のカソード層２２が形成されている。つまり、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。
さらに、半導体基板１０の他面１０ｂにおいて、コレクタ層２１やカソード層２２の表面には下部電極２３が形成されている。この下部電極２３は、ＩＧＢＴ領域１ａおよび境界領域１ｃにおいてはコレクタ電極として機能し、ダイオード領域１ｂにおいてはカソード電極として機能するものである。
このように構成されていることにより、ＩＧＢＴ領域１ａにおいては、第１ベース層１２ａをベース、エミッタ領域１４をエミッタ、コレクタ層２１をコレクタとするＩＧＢＴ素子が構成される。また、ダイオード領域１ｂにおいては、第２ベース層１２ｂおよび第２コンタクト領域１５ｂをアノードとし、ドリフト層１１、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。
以上のように構成されたＩＧＢＴ素子およびＦＷＤ素子を有する半導体装置の作動および効果について説明する。
本実施形態の半導体装置は、ＩＧＢＴ領域１ａに形成されたＩＧＢＴについては、従来と同様にゲート電極１７に対する印加電圧が制御されることでオンオフ動作、つまりエミッタ−コレクタ間に電流を流したり遮断されるスイッチング動作を行う。また、ダイオード領域１ｂに形成されたＦＷＤについては、ＩＧＢＴのスイッチング動作に伴ってダイオード動作を行うことで、スイッチング時のサージ発生を抑制する。
このような動作を行うに際し、ＩＧＢＴのオン中には、図４に示すように、境界領域１ｃのゲート電極１７も、ＩＧＢＴ領域１ａと同様のゲート電圧に制御されるため、境界領域１ｂにおけるトレンチ１３の側面にチャネルが形成される。このため、境界領域１ｃでも、トレンチ１３の側面にチャネルが形成され、このチャネルを通ってホールが流れ易くなると共に、チャネル側に引き寄せられたホールが第２ベース層１２ｂを通じても流れる。したがって、境界領域１ｃにおいて、第２ベース層１２ｂがホール通過層として機能し、境界領域１ｃが存在することによる単位面積当たりの通電量の減少を抑制できるため、オン電圧Ｖｏｎの増加を抑制でき、オン抵抗の上昇を抑制することが可能となる。
また、仮に、ダイオード領域１ｂに隣接する位置において、半導体基板１０の一面１０ａ側の高濃度Ｐ型層の形成割合が大きいと、ＩＧＢＴをオフからオンに切り替えたときのリカバリ時に、高濃度Ｐ型層からカソードに向かうホールの注入量が多くなる。これにより、リカバリ時の最大逆方向電流Ｉｒｒの増加を招くことになる。また、カソード側のキャリア密度が高くなることでテール電流を増大させてしまい、リカバリ破壊を招く可能性もある。
しかしながら、本実施形態の半導体装置では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間、つまりダイオード領域１ｂと隣接する位置に、ＩＧＢＴ領域１ａよりも高濃度Ｐ型層の形成割合が少ない境界領域１ｃを設けている。このため、リカバリ時に、ＩＧＢＴ領域１ａからダイオード領域１ｂへのホール注入を抑制できると共に、境界領域１ｃに形成されている高濃度Ｐ型層の形成割合が少ないため、境界領域１ｃの高濃度Ｐ型層からのホール注入量も少なくできる。したがって、リカバリ時の最大逆方向電流Ｉｒｒの増加を抑制できると共に、カソード側のキャリア密度を低くしてテール電流の増大を抑制することができる。これによって、スイッチング損失を低減することができるだけでなく、リカバリ破壊に対しても耐性の高い半導体装置とすることができる。
具体的に、従来構造と本実施形態の構造の半導体装置について、最大逆方向電流Ｉｒｒを調べたところ、図５に示す結果が得られた。図中破線で示される従来構造の場合と比較して、図中実線で示される本実施形態の構造の場合には、最大逆方向電流Ｉｒｒを低下させることができていた。そして、この図中の逆方向電流Ｉｒの積分値、つまり電流値がマイナスとなる領域の面積がリカバリ損失Ｅｒｒに相当することから、最大逆方向電流Ｉｒｒを低下させられることにより、リカバリ損失Ｅｒｒを低減することが可能となる。
また、本実施形態においては、Ｈｅ線や電子線照射によるライフタイムキラーの生成を行っていない。リカバリ損失Ｅｒｒを小さくできることから、従来ではライフタイムキラーの生成が行われるのが一般的であるが、Ｈｅ線や電子線照射を的確な位置に打ち分けることが難しく、他の素子の特性悪化を招くこともある。このＨｅ線や電子線照射によるライフタイムキラーの生成を行わなくても済むようにするには、ドリフト層１１やベース層１２の不純物濃度を薄くするなどの対策を採ることが考えられる。しかしながら、不純物濃度を薄くすると、その分、不純物濃度が高くされる高濃度領域とのＰＮジャンクションでの不純物濃度差が大きくなって、テール電流を増大させたり、リカバリ破壊を招いてしまう。
これに対して、本実施形態の半導体装置のように、上記構成の境界領域１ｃを備えることで、リカバリ時に、ＩＧＢＴ領域１ａからダイオード領域１ｂへのホール注入を抑制できることから、ドリフト層１１やベース層１２の不純物濃度を薄くすることが可能となる。このため、Ｈｅ線や電子線照射によるライフタイムキラーの生成を行わなくても良くなり、他の素子の特性を悪化させることも抑制できる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して境界領域１ｃのゲート電極１７の接続形態を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６に示すように、本実施形態では、境界領域１ｃのゲート電極１７をダイオード領域１ｂのゲート電極１７と同様に、エミッタ接続としている。このように、境界領域１ｃのゲート電極１７をエミッタ接続とする場合、ＩＧＢＴをオンする際に、境界領域１ｃではトレンチ１３の側面にチャネルが形成されないため、境界領域１ｃを通じるホールの通過量が減少する。このため、オン電圧Ｖｏｎの増加抑制効果やオン抵抗の低減効果が得られなくなるが、それ以外については、第１実施形態と同様の効果が得られる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して各部の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示すように、エミッタ領域１４をトレンチ１３の長手方向に沿って直線状にレイアウトしている。ここでは、エミッタ領域１４をトレンチ１３の一方の側面、具体的にはトレンチ１３に対して図中左側の側面にのみ配置しているが、両方の側面に配置した構造としても良い。また、エミッタ領域１４が直線状とされたことから、それに伴って第１コンタクト領域１５ａも直線状のレイアウトになっている。
ダイオード領域１ｂおよび境界領域１ｃについても同様であり、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃがトレンチ１３の長手方向に沿って直線状にレイアウトされている。本実施形態の場合、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃをトレンチ１３の一方の側面、具体的にはエミッタ領域１４が形成された側面と反対側の側面となる図中右側の側面にのみ配置している。ただし、これも一例であり、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃを両方の側面に配置していたり、トレンチ１３から離れた位置に配置していてもよい。また、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃが直線状とされたことから、それに伴って第２ベース層１２ｂのうち上部電極１９とショットキー接触させられる部分も直線状のレイアウトになっている。
そして、本実施形態でも、ダイオード領域１ｂと境界領域１ｃとで第２コンタクト領域１５ｂと第３コンタクト領域１５ｃの形成面積、つまり単位面積当たりの高濃度Ｐ型層の形成割合やオーミック接触比を変えている。
本実施形態の場合、ダイオード領域１ｂでは、複数のトレンチ１３の間のすべての第２ベース層１２ｂに第２コンタクト領域１５ｂを形成している。これに対して、境界領域１ｃでは、複数のトレンチ１３の間のすべての第２ベース層１２ｂに第３コンタクト領域１５ｃを形成するのではなく、第２ベース層１２ｂの複数個に１つ、図中では２つに１つの割合で第３コンタクト領域１５ｃを形成している。
このように、エミッタ領域１４および第１コンタクト領域１５ａに加えて、第２コンタクト領域１５ｂや第３コンタクト領域１５ｃを直線状のレイアウトとすることもできる。このような構成としても、第１実施形態と同様の効果を得ることができる。
なお、ここでは、第１コンタクト領域１５ａや第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃをすべて同じ幅の直線状のもので構成したが、異なる幅とされていてもよい。また、境界領域１ｃについて、複数のトレンチ１３の間のすべての第２ベース層１２ｂに第３コンタクト領域１５ｃを形成しつつ、ダイオード領域１ｂに形成される第２コンタクト領域１５ｂよりも第３コンタクト領域１５ｃの幅を狭くするようにしても良い。
また、境界領域１ｃ内においても、第３コンタクト領域１５ｃの形成面積が段階的に変化するようにすることもできる。例えば、図８に示すように、ＩＧＢＴ領域１ａからダイオード領域１ｂに向かうに連れて、第３コンタクト領域１５ｃが形成される間隔である形成ピッチが徐々に小さくなるようにしている。このようにすれば、ＩＧＢＴ領域１ａ側の方がダイオード領域１ｂ側よりも、第３コンタクト領域１５ｃの形成面積が低くなるようにすることができる。
なお、第３コンタクト領域１５ｃの形成面積を段階的に変化させることで、ＦＷＤの順方向電圧降下Ｖｆとリカバリ損失Ｅｒｒのトレードオフの関係を調整することができる。例えば、第３コンタクト領域１５ｃのピッチを大きくすると順方向電圧降下Ｖｆが大きくなり、リカバリ損失Ｅｒｒを小さくすることができる。逆に、第３コンタクト領域１５ｃのピッチを小さくすると順方向電圧降下Ｖｆが小さくなり、リカバリ損失Ｅｒｒが大きくなる。したがって、所望する特性に応じて、第３コンタクト領域１５ｃのピッチを設定することで、順方向電圧降下Ｖｆとリカバリ損失Ｅｒｒのトレードオフの関係を所望の関係に調整できる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対し、ダイオード領域１ｂおよび境界領域１ｃにおける他面１０ｂ側の構成を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造について、他面１０ｂ側の構成を変更する場合について説明するが、第２、第３実施形態の構造についても適用可能である。
図９に示すように、本実施形態では、ダイオード領域１ｂおよび境界領域１ｃにおいて、他面１０ｂ側に部分的にＰ型不純物層にて構成されるＰ型離散層２４が形成されている。Ｐ型離散層２４は、例えばトレンチ１３の長手方向に沿って延設されており、複数本が等間隔に配置されている。Ｐ型離散層２４のＰ型不純物濃度については任意であるが、コレクタ層２１と同時に形成する場合、コレクタ層２１と同じ濃度となる。
このように、Ｐ型離散層２４をダイオード領域１ｂや境界領域１ｃに形成することもできる。このようなＰ型離散層２４を形成すると、ＩＧＢＴ領域１ａの一面１０ａ側の高濃度Ｐ型層から注入されたホールがＰ型離散層２４に到達したときに、無効キャリアとすることができる。このため、よりホールを低減することが可能になるし、仮に、境界領域１ｃを形成しただけでは十分なホール注入抑制が行えず、ホール注入量が多くなってしまったとしても、Ｐ型離散層２４によってホールを無効キャリアに変えることができる。したがって、より第１実施形態で説明した効果を高めることが可能となる。
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対し、ダイオード領域１ｂおよび境界領域１ｃにおける一面１０ａ側の構成を変更したものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造について、一面１０ａ側の構成を変更する場合について説明するが、第２〜第４実施形態の構造についても適用可能である。
図１０に示すように、本実施形態では、ダイオード領域１ｂおよび境界領域１ｃにおける一面１０ａ側に、Ｎ型不純物層にて構成されるＮ型離散層２５が形成されている。Ｎ型離散層２５は、例えば第２ベース層１２ｂの表層部のうち第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃと異なる位置に形成されている。本実施形態の場合、第２ベース層１２ｂの表層部のうち第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃが形成されていない部分の全域にＮ型離散層２５を形成している。Ｎ型離散層２５のＮ型不純物濃度については任意であるが、エミッタ領域１４と同時に形成する場合、エミッタ領域１４と同じ濃度となる。
このように、第２ベース層１２ｂの表層部にＮ型離散層２５を形成することで、上部電極１９とＮ型離散層２５とをオーミック接触させることができる。すなわち、スイッチング損失を低減するために、ダイオード領域１ｂや境界領域１ｃにおける第２ベース層１２ｂや第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃのＰ型不純物濃度を低くしたいが、その場合、上部電極１９とショットキー接触となり得る。このため、Ｎ型離散層２５を形成して上部電極１９とオーミック接触させることで、より確実に上部電極１９とのコンタクトをとることが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第１〜第５実施形態で示したＩＧＢＴやＦＷＤの素子構造は一例を示したに過ぎず、他の構造とすることもできる。具体的には、ＩＧＢＴについて、第１ベース層１２ａをチャネル領域としてだけでなくボディ領域としても機能させるようにしているが、チャネル領域として機能するだけとし、第１ベース層１２ａに加えてボディ領域を形成するようにしてもよい。その場合、例えば、各トレンチゲート構造の間において、トレンチ１３に接するようにエミッタ領域１４を形成し、エミッタ領域１４を挟んでトレンチ１３と反対側、つまりトレンチ１３から離れた位置にＰ型のボディ領域を形成した構造とすることができる。そして、ボディ領域の表面が第１ベース層１２ａにおける第１コンタクト領域１５ａを構成することになる。
また、上記第１〜第５実施形態では、ダイオード領域１ｂと境界領域１ｃの第２ベース層１２ｂのＰ型不純物濃度を同じにしているが、異なった濃度であってもよい。
さらに、第１〜第５実施形態で記載したＩＧＢＴ領域１ａ、ダイオード領域１ｂおよび境界領域１ｃの構造については、任意に組み合わせ可能である。すなわち、ＩＧＢＴ領域１ａ、ダイオード領域１ｂおよび境界領域１ｃの構造を異なる実施形態のもので組み合わせることもできる。例えば、第１、第２実施形態のように、エミッタ領域１４をトレンチ１３の長手方向に沿って点在させる構造と、第３、第４実施形態のように、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃを直線状とする構造を組み合わせても良い。逆に、第３、第４実施形態のように、エミッタ領域１４をトレンチ１３の長手方向に沿って直線状に形成する構造と、第１、第２実施形態のように、第２コンタクト領域１５ｂおよび第３コンタクト領域１５ｃをトレンチ１３の長手方向に沿って点在させる構造を組み合わせても良い。
また、上記第４実施形態では、Ｐ型離散層２４をトレンチ１３の長手方向に沿って延設した構造としたが、所望のパターンに点在させる構造など、他の上面レイアウトで形成しても良い。
また、ＩＧＢＴを隣り合うトレンチゲート構造の間のすべての第１ベース層１２ａにエミッタ領域１４を形成した構造としたが、エミッタ領域１４を形成せずにチャネルを形成しない間引き構造を備えるようにしても良い。また、間引き構造としてチャネルを形成していない部分において、第１ベース層１２ａにホールバリア層を形成しても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを備えた半導体装置を例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴとしても良い。
１ａ ＩＧＢＴ領域
１ｂ ダイオード領域
１ｃ 境界領域
１０ 半導体基板
１２ ベース層
１３ トレンチ
１４ エミッタ領域
１７ ゲート電極
２１ コレクタ層
２２ カソード層

Claims (10)

  1. ＩＧＢＴおよびダイオードを有する半導体装置であって、
    前記ＩＧＢＴが形成されるＩＧＢＴ領域（１ａ）と前記ダイオードが形成されるダイオード領域（１ｂ）、および、前記ＩＧＢＴ領域と前記ダイオード領域との間に形成される境界領域（１ｃ）を有し、第１導電型のドリフト層（１１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域および前記境界領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ダイオード領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む半導体基板（１０）と、
    前記ＩＧＢＴ領域と前記ダイオード領域および前記境界領域に形成され、一方向を長手方向とすると共に前記ベース層よりも深く形成されることで前記ベース層を複数に分けた複数のトレンチ（１３）内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置されてなるトレンチゲート構造と、
    前記ＩＧＢＴ領域における前記ベース層を第１ベース層（１２ａ）として、前記トレンチによって複数に分けられた前記第１ベース層のうちの少なくとも一部に、前記トレンチに接して形成された第１導電型のエミッタ領域（１４）と、
    前記第１ベース層のうち前記エミッタ領域と異なる部分に配置される第１コンタクト領域（１５ａ）と、
    前記ダイオード領域および前記境界領域における前記ベース層を第２ベース層（１２ｂ）として、前記ダイオード領域において、前記第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第２コンタクト領域（１５ｂ）、および、前記境界領域において、前記第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第３コンタクト領域（１５ｃ）と、
    前記エミッタ領域に加えて前記第１コンタクト領域と前記第２コンタクト領域および前記第３コンタクト領域に電気的に接続された上部電極（１９）と、
    前記コレクタ層および前記カソード層に電気的に接続された下部電極（２３）と、を有し、
    前記半導体基板の表面の単位面積当たりの前記第２コンタクト領域の形成面積に対して、前記第３コンタクト領域の形成面積の方が小さくされている半導体装置。
  2. ＩＧＢＴおよびダイオードを有する半導体装置であって、
    前記ＩＧＢＴが形成されるＩＧＢＴ領域（１ａ）と前記ダイオードが形成されるダイオード領域（１ｂ）、および、前記ＩＧＢＴ領域と前記ダイオード領域との間に形成される境界領域（１ｃ）を有し、第１導電型のドリフト層（１１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ダイオード領域および前記境界領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）および該カソード層内に部分的に配置された第２導電型離散層（２４）と、を含む半導体基板（１０）と、
    前記ＩＧＢＴ領域と前記ダイオード領域および前記境界領域に形成され、一方向を長手方向とすると共に前記ベース層よりも深く形成されることで前記ベース層を複数に分けた複数のトレンチ（１３）内に、ゲート絶縁膜（１６）およびゲート電極（１７）が配置されてなるトレンチゲート構造と、
    前記ＩＧＢＴ領域における前記ベース層を第１ベース層（１２ａ）として、前記トレンチによって複数に分けられた前記第１ベース層のうちの少なくとも一部に、前記トレンチに接して形成された第１導電型のエミッタ領域（１４）と、
    前記第１ベース層のうち前記エミッタ領域と異なる部分に配置される第１コンタクト領域（１５ａ）と、
    前記ダイオード領域および前記境界領域における前記ベース層を第２ベース層（１２ｂ）として、前記ダイオード領域において、前記第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第２コンタクト領域（１５ｂ）、および、前記境界領域において、前記第２ベース層の表層部に形成され、該第２ベース層よりも第２導電型不純物濃度が高くされた第２導電型の第３コンタクト領域（１５ｃ）と、
    前記エミッタ領域に加えて前記第１コンタクト領域と前記第２コンタクト領域および前記第３コンタクト領域に電気的に接続された上部電極（１９）と、
    前記コレクタ層および前記カソード層に電気的に接続された下部電極（２３）と、を有し、
    前記半導体基板の表面の単位面積当たりの前記第２コンタクト領域の形成面積に対して、前記第３コンタクト領域の形成面積の方が小さくされている半導体装置。
  3. 前記境界領域に形成された前記ゲート電極は、前記ＩＧＢＴ領域に形成された前記ゲート電極と同電位とされる請求項１または２に記載の半導体装置。
  4. 前記境界領域に形成された前記ゲート電極は、前記ダイオード領域に形成された前記ゲート電極と同電位とされる請求項１または２に記載の半導体装置。
  5. 前記ＩＧＢＴ領域に形成された前記第１ベース層は、前記ダイオード領域および前記境界領域に形成された前記第２ベース層よりも第２導電型不純物が高くされ、
    前記第１ベース層の表面によって前記第１コンタクト領域が構成されていると共に、前記第１ベース層がチャネルの形成されるチャネル領域として機能しつつ、ボディ領域としても機能する請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記エミッタ領域は、複数の前記トレンチの間において、前記トレンチの長手方向に沿って複数個配置されており、隣り合う両方の前記トレンチの側面に接している請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記エミッタ領域は、複数の前記トレンチの間において、前記トレンチの長手方向に沿って延設されている請求項１ないし５のいずれか１つに記載の半導体装置。
  8. 前記第２コンタクト領域および前記第３コンタクト領域は、複数の前記トレンチの間において、前記トレンチの長手方向に沿って延設されており、
    前記第２コンタクト領域は、複数の前記トレンチの間に配置される前記第２ベース層のすべてに形成されており、
    前記第３コンタクト領域は、複数の前記トレンチの間に配置される前記第２ベース層の複数個に１つの割合で形成されている請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 前記第３コンタクト領域が形成されている間隔である形成ピッチは、前記ＩＧＢＴ領域から前記ダイオード領域に向かって段階的に変化しており、前記ＩＧＢＴ領域から前記ダイオード領域に向かうに連れて、前記形成ピッチが徐々に小さくされている請求項８に記載の半導体装置。
  10. 前記ダイオード領域および前記境界領域に形成された前記第２ベース層の表層部のうち前記第２コンタクト領域および前記第３コンタクト領域と異なる位置に、第１導電型離散層（２５）が形成されており、前記上部電極が該第１導電型離散層とオーミック接触させられている請求項１ないし８のいずれか１つに記載の半導体装置。
JP2016209803A 2016-10-26 2016-10-26 半導体装置 Active JP6589817B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2016209803A JP6589817B2 (ja) 2016-10-26 2016-10-26 半導体装置
PCT/JP2017/037893 WO2018079417A1 (ja) 2016-10-26 2017-10-19 半導体装置
CN201780065823.4A CN109964317B (zh) 2016-10-26 2017-10-19 半导体装置
US16/393,006 US10763345B2 (en) 2016-10-26 2019-04-24 Semiconductor device
JP2019170639A JP6954333B2 (ja) 2016-10-26 2019-09-19 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016209803A JP6589817B2 (ja) 2016-10-26 2016-10-26 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019170639A Division JP6954333B2 (ja) 2016-10-26 2019-09-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2018073911A JP2018073911A (ja) 2018-05-10
JP6589817B2 true JP6589817B2 (ja) 2019-10-16

Family

ID=62023378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016209803A Active JP6589817B2 (ja) 2016-10-26 2016-10-26 半導体装置

Country Status (4)

Country Link
US (1) US10763345B2 (ja)
JP (1) JP6589817B2 (ja)
CN (1) CN109964317B (ja)
WO (1) WO2018079417A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11955477B2 (en) 2022-03-22 2024-04-09 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6954333B2 (ja) * 2016-10-26 2021-10-27 株式会社デンソー 半導体装置
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6946219B2 (ja) * 2018-03-23 2021-10-06 株式会社東芝 半導体装置
WO2020026401A1 (ja) * 2018-08-02 2020-02-06 三菱電機株式会社 ワイドバンドギャップ半導体装置、および、電力変換装置
JP6996461B2 (ja) * 2018-09-11 2022-01-17 株式会社デンソー 半導体装置
JP7357000B2 (ja) * 2018-10-18 2023-10-05 ローム株式会社 半導体装置
CN112470291A (zh) 2019-02-07 2021-03-09 富士电机株式会社 半导体装置以及半导体模块
CN112470288A (zh) 2019-02-27 2021-03-09 富士电机株式会社 半导体装置
JP7283287B2 (ja) * 2019-07-23 2023-05-30 株式会社デンソー 半導体装置
JP7172920B2 (ja) * 2019-09-04 2022-11-16 株式会社デンソー 半導体装置
JP7319601B2 (ja) * 2019-11-01 2023-08-02 株式会社東芝 半導体装置
JP7247930B2 (ja) * 2020-03-10 2023-03-29 株式会社デンソー 半導体装置
JP7342742B2 (ja) * 2020-03-11 2023-09-12 三菱電機株式会社 半導体装置
JP7354897B2 (ja) * 2020-03-26 2023-10-03 三菱電機株式会社 半導体装置
JP7459694B2 (ja) 2020-07-08 2024-04-02 株式会社デンソー 半導体装置
JP7403401B2 (ja) 2020-07-10 2023-12-22 三菱電機株式会社 半導体装置
CN111987089A (zh) * 2020-08-19 2020-11-24 株洲中车时代半导体有限公司 逆导型igbt功率集成模块
JP7446198B2 (ja) 2020-10-01 2024-03-08 三菱電機株式会社 半導体装置
JP7471192B2 (ja) * 2020-10-01 2024-04-19 三菱電機株式会社 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196606A (ja) 2000-01-11 2001-07-19 Mitsubishi Electric Corp ダイオード
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP5321669B2 (ja) 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP5922886B2 (ja) * 2011-07-13 2016-05-24 株式会社豊田中央研究所 ダイオードおよび半導体装置
CN103890955B (zh) * 2011-07-27 2017-06-13 丰田自动车株式会社 半导体器件
JP2013197122A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
WO2014188569A1 (ja) * 2013-05-23 2014-11-27 トヨタ自動車株式会社 ダイオード内蔵ｉｇｂｔ
JP6056984B2 (ja) * 2013-11-05 2017-01-11 トヨタ自動車株式会社 半導体装置
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP6221974B2 (ja) * 2014-07-14 2017-11-01 トヨタ自動車株式会社 半導体装置
JP6222702B2 (ja) 2014-09-11 2017-11-01 株式会社東芝 半導体装置
JP6197773B2 (ja) * 2014-09-29 2017-09-20 トヨタ自動車株式会社 半導体装置
CN106463504B (zh) * 2014-11-17 2019-11-29 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6319057B2 (ja) * 2014-11-21 2018-05-09 三菱電機株式会社 逆導通型半導体装置
JP6641983B2 (ja) * 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
JP6384425B2 (ja) * 2015-08-21 2018-09-05 株式会社デンソー 半導体装置
JP6443267B2 (ja) * 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
DE112016006255T5 (de) * 2016-01-19 2018-10-04 Mitsubishi Electric Corporation Halbleitervorrichtung
CN108447903B (zh) * 2017-02-16 2023-07-04 富士电机株式会社 半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11955477B2 (en) 2022-03-22 2024-04-09 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit

Also Published As

Publication number Publication date
JP2018073911A (ja) 2018-05-10
US10763345B2 (en) 2020-09-01
CN109964317B (zh) 2021-11-30
CN109964317A (zh) 2019-07-02
US20190252534A1 (en) 2019-08-15
WO2018079417A1 (ja) 2018-05-03

Similar Documents

Publication Publication Date Title
JP6589817B2 (ja) 半導体装置
JP6443267B2 (ja) 半導体装置
JP5103830B2 (ja) 絶縁ゲート型半導体装置
JP5605073B2 (ja) 半導体装置
JP6531589B2 (ja) 半導体装置
WO2015145929A1 (ja) 半導体装置
JP6673499B2 (ja) 半導体装置
JP5480084B2 (ja) 半導体装置
JP2016157934A (ja) 半導体装置
WO2017199679A1 (ja) 半導体装置
JP2017195224A (ja) スイッチング素子
JP2011238681A (ja) 半導体装置
JP2017098359A (ja) 逆導通ｉｇｂｔ
JP2021052078A (ja) 半導体装置及びその製造方法
JP6954333B2 (ja) 半導体装置
JP6996461B2 (ja) 半導体装置
JP5151175B2 (ja) 半導体装置
JP7459694B2 (ja) 半導体装置
WO2018198575A1 (ja) 半導体装置
WO2021182352A1 (ja) 半導体装置
JP7172920B2 (ja) 半導体装置
WO2016136230A1 (ja) 半導体装置
JP7294004B2 (ja) 半導体装置
JP2018182216A (ja) 半導体装置
JP2022181457A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190902

R151 Written notification of patent or utility model registration

Ref document number: 6589817

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250