JP7357000B2 - 半導体装置 - Google Patents
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Description
本発明は、ＩＧＢＴ領域およびダイオード領域を含む半導体装置に関する。
特許文献１は、半導体装置の一例としてのＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）を開示している。ＲＣ－ＩＧＢＴは、共通の半導体層に作り込まれたＩＧＢＴ領域およびダイオード領域を含む。ＩＧＢＴ領域は、ＩＧＢＴを含む。ダイオード領域は、ダイオードを含む。
ＩＧＢＴ領域およびダイオード領域を含む半導体装置では、ＩＧＢＴに対するバイアス電圧の印加前後においてダイオードの順方向電圧ＶＦが変動する問題がある。これは、ＩＧＢＴ領域からダイオード領域へのキャリアの流入量が、ＩＧＢＴに対するバイアス電圧の印加前後において変動するためである。
この問題を解決するため、ダイオード領域を一箇所だけに形成することが考えられる。これにより、キャリアの流入経路を制限できるから、ダイオードの順方向電圧ＶＦの変動を抑制できる。しかし、この場合、ダイオード領域に対する電流集中（過電流）に起因して破壊耐量が低下する。
本発明の一実施形態は、ＩＧＢＴに対するバイアス電圧の印加前後におけるダイオードの順方向電圧ＶＦの変動を抑制しながら、破壊耐量の向上を図ることができる半導体装置を提供する。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有し、アクティブ領域を含む半導体層と、前記アクティブ領域に形成された複数のＩＧＢＴ領域と、複数の前記ＩＧＢＴ領域に隣り合うように前記アクティブ領域に形成された複数のダイオード領域と、を含み、複数の前記ＩＧＢＴ領域および複数の前記ダイオード領域の間の境界線の総延長をＬで表し、複数の前記ダイオード領域の総面積をＳＤで表し、前記アクティブ領域に対する複数の前記ダイオード領域の分散度をＬｏｇｅ（Ｌ２／ＳＤ）の式で定義したとき、前記分散度が、２以上１５以下である、半導体装置を提供する。
この半導体装置によれば、ＩＧＢＴに対するバイアス電圧の印加前後におけるダイオードの順方向電圧ＶＦの変動を抑制しながら、破壊耐量の向上を図ることができる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、半導体層２の第１主面３の構造を示す平面図である。
半導体装置１は、ＩＧＢＴおよびダイオードを一体的に備えたＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）を有する電子部品である。
図１および図２を参照して、半導体装置１は、直方体形状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。
半導体層２の厚さは、５０μｍ以上２００μｍ以下であってもよい半導体層２の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。半導体層２の厚さを小さくすることにより、半導体層２の抵抗値を低減させることができる。
半導体層２は、アクティブ領域６および外側領域７を含む。アクティブ領域６は、ＲＣ－ＩＧＢＴが形成された領域である。アクティブ領域６は、平面視において側面５Ａ～５Ｄから内方領域に間隔を空けて半導体層２の中央部に設定されている。アクティブ領域６は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に設定されていてもよい。
外側領域７は、アクティブ領域６の外側の領域である。外側領域７は、平面視においてアクティブ領域６の周縁に沿って帯状に延びている。外側領域７は、具体的には、平面視においてアクティブ領域６を取り囲む無端状（四角環状）に設定されている。
アクティブ領域６は、ＩＧＢＴ領域８およびダイオード領域９を含む。図２では、明瞭化のため、ダイオード領域９がハッチングによって示されている。ＩＧＢＴ領域８は、ＩＧＢＴが形成された領域である。ダイオード領域９は、ダイオードが形成された領域である。ダイオード領域９は、ＩＧＢＴ領域８に隣り合っている。
アクティブ領域６は、具体的には、ＲＣ－ＩＧＢＴ配列１２を含む。ＲＣ－ＩＧＢＴ配列１２は、第２方向Ｙに間隔を空けて複数（この形態では６つ）形成されている。ＲＣ－ＩＧＢＴ配列１２は、一方側（側面５Ｂ側）の第１端部および他方側（側面５Ｄ側）の第２端部を有している。
ＲＣ－ＩＧＢＴ配列１２は、第１端部から第２端部に向けて第１方向Ｘに沿って一列に配列されたＩＧＢＴ領域８、ダイオード領域９、ＩＧＢＴ領域８、ダイオード領域９・・・を繰り返し含むループ配列を有している。ＲＣ－ＩＧＢＴ配列１２の第１端部は、この形態では、ＩＧＢＴ領域８によって形成されている。ＲＣ－ＩＧＢＴ配列１２の第２端部は、この形態では、ＩＧＢＴ領域８によって形成されている。ＲＣ－ＩＧＢＴ配列１２の第１端部は、ダイオード領域９によって形成されていてもよい。ＲＣ－ＩＧＢＴ配列１２の第２端部は、ダイオード領域９によって形成されていてもよい。
このように、アクティブ領域６には、複数のＩＧＢＴ領域８が分散配列されている。複数のＩＧＢＴ領域８は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数のＩＧＢＴ領域８は、この形態では、平面視において行列状に配列されている。複数のＩＧＢＴ領域８は、第１方向Ｘに沿って互いに対向し、第２方向Ｙに沿って互いに対向している。
複数のＩＧＢＴ領域８は、この形態では、平面視において四角形状にそれぞれ形成されている。複数のＩＧＢＴ領域８は、具体的には、第２方向Ｙに沿って延びる長方形状にそれぞれ形成されている。
各ＩＧＢＴ領域８の幅ＷＩは、１０μｍ以上１０００μｍ以下であってもよい。幅ＷＩは、ＩＧＢＴ領域８の第１方向Ｘの幅である。幅ＷＩは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。幅ＷＩは、１００μｍ以上であることが好ましい。幅ＷＩは、２００μｍ以上であることがさらに好ましい。
また、アクティブ領域６には、複数のダイオード領域９が分散配列されている。複数のダイオード領域９は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて形成されている。複数のダイオード領域９は、この形態では、平面視において行列状に配列されている。複数のダイオード領域９は、第１方向Ｘに沿って互いに対向し、第２方向Ｙに沿って互いに対向している。
複数のダイオード領域９は、具体的には、第１方向ＸにＩＧＢＴ領域８と隣り合うようにそれぞれ形成されている。複数のダイオード領域９は、この形態では、平面視において四角形状にそれぞれ形成されている。複数のダイオード領域９は、具体的には、第２方向Ｙに沿って延びる長方形状にそれぞれ形成されている。
各ダイオード領域９の平面面積は、各ＩＧＢＴ領域８の平面面積以下であることが好ましい。各ダイオード領域９の平面面積は、各ＩＧＢＴ領域８の平面面積未満であることがさらに好ましい。各ダイオード領域９の幅ＷＤは、各ＩＧＢＴ領域８の幅ＷＩ以下であることが好ましい。幅ＷＤは、ダイオード領域９の第１方向Ｘの幅である。各ダイオード領域９の幅ＷＤは、各ＩＧＢＴ領域８の幅ＷＩ未満であることがさらに好ましい。
幅ＷＤは、５μｍ以上１０００μｍ未満であってもよい。幅ＷＤは、５μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ未満であってもよい。幅ＷＤは、１００μｍ以上であることが好ましい。幅ＷＤは、２００μｍ以上であることがさらに好ましい。
複数のＩＧＢＴ領域８は、第１割合ＲＩでアクティブ領域６に形成されている。第１割合ＲＩは、平面視において複数のＩＧＢＴ領域８の総面積ＳＩがアクティブ領域６の面積ＳＡに占める割合ＳＩ／ＳＡである。
複数のダイオード領域９は、第２割合ＲＤでアクティブ領域６に形成されている。第２割合ＲＤは、平面視において複数のダイオード領域９の総面積ＳＤがアクティブ領域６の面積ＳＡに占める割合ＳＤ／ＳＡである。第２割合ＲＤは、第１割合ＲＩ以下（ＲＤ≦ＲＩ）であることが好ましい。第２割合ＲＤは、第１割合ＲＩ未満（ＲＤ＜ＲＩ）であることがさらに好ましい。
第２割合ＲＤは、この形態では、第１割合ＲＩ未満（ＲＤ＜ＲＩ）である。すなわち、第１割合ＲＩは０．５以上であり、第２割合ＲＤは０．５未満である。第１割合ＲＩは、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、または、０．９以上１未満であってもよい。第２割合Ｒ２は、０を超えて０．１以下、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、または、０．４以上０．５未満であってもよい。
第１割合ＲＩは０．６以上０．９以下であり、第２割合ＲＤは０．１以上０．４以下であることが好ましい。この形態では、第１割合ＲＩは０．７であり、第２割合ＲＤは０．３である。
アクティブ領域６に対する複数のダイオード領域９の分散度ＤをＬｏｇｅ（Ｌ２／ＳＤ）の式で定義すると、分散度Ｄは、２以上１５以下であることが好ましい。前記式中、「Ｌ」は、平面視における複数のＩＧＢＴ領域８および複数のダイオード領域９の間の境界線の総延長である。前記式中、「ＳＤ」は、平面視における複数のダイオード領域９の総面積である。
境界線の総延長Ｌは、ダイオード領域９においてＩＧＢＴ領域８に対向する部分の総延長でもある。この形態では、ＩＧＢＴ領域８およびダイオード領域９がともに平面視において四角形状に区画されている。したがって、境界線の総延長Ｌは、ダイオード領域９の複数の辺のうちのＩＧＢＴ領域８に対向する辺の総延長となる。
分散度Ｄは、第２割合ＲＤが第１割合ＲＩ未満（ＲＤ＜ＲＩ）であるという条件下において、総延長Ｌまたは総面積ＳＤ、もしくは、総延長Ｌおよび総面積ＳＤを増減させることによって調整される。換言すると、分散度Ｄは、第２割合ＲＤが第１割合ＲＩ未満（ＲＤ＜ＲＩ）であるという条件下において、ＩＧＢＴ領域８およびダイオード領域９の個数または平面面積、もしくは、個数および平面面積をそれぞれ増減させることによって調整される。総延長Ｌおよび／または総面積ＳＤは、複数のＲＣ－ＩＧＢＴ配列１２毎に調整されてもよい。
図３は、サージ電流Ｉｓに対する耐量および分散度Ｄの関係をシミュレーションによって調べたグラフである。図３において縦軸はサージ電流Ｉｓ［Ａ］に対する耐量を示し、横軸は分散度Ｄを示している。サージ電流Ｉｓに対する耐量は、半導体装置１が耐えることができるサージ電流Ｉｓの最大値である。
図３を参照して、分散度Ｄを増加させると、サージ電流Ｉｓに対する耐量が増加した。サージ電流Ｉｓに対する耐量は、具体的には、分散度Ｄが０を超えて５未満の範囲において単調に増加し、分散度Ｄが５以上の範囲において飽和した。
分散度Ｄが０を超えて２未満の範囲では、サージ電流Ｉｓに対する耐量は４００Ａ未満であった。分散度Ｄが２以上５未満の範囲では、サージ電流Ｉｓに対する耐量は４００Ａ以上１４００Ａ未満であった。分散度Ｄが５以上の範囲では、サージ電流Ｉｓに対する耐量は１４００Ａ以上１６００Ａ以下であった。この結果から、分散度Ｄを大きくするほど、半導体装置１の破壊耐量を高めることができることが分かった。
図４は、順方向電流ＩＦおよび順方向電圧ＶＦの関係をシミュレーションによって調べたグラフである。図４において縦軸は順方向電流ＩＦ［Ａ］を示し、横軸は順方向電圧ＶＦ［Ｖ］を示している。
図４には、分散度Ｄが「３」である場合の第１特性Ｌ１（実線参照）および第２特性Ｌ２（破線参照）が示されている。第１特性Ｌ１は、ＩＧＢＴにバイアス電圧Ｖｇｅを印加していない状態でダイオードを順方向動作させた場合の特性を示している。第２特性Ｌ２は、ＩＧＢＴにバイアス電圧Ｖｇｅを印加した状態でダイオードを順方向動作させた場合の特性を示している。
図４には、分散度Ｄが「１５」である場合の第３特性Ｌ３（実線参照）および第４特性Ｌ４（破線参照）が示されている。第３特性Ｌ３は、ＩＧＢＴにバイアス電圧Ｖｇｅを印加していない状態でダイオードを順方向動作させた場合の特性を示している。第４特性Ｌ４は、ＩＧＢＴにバイアス電圧Ｖｇｅを印加した状態でダイオードを順方向動作させた場合の特性を示している。
第１特性Ｌ１および第２特性Ｌ２を参照して、分散度Ｄが「３」である場合、バイアス電圧Ｖｇｅの印加後に順方向電圧ＶＦが増加した。同様に、第３特性Ｌ３および第４特性Ｌ４を参照して、分散度Ｄが「１５」である場合、バイアス電圧Ｖｇｅの印加後に順方向電圧ＶＦが増加した。
第１特性Ｌ１～第４特性Ｌ４を参照して、分散度Ｄが「１５」の場合の順方向電圧ＶＦの変化量は、分散度Ｄが「３」の場合の順方向電圧ＶＦの変化量よりも大きかった。分散度Ｄが「１５」を超えると、順方向電圧ＶＦの変化量は実用的な範囲を超える。
図４の結果から、分散度Ｄの値が大きくなるほど、バイアス電圧Ｖｇｅの印加前後における順方向電圧ＶＦの変化量が大きくなることが分かった。また、図３および図４の結果から、分散度Ｄの値が大きくなるほど、サージ電流Ｉｓに対する耐量が大きくなるが、順方向電圧ＶＦの変化量も大きくなるという背反があることが分かった。
分散度Ｄが小さい場合には、複数のダイオード領域９が或る特定の箇所に集約されるので、各ダイオード領域９に流れ込む電流が増加する。その結果、サージ電流Ｉｓに対する耐量が低下する。一方、分散度Ｄが大きい場合には、複数のダイオード領域９が分散されるので、各ダイオード領域９に流れ込む電流が減少する。その結果、サージ電流Ｉｓに対する耐量が増加する。
一方、ＩＧＢＴにバイアス電圧Ｖｇｅが印加された状態でダイオードを順方向動作させると、ＩＧＢＴ領域８からダイオード領域９へのキャリア（正孔）の流入量が低下する。その結果、ダイオードの順方向電圧ＶＦが変動する。
分散度Ｄが比較的大きい値に設定される場合には、ＩＧＢＴ領域８およびダイオード領域９の間の境界線の総延長Ｌが比較的大きい値になるから、ＩＧＢＴ領域８からダイオード領域９へのキャリア（正孔）の流入経路が増加する。その結果、バイアス電圧Ｖｇｅの印加前後における順方向電圧ＶＦの変化量が大きくなる。分散度Ｄは、サージ電流Ｉｓに対する耐量および順方向電圧ＶＦの変化量の間に存する背反の関係を考慮して設定されなければならない。
図３および図４の結果から、分散度Ｄは、２以上１５以下の範囲に設定されることが好ましいことが分かった。分散度Ｄが２以上１５以下の範囲に設定される場合、バイアス電圧Ｖｇｅの印加前後における順方向電圧ＶＦの変動を抑制しながら、サージ電流Ｉｓに対する耐量を高めることができる。
分散度Ｄは、２以上３以下、３以上４以下、４以上５以下、５以上６以下、６以上７以下、７以上８以下、８以上９以下、９以上１０以下、１０以上１１以下、１１以上１２以下、１２以上１３以下、または、１４以上１５以下であってもよい。分散度Ｄは、１５未満であることが好ましい。
分散度Ｄは、２以上７以下の範囲、または、７以上１２以下の範囲に設定されることが特に好ましい。分散度Ｄが２以上７以下の範囲に設定される場合、順方向電圧ＶＦの変動を確実に抑制しながら、サージ電流Ｉｓに対する耐量を高めることができる。分散度Ｄが７以上１２以下の範囲に設定される場合、順方向電圧ＶＦの変動を抑制しながら、サージ電流Ｉｓに対する耐量を確実に高めることができる。
アクティブ領域６の面積ＳＡは、半導体層２の大きさに応じて調整されるものであり、特定の数値に限定されるものではない。面積ＳＡは、一例として、１ｍｍ２以上２５０ｍｍ２以下であってもよい。面積ＳＡは、１ｍｍ２以上５０ｍｍ２以下、５０ｍｍ２以上１００ｍｍ２以下、１００ｍｍ２以上１５０ｍｍ２以下、１５０ｍｍ２以上２００ｍｍ２以下、または、２００ｍｍ２以上２５０ｍｍ２以下であってもよい。
複数のＩＧＢＴ領域８の総面積ＳＩ、複数のダイオード領域９の総面積ＳＤおよび境界線の総延長Ｌは、アクティブ領域６の面積ＳＡの大きさに応じて調整されるものであり、特定の数値に限定されるものではない。
総面積ＳＩは、一例として、０．５ｍｍ２以上２２５ｍｍ２以下であってもよい。総面積ＳＩは、０．５ｍｍ２以上５０ｍｍ２以下、５０ｍｍ２以上１００ｍｍ２以下、１００ｍｍ２以上１５０ｍｍ２以下、１５０ｍｍ２以上２００ｍｍ２以下、または、２００ｍｍ２以上２２５ｍｍ２以下であってもよい。
総面積ＳＤは、一例として、０．１ｍｍ２以上１００ｍｍ２以下であってもよい。総面積ＳＤは、０．１ｍｍ２以上２５ｍｍ２以下、２５ｍｍ２以上５０ｍｍ２以下、５０ｍｍ２以上７５ｍｍ２以下、または、７５ｍｍ２以上１００ｍｍ２以下であってもよい。
総延長Ｌは、一例として、１００μｍ以上３５００μｍ以下であってもよい。総延長Ｌは、１００μｍ以上５００μｍ以下、５００μｍ以上１０００μｍ以下、１０００μｍ以上１５００μｍ以下、１５００μｍ以上２０００μｍ以下、２０００μｍ以上２５００μｍ以下、２５００μｍ以上３０００μｍ以下、または、３０００μｍ以上３５００μｍ以下であってもよい。
図１および図２を再度参照して、アクティブ領域６は、センサ領域１１をさらに含む。センサ領域１１は、温度センサが形成された領域である。センサ領域１１は、第２方向Ｙに互いに隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に形成されている。センサ領域１１は、この形態では、アクティブ領域６の中央部に形成されている。アクティブ領域６の中央部では、熱が高まりやすい。したがって、アクティブ領域６の中央部に温度センサを配置することによって、半導体層２の温度を適切に検知できる。
半導体装置１は、アクティブ領域６において半導体層２の第１主面３の上に形成された第１主面電極としてのエミッタ端子電極１３（図１の破線部参照）を含む。エミッタ端子電極１３は、アクティブ領域６（ＩＧＢＴ領域８）にエミッタ信号を伝達する。エミッタ信号は、基準電位またはグランド電位であってもよい。
半導体装置１は、外側領域７において半導体層２の第１主面３の上に形成された複数（この形態では５つ）の端子電極１４，１５，１６，１７，１８を含む。複数の端子電極１４～１８は、側面５Ｄに沿って互いに間隔を空けて配置されている。複数の端子電極１４～１８は、平面視において四角形状に形成されている。
複数の端子電極１４～１８は、この形態では、ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８を含む。ゲート端子電極１４は、アクティブ領域６（ＩＧＢＴ領域８）にゲート信号を伝達する。第１センス端子電極１５および第２センス端子電極１６は、センサ領域１１（温度センサ）を制御する制御信号を伝達する。具体的な説明は省略されるが、電流検出端子電極１７は、アクティブ領域６を流れる電流を検出し、外部に取り出すための電極である。開放端子電極１８は、電気的に浮遊状態になっている。
ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８の配置は任意である。この形態では、開放端子電極１８、電流検出端子電極１７、ゲート端子電極１４、第１センス端子電極１５および第２センス端子電極１６が、側面５Ａ側から側面５Ｃ側に向けてこの順に配置されている。
半導体装置１は、ゲート端子電極１４に電気的に接続されたゲート配線１９を含む。ゲート配線１９は、ゲートフィンガーとも称される。ゲート配線１９は、外側領域７からアクティブ領域６に向けて延びている。ゲート配線１９は、ゲート端子電極１４に印加されたゲート信号をアクティブ領域６（ＩＧＢＴ領域８）に伝達する。
ゲート配線１９は、具体的には、外側領域７に位置する第１領域１９ａおよびアクティブ領域６に位置する第２領域１９ｂを含む。第１領域１９ａは、ゲート端子電極１４に電気的に接続されている。第１領域１９ａは、この形態では、外側領域７における側面５Ｄ側の領域において選択的に引き回されている。
第２領域１９ｂは、アクティブ領域６に複数（この形態では５つ）形成されている。複数の第２領域１９ｂは、第２方向Ｙに沿って間隔を空けて形成されている。複数の第２領域１９ｂは、互いに隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域にそれぞれ形成されている。複数の第２領域１９ｂは、第１方向Ｘに沿って帯状に延びている。
複数の第２領域１９ｂは、外側領域７において側面５Ｄ側の領域から側面５Ｂ側の領域に向けてそれぞれ延びている。複数の第２領域１９ｂは、アクティブ領域６を横切っていてもよい。複数の第２領域１９ｂは、外側領域７において第１領域１９ａに連なっている。複数の第２領域１９ｂは、互いに隣り合う２つのＲＣ－ＩＧＢＴ配列１２のいずれか一方または双方にゲート信号を伝達する。
ゲート端子電極１４に印加されたゲート信号は、第１領域１９ａを介して第２領域１９ｂに伝達される。これにより、第２領域１９ｂを介してアクティブ領域６（ＩＧＢＴ領域８）にゲート信号が伝達される。
半導体装置１は、第１センス端子電極１５に電気的に接続された第１センス配線２０を含む。第１センス配線２０は、外側領域７からセンサ領域１１に向けて延びている。第１センス配線２０は、温度センサの制御信号を伝達する。
第１センス配線２０は、具体的には、外側領域７に位置する第１領域２０ａおよびアクティブ領域６に位置する第２領域２０ｂを含む。第１領域２０ａは、第１センス端子電極１５に電気的に接続されている。第１領域２０ａは、この形態では、外側領域７における側面５Ｄ側の領域において選択的に引き回されている。
第２領域２０ｂは、互いに隣り合う複数のＲＣ－ＩＧＢＴ配列１２の間の領域においてセンサ領域１１が形成された領域に形成されている。第２領域２０ｂは、外側領域７からセンサ領域１１に向けて第１方向Ｘに沿って帯状に延びている。
第２領域２０ｂは、センサ領域１１において温度センサに電気的に接続されている。第２領域２０ｂは、外側領域７において第１領域２０ａに連なっている。第１センス端子電極１５に印加された電気信号は、第１領域２０ａを介して第２領域２１ｂに伝達される。これにより、第２領域２１ｂを介して温度センサに電気信号が伝達される。
第２センス端子電極１６には、第２センス配線２１が電気的に接続されている。第２センス配線２１は、外側領域７からセンサ領域１１に向けて延びている。第２センス配線２１は、温度センサの制御信号を伝達する。
第２センス配線２１は、具体的には、外側領域７に位置する第１領域２１ａおよびアクティブ領域６に位置する第２領域２１ｂを含む。第１領域２１ａは、第２センス端子電極１６に電気的に接続されている。第１領域２１ａは、この形態では、外側領域７における側面５Ｄ側の領域において選択的に引き回されている。
第２領域２１ｂは、互いに隣り合う複数のＲＣ－ＩＧＢＴ配列１２の間の領域においてセンサ領域１１が形成された領域に形成されている。第２領域２１ｂは、外側領域７からセンサ領域１１に向けて第１方向Ｘに沿って帯状に延びている。第２領域２１ｂは、センサ領域１１において温度センサに電気的に接続されている。
第２領域２１ｂは、外側領域７において第１領域２１ａに連なっている。第２センス端子電極１６に印加された電気信号は、第１領域２１ａを介して第２領域２１ｂに伝達される。これにより、第２領域２１ｂを介して温度センサに電気信号が伝達される。
互いに隣り合う複数のＲＣ－ＩＧＢＴ配列１２の間の領域においてセンサ領域１１が形成された領域には、ゲート配線１９、第１センス配線２０および第２センス配線２１が形成されている。ゲート配線１９、第１センス配線２０および第２センス配線２１は、互いに隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域において並走している。
このような構造によれば、温度センサによる温度検出精度を高めながら、配線形成面積の縮小を図ることができる。つまり、アクティブ領域６内に形成された温度センサに起因するアクティブ領域６の縮小を抑制できる。これにより、温度センサによる温度検出精度を高めながら、ＲＣ－ＩＧＢＴ配列１２の形成可能面積の縮小を抑制できる。
図５は、図１に示す領域Vの拡大図である。図６は、図５に示す領域VIの拡大図である。図７は、図６に示す領域VIIの拡大図である。図８は、図６に示す領域VIIIの拡大図である。図９は、図７に示すIX-IX線に沿う断面図である。図１０は、図８に示すX-X線に沿う断面図である。図１１は、図７に示すXI-XI線に沿う断面図である。図１２は、図８に示すXII-XII線に沿う断面図である。
図５～図１２を参照して、半導体装置１は、半導体層２の内部に形成されたｎ－型のドリフト領域３０を含む。ドリフト領域３０は、具体的には、半導体層２の全域に形成されている。ドリフト領域３０のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。
半導体層２は、この形態では、ｎ－型の半導体基板３１を含む単層構造を有している。半導体基板３１は、ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。ドリフト領域３０は、半導体基板３１によって形成されている。
半導体装置１は、半導体層２の第２主面４の上に形成された第２主面電極としてのコレクタ端子電極３２を含む。コレクタ端子電極３２は、第２主面４に電気的に接続されている。コレクタ端子電極３２は、具体的には、ＩＧＢＴ領域８（後述するコレクタ領域３４）およびダイオード領域９（後述するカソード領域６１）に電気的に接続されている。コレクタ端子電極３２は、第２主面４との間でオーミック接触を形成している。コレクタ端子電極３２は、ＩＧＢＴ領域８およびダイオード領域９にコレクタ信号を伝達する。
コレクタ端子電極３２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ端子電極３２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。コレクタ端子電極３２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。
半導体装置１は、半導体層２の第２主面４の表層部に形成されたｎ型のバッファ層３３を含む。バッファ層３３は、第２主面４の表層部の全域に形成されていてもよい。バッファ層３３のｎ型不純物濃度は、ドリフト領域３０のｎ型不純物濃度よりも大きい。バッファ層３３のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
バッファ層３３の厚さは、０．５μｍ以上３０μｍ以下であってもよい。バッファ層３３の厚さは、０．５μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、または、２５μｍ以上３０μｍ以下であってもよい。
図９～図１２を参照して、各ＩＧＢＴ領域８は、半導体層２の第２主面４の表層部に形成されたｐ型のコレクタ領域３４を含む。コレクタ領域３４は、第２主面４から露出している。コレクタ領域３４は、第２主面４の表層部においてダイオード領域９以外の領域の全域に形成されていてもよい。コレクタ領域３４のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。コレクタ領域３４は、コレクタ端子電極３２との間でオーミック接触を形成している。
各ＩＧＢＴ領域８は、半導体層２の第１主面３に形成されたＦＥＴ構造３５を含む。各ＩＧＢＴ領域８は、この形態では、トレンチゲート型のＦＥＴ構造３５を含む。ＦＥＴ構造３５は、具体的には、第１主面３に形成されたトレンチゲート構造３６を含む。図６～図８は、トレンチゲート構造３６がハッチングによって示されている。
トレンチゲート構造３６は、ＩＧＢＴ領域８において第１方向Ｘに沿って間隔を空けて複数形成されている。第１方向Ｘに互いに隣り合う２つのトレンチゲート構造３６の間の距離は、１μｍ以上８μｍ以下であってもよい。２つのトレンチゲート構造３６の間の距離は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、または、７μｍ以上８μｍ以下であってもよい。
複数のトレンチゲート構造３６は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。複数のトレンチゲート構造３６は、全体としてストライプ状に形成されている。複数のトレンチゲート構造３６は、第２方向Ｙの一方側の一端部および第２方向Ｙの他方側の他端部をそれぞれ有している。
ＦＥＴ構造３５は、第１外側トレンチゲート構造３７および第２外側トレンチゲート構造３８を含む。第１外側トレンチゲート構造３７は、第１方向Ｘに沿って延び、複数のトレンチゲート構造３６の一端部を接続している。第２外側トレンチゲート構造３８は、第１方向Ｘに沿って延び、複数のトレンチゲート構造３６の他端部を接続している。
第１外側トレンチゲート構造３７および第２外側トレンチゲート構造３８は、延びる方向が異なる点を除いて、トレンチゲート構造３６と同一の構造を有している。以下では、トレンチゲート構造３６の構造について説明し、第１外側トレンチゲート構造３７の構造および第２外側トレンチゲート構造３８の構造についての説明は省略する。
各トレンチゲート構造３６は、ゲートトレンチ３９、ゲート絶縁層４０およびゲート電極層４１を含む。ゲートトレンチ３９は、第１主面３に形成されている。ゲートトレンチ３９は、側壁および底壁を含む。ゲートトレンチ３９の側壁は、第１主面３に対して垂直に形成されていてもよい。
ゲートトレンチ３９の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。ゲートトレンチ３９は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ３９の底壁は、第１主面３に対して平行に形成されていてもよい。ゲートトレンチ３９の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
ゲートトレンチ３９は、開口エッジ部を含む。開口エッジ部は、第１主面３およびゲートトレンチ３９の側壁を接続している。開口エッジ部は、第１主面３からゲートトレンチ３９の側壁に向かって下り傾斜した傾斜部を有している。傾斜部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、ゲートトレンチ３９の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。傾斜部は、第２主面４に向かって突出した湾曲状に形成されていてもよい。
ゲートトレンチ３９は、底壁エッジ部を含む。底壁エッジ部は、ゲートトレンチ３９の側壁および底壁を接続している。底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。
ゲートトレンチ３９の深さは、２μｍ以上１０μｍ以下であってもよい。ゲートトレンチ３９の深さは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。
ゲートトレンチ３９の幅は、０．５μｍ以上３μｍ以下であってもよい。ゲートトレンチ３９の幅は、ゲートトレンチ３９の第１方向Ｘの幅である。ゲートトレンチ３９の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
ゲート絶縁層４０は、ゲートトレンチ３９の内壁に沿って膜状に形成されている。ゲート絶縁層４０は、ゲートトレンチ３９内においてリセス空間を区画している。ゲート絶縁層４０は、この形態では、シリコン酸化膜を含む。ゲート絶縁層４０は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
ゲート絶縁層４０は、第１領域４０ａ、第２領域４０ｂおよび第３領域４０ｃを含む。第１領域４０ａは、ゲートトレンチ３９の側壁を被覆している。第２領域４０ｂは、ゲートトレンチ３９の底壁を被覆している。第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部を被覆している。
第２領域２０ｂの厚さは、第１領域４０ａの厚さ以上であってもよい。第２領域４０ｂの厚さは、第１領域４０ａの厚さよりも大きくてよい。第３領域４０ｃの厚さは、第１領域４０ａの厚さ以上であってもよい。第３領域４０ｃの厚さは、第１領域４０ａの厚さよりも大きくてよい。
第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部においてゲートトレンチ３９内に向けて膨出した膨出部を含む。第３領域４０ｃは、ゲートトレンチ３９の内方に向かって湾曲状に張り出している。第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部においてゲートトレンチ３９の開口を狭めている。むろん、一様な厚さを有するゲート絶縁層４０が形成されていてもよい。
ゲート電極層４１は、ゲート絶縁層４０を挟んでゲートトレンチ３９に埋め込まれている。ゲート電極層４１は、具体的には、ゲートトレンチ３９においてゲート絶縁層４０によって区画されたリセス空間に埋め込まれている。ゲート電極層４１は、ゲート信号によって制御される。ゲート電極層４１は、導電性ポリシリコンを含んでいてもよい。
ゲート電極層４１は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。ゲート電極層４１は、ゲートトレンチ３９の開口側に位置する上端部を有している。ゲート電極層４１の上端部は、第１主面３に対してゲートトレンチ３９の底壁側に位置している。
ゲート電極層４１の上端部には、ゲートトレンチ３９の底壁に向かって窪んだ窪みが形成されている。ゲート電極層４１の上端部の窪みは、ゲートトレンチ３９の底壁に向かう先細り形状に形成されている。ゲート電極層４１の上端部は、ゲート絶縁層４０の第３領域４０ｃに沿って括れた括れ部を有している。
ＦＥＴ構造３５は、半導体層２の第１主面３の表層部に形成されたｐ型のボディ領域４５を含む。ボディ領域４５のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
ボディ領域４５は、トレンチゲート構造３６の両側にそれぞれ形成されている。ボディ領域４５は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。ボディ領域４５は、ゲートトレンチ３９の側壁から露出している。ボディ領域４５の底部は、法線方向Ｚに関して、第１主面３およびゲートトレンチ３９の底壁の間の領域に形成されている。
ＦＥＴ構造３５は、ボディ領域４５の表層部に形成されたｎ＋型のエミッタ領域４６を含む。エミッタ領域４６のｎ型不純物濃度は、ドリフト領域３０のｎ型不純物濃度よりも大きい。エミッタ領域４６のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
ＦＥＴ構造３５は、この形態では、トレンチゲート構造３６の両側に形成された複数のエミッタ領域４６を含む。エミッタ領域４６は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。エミッタ領域４６は、第１主面３およびゲートトレンチ３９の側壁から露出している。エミッタ領域４６の底部は、法線方向Ｚに関して、ゲート電極層４１の上端部およびボディ領域４５の底部の間の領域に形成されている。
ＦＥＴ構造３５は、この形態では、半導体層２においてボディ領域４５に対して第２主面４側の領域に形成されたｎ＋型のキャリアストレージ領域４７を含む。キャリアストレージ領域４７のｎ型不純物濃度は、ドリフト領域３０のｎ型不純物濃度よりも大きい。キャリアストレージ領域４７のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
ＦＥＴ構造３５は、この形態では、トレンチゲート構造３６の両側に形成された複数のキャリアストレージ領域４７を含む。キャリアストレージ領域４７は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。キャリアストレージ領域４７は、ゲートトレンチ３９の側壁から露出している。キャリアストレージ領域４７の底部は、法線方向Ｚに関して、ボディ領域４５の底部およびゲートトレンチ３９の底壁の間の領域に形成されている。
キャリアストレージ領域４７は、半導体層２に供給されたキャリア（正孔）がボディ領域４５に引き戻される（排出される）のを抑制する。これにより、半導体層２においてＦＥＴ構造３５の直下の領域に正孔が蓄積される。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
ＦＥＴ構造３５は、半導体層２の第１主面３に形成されたエミッタトレンチ４８を含む。ＦＥＴ構造３５は、この形態では、トレンチゲート構造３６の両側に形成された複数のエミッタトレンチ４８を含む。エミッタトレンチ４８は、エミッタ領域４６を露出させている。エミッタトレンチ４８は、この形態では、エミッタ領域４６を貫通している。
エミッタトレンチ４８は、トレンチゲート構造３６から第１方向Ｘに間隔を空けて形成されている。エミッタトレンチ４８は、平面視においてトレンチゲート構造３６に沿って帯状に延びている。第２方向Ｙに関して、エミッタトレンチ４８の長さは、トレンチゲート構造３６の長さ以下である。エミッタトレンチ４８の長さは、具体的には、トレンチゲート構造３６の長さ未満である。
ＦＥＴ構造３５は、ボディ領域４５においてエミッタトレンチ４８の底壁に沿う領域に形成されたｐ＋型のコンタクト領域４９を含む。コンタクト領域４９のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度よりも大きい。コンタクト領域４９のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
コンタクト領域４９は、エミッタトレンチ４８の底壁から露出している。コンタクト領域４９は、平面視においてエミッタトレンチ４８に沿って帯状に延びている。コンタクト領域４９の底部は、法線方向Ｚに関して、エミッタトレンチ４８の底壁およびボディ領域４５の底部の間の領域に形成されている。
このように、ＦＥＴ構造３５では、ゲート電極層４１が、ゲート絶縁層４０を挟んでボディ領域４５およびエミッタ領域４６に対向している。この形態では、ゲート電極層４１は、ゲート絶縁層４０を挟んでキャリアストレージ領域４７にも対向している。ＩＧＢＴのチャネルは、ボディ領域４５においてエミッタ領域４６およびドリフト領域３０（キャリアストレージ領域４７）の間の領域に形成される。チャネルのオン・オフは、ゲート信号によって制御される。
各ＩＧＢＴ領域８は、半導体層２の第１主面３においてＦＥＴ構造３５を他の領域から区画する領域分離構造５０を含む。各ＩＧＢＴ領域８は、具体的には、ＦＥＴ構造３５の両側に形成された複数の領域分離構造５０を含む。領域分離構造５０は、第１主面３の表層部においてＦＥＴ構造３５に隣り合う領域に形成されている。領域分離構造５０は、互いに隣り合う複数のＦＥＴ構造３５の間の領域にそれぞれ形成されている。これにより、複数のＦＥＴ構造３５は、領域分離構造５０によってそれぞれ分離されている。
ＩＧＢＴ領域８では、ＦＥＴ構造３５および領域分離構造５０によってＩＥ（Injection Enhanced：キャリア注入促進）構造５１が形成されている。ＩＥ構造５１では、複数のＦＥＴ構造３５が領域分離構造５０によって互いに離間させられた態様で配置される。
領域分離構造５０は、半導体層２に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造５０を迂回してＦＥＴ構造３５に流れ込む。これにより、半導体層２においてＦＥＴ構造３５の直下の領域に正孔が蓄積され、正孔の密度が高められる。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
領域分離構造５０は、半導体層２の第１主面３の表層部においてＦＥＴ構造３５に隣り合う領域に形成されたｐ＋型のフローティング領域５２を含む。フローティング領域５２は、電気的に浮遊状態に形成されている。フローティング領域５２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度以上であってもよい。フローティング領域５２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度よりも大きくてもよい。フローティング領域５２のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。フローティング領域５２のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好ましい。
フローティング領域５２の底部は、法線方向Ｚに関して、キャリアストレージ領域４７の底部および第２主面４の間の領域に形成されている。フローティング領域５２の底部は、この形態では、法線方向Ｚに関して、ゲートトレンチ３９の底壁および第２主面４の間の領域に形成されている。フローティング領域５２は、平面視においてＦＥＴ構造３５に沿って延びる帯状に形成されている。第２方向Ｙに関して、フローティング領域５２の長さは、ゲートトレンチ３９の長さよりも小さい。
領域分離構造５０は、フローティング領域５２をＦＥＴ構造３５から区画する領域分離トレンチ構造５３を含む。領域分離トレンチ構造５３は、平面視においてフローティング領域５２を取り囲む環状（この形態では四角環状）に形成されている。
領域分離トレンチ構造５３は、領域分離トレンチ５４、領域分離絶縁層５５および領域分離電極層５６を含む。領域分離トレンチ５４は、半導体層２の第１主面３に形成されている。領域分離トレンチ５４は、側壁および底壁を含む。領域分離トレンチ５４の側壁は、第１主面３に対して垂直に形成されていてもよい。
領域分離トレンチ５４の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。領域分離トレンチ５４は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。領域分離トレンチ５４においてＦＥＴ構造３５に面する側壁（外側側壁）からは、エミッタ領域４６、ボディ領域４５およびキャリアストレージ領域４７が露出している。領域分離トレンチ５４においてフローティング領域５２に面する側壁（内側側壁）からは、フローティング領域５２が露出している。
領域分離トレンチ５４の底壁は、第１主面３に対して平行に形成されていてもよい。領域分離トレンチ５４の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。領域分離トレンチ５４の底壁は、フローティング領域５２の底部によって被覆されている。つまり、フローティング領域５２は、領域分離トレンチ５４の底壁を被覆する被覆部を有している。
領域分離トレンチ５４は、開口エッジ部を含む。開口エッジ部は、第１主面３および領域分離トレンチ５４の側壁を接続している。開口エッジ部は、第１主面３から領域分離トレンチ５４の側壁に向かって下り傾斜した傾斜部を有している。傾斜部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、領域分離トレンチ５４の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。傾斜部は、第２主面４に向かって突出した湾曲状に形成されていてもよい。
領域分離トレンチ５４は、底壁エッジ部を含む。底壁エッジ部は、領域分離トレンチ５４の側壁および底壁を接続している。底壁エッジ部は、半導体層２の第２主面４に向かう湾曲状に形成されていてもよい。
領域分離トレンチ５４の深さは、２μｍ以上１０μｍ以下であってもよい。領域分離トレンチ５４の深さは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。領域分離トレンチ５４の深さは、ゲートトレンチ３９の深さと等しくてもよい。
領域分離トレンチ５４の幅は、０．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ５４の幅は、領域分離トレンチ５４の第１方向Ｘの幅である。領域分離トレンチ５４の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ５４の幅は、ゲートトレンチ３９の幅と等しくてもよい。
領域分離絶縁層５５は、領域分離トレンチ５４の内壁に沿って膜状に形成されている。領域分離絶縁層５５は、領域分離トレンチ５４内においてリセス空間を区画している。領域分離絶縁層５５は、この形態では、シリコン酸化膜を含む。領域分離絶縁層５５は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
領域分離絶縁層５５は、第１領域５５ａ、第２領域５５ｂおよび第３領域５５ｃを含む。第１領域５５ａは、領域分離トレンチ５４の側壁を被覆している。第２領域５５ｂは、領域分離トレンチ５４の底壁を被覆している。第３領域５５ｃは、領域分離トレンチ５４の開口エッジ部を被覆している。
第２領域２０ｂの厚さは、第１領域５５ａの厚さ以上であってもよい。第２領域５５ｂの厚さは、第１領域５５ａの厚さよりも大きくてよい。第３領域５５ｃの厚さは、第１領域５５ａの厚さ以上であってもよい。第３領域５５ｃの厚さは、第１領域５５ａの厚さよりも大きくてよい。
第３領域５５ｃは、開口エッジ部において領域分離トレンチ５４内に向けて膨出した膨出部を含む。第３領域５５ｃは、領域分離トレンチ５４の内方に向かって湾曲状に張り出している。第３領域５５ｃは、開口エッジ部において領域分離トレンチ５４の開口を狭めている。むろん、一様な厚さを有する領域分離絶縁層５５が形成されていてもよい。
領域分離電極層５６は、領域分離絶縁層５５を挟んで領域分離トレンチ５４に埋め込まれている。領域分離電極層５６は、具体的には、領域分離トレンチ５４において領域分離絶縁層５５によって区画されたリセス空間に埋め込まれている。領域分離電極層５６は、導電性ポリシリコンを含んでいてもよい。領域分離電極層５６は、エミッタ信号によって制御される。
領域分離電極層５６は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。領域分離電極層５６は、領域分離トレンチ５４の開口側に位置する上端部を有している。領域分離電極層５６の上端部は、第１主面３に対して領域分離トレンチ５４の底壁側に位置している。
領域分離電極層５６の上端部には、領域分離トレンチ５４の底壁に向かって窪んだ窪みが形成されている。領域分離電極層５６の上端部の窪みは、領域分離トレンチ５４の底壁に向かう先細り形状に形成されている。領域分離電極層５６の上端部は、領域分離絶縁層５５の第３領域５５ｃに沿って括れた括れ部を有している。
図９～図１２を参照して、各ダイオード領域９は、半導体層２の第２主面４の表層部に形成されたｎ＋型のカソード領域６１（第２不純物領域）を含む。カソード領域６１のｎ型不純物濃度は、ドリフト領域３０のｎ型不純物濃度よりも大きい。カソード領域６１のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
カソード領域６１は、第２主面４から露出している。カソード領域６１は、コレクタ端子電極３２との間でオーミック接触を形成している。カソード領域６１は、第２方向Ｙに沿う辺においてコレクタ領域３４に電気的に接続されている。カソード領域６１は、この形態では、ＩＧＢＴ領域８のコレクタ領域３４に取り囲まれている。つまり、カソード領域６１は、第１方向Ｘに沿う辺および第２方向Ｙに沿う辺において、コレクタ領域３４に電気的に接続されている。
各ダイオード領域９は、半導体層２の第１主面３の表層部に形成されたｐ－型のアノード領域６２（第１不純物領域）を含む。アノード領域６２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度以下であってもよい。アノード領域６２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度未満であることが好ましい。アノード領域６２のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３未満であってもよい。
アノード領域６２は、半導体層２との間でｐｎ接合を形成する。これにより、アノード領域６２をアノードとし、半導体層２（カソード領域６１）をカソードとするｐｎ接合ダイオードが形成されている。アノード領域６２は、この形態では、平面視において第１方向Ｘに沿って間隔を空けて複数形成されている。複数のアノード領域６２は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のアノード領域６２は、全体としてストライプ状に形成されている。
アノード領域６２は、法線方向Ｚにカソード領域６１と重なっている。この形態では、複数のアノード領域６２の全てが、法線方向Ｚにカソード領域６１に重なっている。アノード領域６２の底部は、法線方向Ｚに関して、第１主面３およびゲートトレンチ３９の底壁の間の領域に形成されている。
第１方向Ｘに互いに隣り合う２つのアノード領域６２の間の距離は、０．５μｍ以上３μｍ以下であってもよい。２つのアノード領域６２の間の距離は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。
第２方向Ｙに関して、アノード領域６２の長さは、トレンチゲート構造３６の長さ以下であってもよい。アノード領域６２の長さは、トレンチゲート構造３６の長さ未満であってもよい。
各ダイオード領域９は、アノード領域６２を他の領域から区画するアノード分離構造６３を含む。図６および図８では、アノード分離構造６３がハッチングによって示されている。各ダイオード領域９は、具体的には、複数のアノード領域６２をそれぞれ区画する複数のアノード分離構造６３を含む。
複数のアノード分離構造６３は、互いに隣り合う複数のアノード領域６２の間の領域にそれぞれ形成されている。複数のアノード分離構造６３は、具体的には、平面視においてアノード領域６２を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。一方のアノード領域６２を区画するアノード分離構造６３および他方のアノード領域６２を区画するアノード分離構造６３は、互いに隣り合う複数のアノード領域６２の間の領域において一体的に形成されている。
アノード分離構造６３は、アノード分離トレンチ６４、アノード分離絶縁層６５およびアノード分離電極層６６を含む。アノード分離トレンチ６４は、第１主面３に形成されている。アノード分離トレンチ６４は、側壁および底壁を含む。アノード分離トレンチ６４の側壁は、第１主面３に対して垂直に形成されていてもよい。
アノード分離トレンチ６４の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。アノード分離トレンチ６４は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。アノード分離トレンチ６４の底壁は、第１主面３に対して平行に形成されていてもよい。アノード分離トレンチ６４の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。
アノード分離トレンチ６４は、開口エッジ部を含む。開口エッジ部は、第１主面３およびアノード分離トレンチ６４の側壁を接続している。開口エッジ部は、第１主面３からアノード分離トレンチ６４の側壁に向かって下り傾斜した傾斜部を有している。傾斜部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、アノード分離トレンチ６４の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。傾斜部は、半導体層２の第２主面４に向かって突出した湾曲状に形成されていてもよい。
アノード分離トレンチ６４は、底壁エッジ部を含む。底壁エッジ部は、アノード分離トレンチ６４の側壁および底壁を接続している。底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。
アノード分離トレンチ６４の深さは、２μｍ以上１０μｍ以下であってもよい。アノード分離トレンチ６４の深さは、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。アノード分離トレンチ６４の深さは、ゲートトレンチ３９の深さと等しくてもよい。アノード分離トレンチ６４の深さは、領域分離トレンチ５４の深さと等しくてもよい。
アノード分離トレンチ６４の幅は、０．５μｍ以上３μｍ以下であってもよい。アノード分離トレンチ６４の幅は、アノード分離トレンチ６４の第１方向Ｘの幅である。アノード分離トレンチ６４の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。アノード分離トレンチ６４の幅は、ゲートトレンチ３９の幅と等しくてもよい。アノード分離トレンチ６４の幅は、領域分離トレンチ５４の幅と等しくてもよい。
アノード分離絶縁層６５は、アノード分離トレンチ６４の内壁に沿って膜状に形成されている。アノード分離絶縁層６５は、アノード分離トレンチ６４内においてリセス空間を区画している。アノード分離絶縁層６５は、この形態では、シリコン酸化膜を含む。アノード分離絶縁層６５は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
アノード分離絶縁層６５においてアノード分離トレンチ６４の側壁（第２方向Ｙに沿って延びる側壁）を被覆する部分は、アノード分離トレンチ６４の開口側に位置する上端部を含む。アノード分離絶縁層６５の上端部は、第１主面３に対してアノード分離トレンチ６４の底壁側に位置している。
アノード分離絶縁層６５は、第１領域６５ａ、第２領域６５ｂおよび第３領域６５ｃを含む。第１領域６５ａは、アノード分離トレンチ６４の側壁を被覆している。第２領域６５ｂは、アノード分離トレンチ６４の底壁を被覆している。アノード分離絶縁層６５の上端部は、第２領域６５ｂによって形成されている。
第２領域６５ｂの厚さは、第１領域６５ａの厚さ以上であってもよい。第２領域６５ｂの厚さは、第１領域６５ａの厚さよりも大きくてよい。第２領域６５ｂにおいてアノード分離トレンチ６４の開口側に位置する部分は、アノード分離トレンチ６４の内方に向かって膨出していてもよい。
第３領域６５ｃは、この形態では、アノード分離トレンチ６４における第２方向Ｙの両端部においてアノード分離トレンチ６４の開口エッジ部を被覆している（図１２参照）。第３領域６５ｃの厚さは、第１領域６５ａの厚さよりも大きくてよい。
第３領域６５ｃは、アノード分離トレンチ６４の開口エッジ部においてアノード分離トレンチ６４内に向けて膨出した膨出部を含む。第３領域６５ｃは、アノード分離トレンチ６４の内方に向かって湾曲状に張り出している。第３領域６５ｃは、ゲートトレンチ３９の開口エッジ部においてアノード分離トレンチ６４の開口を狭めている。むろん、一様な厚さを有するアノード分離絶縁層６５が形成されていてもよい。
アノード分離電極層６６は、アノード分離絶縁層６５を挟んでアノード分離トレンチ６４に埋め込まれている。アノード分離電極層６６は、具体的には、アノード分離トレンチ６４においてアノード分離絶縁層６５によって区画されたリセス空間に埋め込まれている。アノード分離電極層６６は、導電性ポリシリコンを含んでいてもよい。アノード分離電極層６６は、エミッタ信号によって制御される。
アノード分離電極層６６は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。アノード分離電極層６６は、アノード分離トレンチ６４の開口側に位置する上端部を有している。アノード分離電極層６６の上端部は、第１主面３に対してアノード分離トレンチ６４の底壁側に位置している。
アノード分離電極層６６の上端部は、第１主面３側に向かって先細り形状に形成されている。アノード分離電極層６６の上端部には、アノード分離トレンチ６４の底壁に向かって窪んだ窪みが形成されている。アノード分離電極層６６の窪みは、アノード分離トレンチ６４の底壁に向かう先細り形状に形成されている。
アノード分離トレンチ６４内には、アノード分離トレンチ６４の側壁、アノード分離電極層６６の上端部およびアノード分離絶縁層６５の上端部によってリセス６７が区画されている。アノード分離トレンチ６４の幅広部は、リセス６７によって形成されている。リセス６７の側壁（アノード分離トレンチ６４の側壁）は、アノード領域６２を露出させている。
アノード領域６２の底部は、法線方向Ｚに関して、第１主面３およびアノード分離トレンチ６４の底壁の間の領域に形成されている。アノード領域６２の底部は、法線方向Ｚに関して、キャリアストレージ領域４７の底部に対して第１主面３側の領域に形成されている。
複数のフローティング領域５２は、ダイオード領域９に最近接する近接フローティング領域５２Ａを含む。近接フローティング領域５２Ａは、この形態では、アノード分離構造６３によってＦＥＴ構造３５およびアノード領域６２から区画されている。
近接フローティング領域５２Ａの全域は、法線方向Ｚにコレクタ領域３４と重なっている。つまり、近接フローティング領域５２Ａを区画するアノード分離構造６３は、法線方向Ｚにコレクタ領域３４と重なっている。この形態では、アノード分離構造６３において近接フローティング領域５２Ａおよびアノード領域６２の間の領域を延びる部分によって、ＩＧＢＴ領域８およびダイオード領域９の間の境界が区画されている。
むろん、近接フローティング領域５２Ａは、アノード分離構造６３に代えて領域分離トレンチ構造５３によってＦＥＴ構造３５およびアノード領域６２から区画されていてもよい。この場合、領域分離トレンチ構造５３のうち近接フローティング領域５２Ａおよびアノード領域６２の間の領域を延びる部分によって、ＩＧＢＴ領域８およびダイオード領域９の間の境界が区画される。
近接フローティング領域５２Ａは除かれてもよい。この場合、アノード分離構造６３においてＦＥＴ構造３５およびアノード領域６２の間の領域を延びる部分によって、ＩＧＢＴ領域８およびダイオード領域９の間の境界が区画される。
図９～図１２を参照して、半導体装置１は、半導体層２の第１主面３の上に形成された層間絶縁層７９を含む。層間絶縁層７９は、第１主面３に沿って膜状に形成され、第１主面３を選択的に被覆している。層間絶縁層７９は、具体的には、ＩＧＢＴ領域８およびダイオード領域９を選択的に被覆している。
層間絶縁層７９は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層７９は、ＮＳＧ（Non-doped Silicate Glass）、ＰＳＧ（Phosphor Silicate Glass）およびＢＰＳＧ（Boron Phosphor Silicate Glass）のうちの少なくとも１種を含んでいてもよい。
層間絶縁層７９の厚さは、０．１μｍ以上１μｍ以下であってもよい。層間絶縁層７９の厚さは、０．１μｍ以上０．２μｍ以下、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。
層間絶縁層７９は、この形態では、第１主面３側からこの順に積層された第１絶縁層８０、第２絶縁層８１および第３絶縁層８２を含む積層構造を有している。第１絶縁層８０は、酸化シリコン（たとえば熱酸化膜）を含むことが好ましい。第２絶縁層８１は、ＮＧＳ層を含むことが好ましい。第２絶縁層８１は、ＮＧＳ層に代えて、ＰＳＧ層またはＢＰＳＧ層を含んでいてもよい。第３絶縁層８２は、ＢＰＳＧ層を含むことが好ましい。第３絶縁層８２は、ＢＰＳＧ層に代えて、ＮＧＳ層またはＰＳＧ層を含んでいてもよい。第３絶縁層８２は、第２絶縁層８１とは異なる性質を有する絶縁材料を含むことが好ましい。
第１絶縁層８０は、第１主面３の上に膜状に形成されている。第１絶縁層８０は、ゲート絶縁層４０、領域分離絶縁層５５およびアノード分離絶縁層６５に連なっている。第２絶縁層８１は、第１絶縁層８０の上に膜状に形成されている。第３絶縁層８２は、第２絶縁層８１の上に膜状に形成されている。
第１絶縁層８０の厚さは、５００Å以上２０００Å以下であってもよい。第１絶縁層８０の厚さは、５００Å以上１０００Å以下、１０００Å以上１５００Å以下、または、１５００Å以上２０００Å以下であってもよい。
第２絶縁層８１の厚さは、５００Å以上４０００Å以下であってもよい。第２絶縁層８１の厚さは、５００Å以上１０００Å以下、１０００Å以上１５００Å以下、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。
第３絶縁層８２の厚さは、１０００Å以上８０００Å以下であってもよい。第３絶縁層８２の厚さは、１０００Å以上２０００Å以下、２０００Å以上４０００Å以下、４０００Å以上６０００Å以下、または、６０００Å以上８０００Å以下であってもよい。
図１１を参照して、ＦＥＴ構造３５のゲート電極層４１は、ゲートトレンチ３９から第１主面３の上に引き出されたゲート引き出し電極層４１ａを有している。ゲート引き出し電極層４１ａは、第１外側トレンチゲート構造３７のゲートトレンチ３９から第１主面３の上に引き出されている。ゲート引き出し電極層４１ａは、第２方向Ｙに沿って引き出されている。
ゲート引き出し電極層４１ａは、具体的には、層間絶縁層７９の内部に形成されている。ゲート引き出し電極層４１ａは、第１絶縁層８０の上に引き出され、第１絶縁層８０および第２絶縁層８１の間の領域に介在している。ゲート引き出し電極層４１ａは、図示しない領域においてゲート配線１９に電気的に接続される。ゲート端子電極１４に印加されたゲート信号は、ゲート配線１９およびゲート引き出し電極層４１ａを介して、ゲート電極層４１に伝達される。
図１１を参照して、領域分離構造５０の領域分離電極層５６は、領域分離トレンチ５４から第１主面３の上に引き出された分離引き出し電極層５６ａを有している。領域分離電極層５６は、第２方向Ｙに沿って引き出されている。
分離引き出し電極層５６ａは、具体的には、層間絶縁層７９の内部に形成されている。分離引き出し電極層５６ａは、第１絶縁層８０の上に引き出され、第１絶縁層８０および第２絶縁層８１の間の領域に介在している。分離引き出し電極層５６ａは、エミッタ端子電極１３に電気的に接続される。分離引き出し電極層５６ａに印加されたエミッタ信号は、分離引き出し電極層５６ａを介して、領域分離電極層５６に伝達される。
図１２を参照して、アノード分離構造６３のアノード分離電極層６６は、アノード分離トレンチ６４から第１主面３の上に引き出されたアノード引き出し電極層６６ａを有している。アノード引き出し電極層６６ａは、第２方向Ｙに沿って引き出されている。
アノード引き出し電極層６６ａは、具体的には、層間絶縁層７９の内部に形成されている。アノード引き出し電極層６６ａは、第１絶縁層８０の上に引き出され、第１絶縁層８０および第２絶縁層８１の間の領域に介在している。アノード引き出し電極層６６ａは、エミッタ端子電極１３に電気的に接続される。アノード引き出し電極層６６ａに印加されたエミッタ信号は、アノード引き出し電極層６６ａを介して、アノード分離電極層６６に伝達される。
図９および図１０を参照して、層間絶縁層７９は、エミッタ開口８３を含む。エミッタ開口８３は、エミッタトレンチ４８を露出させている。エミッタ開口８３は、エミッタトレンチ４８に連通している。エミッタトレンチ４８は、この形態では、第１絶縁層８０および第２絶縁層８１を貫通して第１主面３に形成されている。
エミッタ開口８３は、第３絶縁層８２を貫通し、エミッタトレンチ４８を露出させている。エミッタ開口８３は、エミッタトレンチ４８との間で１つの開口を形成している。エミッタ開口８３の開口エッジ部は、層間絶縁層７９の内方に向かう湾曲状に形成されている。これにより、エミッタ開口８３は、エミッタトレンチ４８の開口幅よりも大きい開口幅を有している。
図１０および図１２を参照して、層間絶縁層７９は、ダイオード開口８４を含む。ダイオード開口８４は、ダイオード領域９を露出させている。ダイオード開口８４は、具体的には、層間絶縁層７９を貫通し、複数のアノード領域６２および複数のアノード分離構造６３を露出させている。
ダイオード開口８４の内壁のうち第２方向Ｙに沿う部分は、アノード領域６２の上に位置していてもよい。ダイオード開口８４の内壁のうち第２方向Ｙに沿う部分は、アノード分離構造６３の上に位置していてもよい。ダイオード開口８４の内壁のうち第２方向Ｙに沿う部分は、この形態では、近接フローティング領域５２Ａに最近接するアノード領域６２の上に位置している。
層間絶縁層７９は、１つまたは複数のアノード領域６２を被覆していてもよい。層間絶縁層７９は、１つ以上５つ以下のアノード領域６２を被覆していてもよい。層間絶縁層７９は、１つまたは複数のアノード分離構造６３を被覆していてもよい。層間絶縁層７９は、１つ以上５つ以下のアノード分離構造６３を被覆していてもよい。ダイオード開口８４は、全てのアノード領域６２を露出させていてもよい。ダイオード開口８４は、近接フローティング領域５２Ａの一部または全部を露出させていてもよい。
層間絶縁層７９は、第１開口８６を含む。第１開口８６は、ＩＧＢＴ領域８において分離引き出し電極層５６ａを露出させている。第１開口８６は、開口側から底壁側に向かって開口幅が狭まるように形成されている。
層間絶縁層７９は、第２開口８７を含む。第２開口８７は、ダイオード領域９においてアノード引き出し電極層６６ａを露出させている。第２開口８７は、開口側から底壁側に向かって開口幅が狭まるように形成されている。
図９および図１０を参照して、半導体装置１は、層間絶縁層７９においてＩＧＢＴ領域８を被覆する部分に埋め込まれたエミッタプラグ電極９１を含む。エミッタプラグ電極９１は、層間絶縁層７９を貫通し、エミッタ領域４６およびコンタクト領域４９に電気的に接続されている。エミッタプラグ電極９１は、具体的には、エミッタトレンチ４８に埋め込まれている。エミッタプラグ電極９１は、エミッタトレンチ４８内においてエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。
エミッタプラグ電極９１は、この形態では、バリア電極層９２および主電極層９３を含む積層構造を有している。バリア電極層９２は、層間絶縁層７９に接するように、エミッタトレンチ４８の内壁に沿って膜状に形成されている。バリア電極層９２は、エミッタトレンチ４８内においてリセス空間を区画している。
バリア電極層９２は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層９２は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。
主電極層９３は、バリア電極層９２を挟んでエミッタトレンチ４８に埋め込まれている。主電極層９３は、具体的には、エミッタトレンチ４８においてバリア電極層９２によって区画されたリセス空間に埋め込まれている。主電極層９３は、タングステンを含んでいてもよい。
図１１を参照して、半導体装置１は、第１開口８６に埋め込まれた第１プラグ電極９４を含む。第１プラグ電極９４は、第１開口８６内において分離引き出し電極層５６ａに電気的に接続されている。第１プラグ電極９４は、エミッタプラグ電極９１に対応した構造を有している。第１プラグ電極９４についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第１プラグ電極９４においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１２を参照して、半導体装置１は、第２開口８７に埋め込まれた第２プラグ電極９５を含む。第２プラグ電極９５は、第２開口８７内においてアノード引き出し電極層６６ａに電気的に接続されている。第２プラグ電極９５は、エミッタプラグ電極９１に対応した構造を有している。第２プラグ電極９５についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第２プラグ電極９５においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図９～図１２を参照して、前述のエミッタ端子電極１３は、層間絶縁層７９の上に形成されている。エミッタ端子電極１３は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
エミッタ端子電極１３は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。エミッタ端子電極１３は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造を有していてもよい。エミッタ端子電極１３は、この形態では、アルミニウム－シリコン－銅合金からなる。
エミッタ端子電極１３は、層間絶縁層７９の上においてエミッタプラグ電極９１を介してエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。エミッタ端子電極１３は、具体的には、層間絶縁層７９の上からエミッタ開口８３に入り込んでいる。エミッタ端子電極１３は、エミッタ開口８３においてエミッタプラグ電極９１に電気的に接続されている。これにより、エミッタ端子電極１３は、エミッタプラグ電極９１を介してエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。
図１０および図１２を参照して、エミッタ端子電極１３は、さらに、層間絶縁層７９の上からダイオード開口８４の内壁を介してダイオード開口８４内に入り込んでいる。エミッタ端子電極１３は、ダイオード領域９においてアノード端子電極として機能する。
エミッタ端子電極１３は、ダイオード開口８４の内壁に接している。エミッタ端子電極１３は、ダイオード開口８４においてアノード領域６２に電気的に接続されている。エミッタ端子電極１３は、ダイオード開口８４においてアノード分離電極層６６に電気的に接続されている。エミッタ端子電極１３は、この形態では、アノード領域６２およびアノード分離電極層６６に直接接続されている。
エミッタ端子電極１３は、具体的には、ダイオード開口８４内において第１主面３の上からリセス６７（アノード分離トレンチ６４）に入り込んでいる。エミッタ端子電極１３は、リセス６７内においてアノード分離電極層６６に接続されている。また、エミッタ端子電極１３は、第１主面３の上およびリセス６７内においてアノード領域６２に接続されている。エミッタ端子電極１３は、アノード領域６２との間でオーミック接触を形成している。
ダイオード開口８４の内壁が第１主面３との間で成す角度θは、４５°以上９０°以下であることが好ましい。角度θは、ダイオード開口８４の内壁が層間絶縁層７９において第１主面３を被覆する被覆部内において第１主面３との間で成す角度である。
角度θは、具体的には、ダイオード開口８４の内壁においてダイオード開口８４の開口側に位置する頂部およびダイオード開口８４の底部側に位置する基部を結ぶラインが、層間絶縁層７９内において第１主面３との間で成す角度である。
角度θは、４５°以上５０°以下、５０°以上５５°以下、５５°以上６０°以下、６０°以上６５°以下、６５°以上７０°以下、７０°以上７５°以下、７５°以上８０°以下、８０°以上８５°以下、または、８５°以上９０°以下であってもよい。角度θは、６０°以上９０°以下であることが好ましい。
角度θが４５°未満の場合、層間絶縁層７９においてダイオード領域９を被覆する部分に薄膜部が形成される。層間絶縁層７９に薄膜部が形成された場合、エミッタ端子電極１３は、層間絶縁層７９の薄膜部を挟んで第１主面３（アノード領域６２および／またはアノード分離電極層６６）と対向する。この場合、層間絶縁層７９の薄膜部に電界が集中する結果、層間絶縁層７９の薄膜部を起点に絶縁破壊耐量が低下する可能性がある。
そこで、この形態では、角度θが４５°以上（好ましくは６０°以上）となるようにダイオード開口８４の内壁を形成し、層間絶縁層７９に薄膜部が形成されることを抑制している。これにより、不所望な電界集中に起因する絶縁破壊耐量の低下を抑制できる。
図１１および図１２を参照して、エミッタ端子電極１３は、層間絶縁層７９の上において第１プラグ電極９４および第２プラグ電極９５にそれぞれ電気的に接続されている。エミッタ信号は、第１プラグ電極９４を介して領域分離電極層５６に伝達される。エミッタ信号は、第２プラグ電極９５を介してアノード分離電極層６６に伝達される。
具体的な図示は省略されるが、導線（たとえばボンディングワイヤ）がエミッタ端子電極１３に接続される場合、ニッケル層または金層からなる単層電極、もしくは、ニッケル層および金層を含む積層電極が、エミッタ端子電極１３の上に形成されていてもよい。積層電極において、金層は、ニッケル層の上に形成されてもよい。
具体的な図示は省略されるが、ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８は、エミッタ端子電極１３と同様に、層間絶縁層７９の上に形成されている。
複数の端子電極１４～１８は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種をそれぞれ含んでいてもよい。複数の端子電極１４～１８は、これらの導電材料のうちのいずれか一種を含む単層構造をそれぞれ有していてもよい。複数の端子電極１４～１８は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造をそれぞれ有していてもよい。複数の端子電極１４～１８は、この形態では、エミッタ端子電極１３と同一の導電材料を含む。
導線（たとえばボンディングワイヤ）が複数の端子電極１４～１８にそれぞれ接続される場合、ニッケル層または金層からなる単層電極、もしくは、ニッケル層および金層を含む積層電極が、複数の端子電極１４～１８の上にそれぞれ形成されていてもよい。積層電極において、金層は、ニッケル層の上に形成されてもよい。
図１３は、リカバリー損失Ｅｒｒおよび順方向電圧ＶＦの関係をシミュレーションによって調べたグラフである。図１３において縦軸はリカバリー損失Ｅｒｒ［ｍＪ・ｃｍ－２］を示し、横軸は順方向電圧ＶＦ［Ｖ］を示している。図１３には、第１プロット点Ｐ１、第２プロット点Ｐ２および第３プロット点Ｐ３が示されている。
第１プロット点Ｐ１は、半導体装置１の第１形態例の特性を示している。第１形態例は、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度と等しく、かつ、エミッタ端子電極１３がバリア電極層を介してアノード領域６２に電気的に接続された構造を有している。バリア電極層は、バリア電極層９２と同様に、チタン層または窒化チタン層を含む単層構造、もしくは、チタン層および窒化チタン層を含む積層構造を有していてもよい。
第２プロット点Ｐ２は、半導体装置１の第２形態例の特性を示している。第２形態例は、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度未満であり、かつ、エミッタ端子電極１３がバリア電極層を介してアノード領域６２に電気的に接続された構造を有している。バリア電極層は、バリア電極層９２と同様に、チタン層または窒化チタン層を含む単層構造、もしくは、チタン層および窒化チタン層を含む積層構造を有していてもよい。
第３プロット点Ｐ３は、半導体装置１の第３形態例の特性を示している。第３形態例は、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度未満であり、かつ、エミッタ端子電極１３がバリア電極層を介さずにアノード領域６２に直接接続された構造を有している。第３プロット点Ｐ３は、半導体装置１の特性でもある。
第１プロット点Ｐ１を参照して、第１形態例では、比較的低い順方向電圧ＶＦを有している一方で、比較的高いリカバリー損失Ｅｒｒを有している。第１形態例において、リカバリー損失Ｅｒｒは６９ｍＪ・ｃｍ－２であり、順方向電圧ＶＦは０．８８Ｖであった。
第２プロット点Ｐ２を参照して、第２形態例では、第１形態例と比較すると、リカバリー損失Ｅｒｒが減少し、順方向電圧ＶＦが増加した。第２形態例において、リカバリー損失Ｅｒｒは４０ｍＪ・ｃｍ－２であり、順方向電圧ＶＦは１．３８Ｖであった。
第３プロット点Ｐ３を参照して、第３形態例では、第１形態例と比較すると、リカバリー損失Ｅｒｒが減少し、順方向電圧ＶＦが増加した。第３形態例では、第２形態例と比較すると、リカバリー損失Ｅｒｒが増加し、順方向電圧ＶＦが低下した。第３形態例において、リカバリー損失Ｅｒｒは４２ｍＪ・ｃｍ－２であり、順方向電圧ＶＦは１．１３Ｖであった。
第１形態例では、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度と等しい。これにより、アノード領域６２に対するバリア電極層のオーミック性が向上するから、良好な順方向電圧ＶＦが達成される。しかし、第１形態例では、アノード領域６２の高濃度化に起因してリカバリー損失Ｅｒｒが増加するという背反がある。
第２形態例では、アノード領域６２の低濃度化に起因してリカバリー損失Ｅｒｒが減少した。しかし、第２形態例では、アノード領域６２の低濃度化に起因してアノード領域６２に対するバリア電極層のオーミック性が低下するから、順方向電圧ＶＦが増加するという背反がある。
第３形態例では、アノード領域６２の低濃度化に起因してリカバリー損失Ｅｒｒが減少した。第３形態例では、エミッタ端子電極１３がアノード領域６２に直接接続されているため、バリア電極層に起因するオーミック性の低下はない。エミッタ端子電極１３は、アノード領域６２との間で比較的良好なオーミック接触を形成する。これにより、順方向電圧ＶＦの増加を抑制しながら、リカバリー損失Ｅｒｒを低減できる。
図１３のグラフから、比較的低いリカバリー損失Ｅｒｒが求められる場合、第２形態例に係る構造および第３形態例に係る構造が好ましいことが分かった。また、比較的低い順方向電圧ＶＦおよび比較的低いリカバリー損失Ｅｒｒが求められる場合、第３形態例に係る構造が好ましいことが分かった。
ＩＧＢＴ領域８において、エミッタ端子電極１３をエミッタ領域４６やコンタクト領域４９に直接接続させることも考えられる。しかし、この場合、バリア電極層９２が存在しないので、半導体層２およびエミッタ端子電極１３の間で構成材料の相互拡散が生じる。特に、エミッタ端子電極１３がアルミニウムを含む場合、半導体層２にアルミニウムが拡散し、ゲート閾値電圧の変動等、ＩＧＢＴ特性の変動を生じさせる。
また、この場合、エミッタ端子電極１３をエミッタトレンチ４８に適切に埋設する必要があるため、比較的高度な製造条件が要求されるという問題もある。すなわち、エミッタトレンチ４８は、複数のトレンチゲート構造３６の狭ピッチ化に起因して導入される。
複数のトレンチゲート構造３６が狭ピッチ化された構造では、エミッタ領域４６やコンタクト領域４９に対するコンタクト面積が縮小する。エミッタトレンチ４８は、このような狭ピッチ構造において、エミッタ領域４６やコンタクト領域４９とのコンタクトを確実に達成するために形成される。
エミッタトレンチ４８の幅は、互いに隣り合うトレンチゲート構造３６の間の領域に形成されるため比較的狭い。アノード領域６２にエミッタ端子電極１３を接続させながら、比較的狭いエミッタトレンチ４８にエミッタ端子電極１３を埋設するには、比較的高度な製造条件が求められる。
そこで、この形態では、エミッタプラグ電極９１をエミッタトレンチ４８に埋設している。エミッタプラグ電極９１は、チタンおよび／または窒化チタンを含むバリア電極層９２およびタングステンを含む主電極層９３を含む積層構造を有している。
チタンおよび／または窒化チタンは、薄膜性および成膜性に優れた性質を有している。一方、タングステンは、埋め込み性に優れた性質を有している。これにより、エミッタトレンチ４８にエミッタプラグ電極９１を適切に埋設できる。
さらに、バリア電極層９２は、エミッタ端子電極１３の導電材料および主電極層９３の導電材料が半導体層２内に拡散するのを抑制する。これにより、エミッタプラグ電極９１を介してエミッタ端子電極１３をエミッタ領域４６やコンタクト領域４９に適切に電気的に接続させることができる。
一方、ダイオード領域９は、ＩＧＢＴ領域８とは異なり、複雑な構造を有していないので、高度な製造条件は要求されない。ダイオード領域９では、図１３に示される通り、バリア電極層を介さずにエミッタ端子電極１３をアノード領域６２に直接接続させたとしても、順方向電圧ＶＦの増加を抑制しながら、リカバリー損失Ｅｒｒを抑制できる。よって、ＩＧＢＴ特性の変動を抑制しながら、ダイオード特性を適切に高めることができる。
図１４は、図１に示す領域XIVの拡大図である。図１５は、図１４に示す領域の電気的構造を示す回路図である。図１６は、図１４に示すXVI-XVI線に沿う断面図である。図１７は、図１４に示すXVII-XVII線に沿う断面図である。
図１４～図１７を参照して、センサ領域１１は、温度センサの一例としての感温ダイオードセンサ１００を含む。感温ダイオードセンサ１００は、第１ダイオード１０１および第２ダイオード１０２を含む並列回路１０３を有している。第２ダイオード１０２は、第１ダイオード１０１に対して逆方向並列接続されている。つまり、第２ダイオード１０２のアノードは、第１ダイオード１０１のカソードに接続され、第２ダイオード１０２のカソードは、第１ダイオード１０１のアノードに接続されている。
並列回路１０３は、具体的には、順方向直列接続された複数（この形態では４つ）の第１ダイオード１０１を含む第１直列回路１０４、および、順方向直列接続された複数（この形態では４つ）の第２ダイオード１０２を含む第２直列回路１０５が逆方向並列接続された形態を有している。
図１６および図１７を参照して、感温ダイオードセンサ１００は、半導体層２の第１主面３の上に形成されたポリシリコン層１０６を含む。感温ダイオードセンサ１００は、不純物無添加のポリシリコン層１０６にｎ型不純物およびｐ型不純物を選択的に導入することによって形成されている。
ポリシリコン層１０６は、具体的には、第１絶縁層８０の上に形成されている。ポリシリコン層１０６は、一方側の第１面１０７、他方側の第２面１０８、ならびに、第１面１０７および第２面１０８を接続する側面１０９を有している。第１面１０７および第２面１０８は、平面視において四角形状（この形態では長方形状）に形成されている。ポリシリコン層１０６の第２面１０８は、第１絶縁層８０に接している。ポリシリコン層１０６は、第１絶縁層８０によって、半導体層２から電気的に絶縁されている。
ポリシリコン層１０６の厚さは、０．２μｍ以上１μｍ以下であってもよい。ポリシリコン層１０６の厚さは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。
感温ダイオードセンサ１００は、ポリシリコン層１０６に形成された第１回路形成領域１１１および第２回路形成領域１１２を含む。第１回路形成領域１１１および第２回路形成領域１１２は、ポリシリコン層１０６の短手方向（この形態では第２方向Ｙ）に沿って互いに間隔を空けて設定されている。
第１回路形成領域１１１は、この形態では、複数（この形態では４つ）の第１ダイオード形成領域１１３を含む。第１ダイオード形成領域１１３は、第１ダイオード１０１が形成される領域である。複数の第１ダイオード形成領域１１３は、ポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に互いに間隔を空けて設定されている。
各第１ダイオード形成領域１１３は、この形態では、平面視において四角形状に形成されている。各第１ダイオード形成領域１１３は、ポリシリコン層１０６に形成されたスリットによって他の領域からセル状に区画されている。各第１ダイオード形成領域１１３は、ポリシリコン層１０６の不純物無添加領域によって他の領域から区画されていてもよい。
第２回路形成領域１１２は、この形態では、複数（この形態では４つ）の第２ダイオード形成領域１１４を含む。第２ダイオード形成領域１１４は、第２ダイオード１０２が形成される領域である。複数の第２ダイオード形成領域１１４は、ポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に互いに間隔を空けて設定されている。
各第２ダイオード形成領域１１４は、この形態では、平面視において四角形状に形成されている。各第２ダイオード形成領域１１４は、ポリシリコン層１０６に形成されたスリットによって他の領域からセル状に区画されている。各第２ダイオード形成領域１１４は、ポリシリコン層１０６の不純物無添加領域によって他の領域から区画されていてもよい。
各第１ダイオード形成領域１１３は、ｐ型の第１アノード領域１１５およびｎ型の第１カソード領域１１６を含む。第１アノード領域１１５は、第１ダイオード形成領域１１３の中央部に形成されている。第１アノード領域１１５は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。
第１アノード領域１１５は、平面視において円形状に形成されている。第１アノード領域１１５の平面形状は任意である。第１アノード領域１１５は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１カソード領域１１６は、第１アノード領域１１５の周縁に沿って形成されている。第１カソード領域１１６は、この形態では、平面視において第１カソード領域１１６を取り囲む環状に形成されている。第１カソード領域１１６は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。
第１カソード領域１１６は、第１アノード領域１１５に電気的に接続されている。第１カソード領域１１６は、ポリシリコン層１０６の厚さ方向全域に亘って第１アノード領域１１５に接続されている。第１カソード領域１１６は、第１アノード領域１１５との間でｐｎ接合部を形成している。これにより、各第１ダイオード形成領域１１３は、第１アノード領域１１５をアノードとし、第１カソード領域１１６をカソードとする１つの第１ダイオード１０１を含む。
各第２ダイオード形成領域１１４は、ｐ型の第２アノード領域１１７およびｎ型の第２カソード領域１１８を含む。第２アノード領域１１７は、第２ダイオード形成領域１１４の中央部に形成されている。第２アノード領域１１７は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。
第２アノード領域１１７は、平面視において円形状に形成されている。第２アノード領域１１７の平面形状は、任意である。第２アノード領域１１７は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２カソード領域１１８は、第２アノード領域１１７の周縁に沿って形成されている。第２カソード領域１１８は、この形態では、平面視において第２カソード領域１１８を取り囲む環状に形成されている。第２カソード領域１１８は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。
第２カソード領域１１８は、第２アノード領域１１７に電気的に接続されている。第２カソード領域１１８は、ポリシリコン層１０６の厚さ方向全域に亘って第２アノード領域１１７に接続されている。第２カソード領域１１８は、第２アノード領域１１７との間でｐｎ接合部を形成している。これにより、各第２ダイオード形成領域１１４は、第２アノード領域１１７をアノードとし、第２カソード領域１１８をカソードとする１つの第２ダイオード１０２を含む。
前述の層間絶縁層７９は、ポリシリコン層１０６を被覆している。層間絶縁層７９は、各第１ダイオード形成領域１１３を被覆する部分において第１アノード開口１２１および第１カソード開口１２２を含む。第１アノード開口１２１は、第１アノード領域１１５を露出させている。第１アノード開口１２１は、層間絶縁層７９を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第１アノード開口１２１の底部は、第１アノード領域１１５内に位置している。
第１アノード開口１２１は、平面視において第１アノード領域１１５の周縁に沿って帯状に延びている。第１アノード開口１２１は、具体的には、平面視において円環状に形成されている。第１アノード開口１２１の平面形状は任意であり、円環状に限定されない。第１アノード開口１２１は、平面視において、三角環状、四角環状、六角環状等の多角環状または楕円環状、もしくは、三角形状、四角形状、六角形状等の多角形状または楕円形状に形成されていてもよい。
第１アノード開口１２１は、この形態では、各第１ダイオード形成領域１１３に１つずつ形成されている。第１アノード開口１２１の個数は任意である。したがって、複数の第１アノード開口１２１が各第１ダイオード形成領域１１３に間隔を空けて形成されていてもよい。
第１カソード開口１２２は、第１ダイオード形成領域１１３の第１カソード領域１１６を露出させている。第１カソード開口１２２は、層間絶縁層７９を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第１カソード開口１２２の底部は、第１カソード領域１１６内に位置している。
第１カソード開口１２２は、平面視において第１アノード領域１１５の周縁に沿って帯状に延びている。第１カソード開口１２２は、平面視においてＣ字状に形成されている。第１カソード開口１２２の平面形状は任意であり、Ｃ字状に限定されない。第１カソード開口１２２は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１カソード開口１２２は、この形態では、各第１ダイオード形成領域１１３に１つずつ形成されている。第１カソード開口１２２の個数は任意である。したがって、複数の第１カソード開口１２２が各第１ダイオード形成領域１１３に間隔を空けて形成されていてもよい。
層間絶縁層７９は、各第２ダイオード形成領域１１４を被覆する部分において第２アノード開口１２３および第２カソード開口１２４を含む。第２アノード開口１２３は、第２アノード領域１１７を露出させている。第２アノード開口１２３は、層間絶縁層７９を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第２アノード開口１２３の底部は、第２アノード領域１１７内に位置している。
第２アノード開口１２３は、平面視において第２アノード領域１１７の周縁に沿って帯状に延びている。第２アノード開口１２３は、具体的には、平面視において円環状に形成されている。第２アノード開口１２３の平面形状は任意であり、円環状に限定されない。第２アノード開口１２３は、平面視において、三角環状、四角環状、六角環状等の多角環状または楕円環状、もしくは、三角形状、四角形状、六角形状等の多角形状または楕円形状に形成されていてもよい。
第２アノード開口１２３は、この形態では、各第２ダイオード形成領域１１４に１つずつ形成されている。第２アノード開口１２３の個数は任意である。したがって、複数の第２アノード開口１２３が各第２ダイオード形成領域１１４に間隔を空けて形成されていてもよい。
第２カソード開口１２４は、第２ダイオード形成領域１１４の第２カソード領域１１８を露出させている。第２カソード開口１２４は、層間絶縁層７９を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第２カソード開口１２４の底部は、第２カソード領域１１８内に位置している。
第２カソード開口１２４は、平面視において第２アノード領域１１７の周縁に沿って帯状に延びている。第２カソード開口１２４は、平面視においてＣ字状に形成されている。第２カソード開口１２４の平面形状は任意であり、Ｃ字状に限定されない。第２カソード開口１２４は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２カソード開口１２４は、この形態では、各第２ダイオード形成領域１１４に１つずつ形成されている。第２カソード開口１２４の個数は任意である。したがって、複数の第２カソード開口１２４が各第２ダイオード形成領域１１４に間隔を空けて形成されていてもよい。
半導体装置１は、層間絶縁層７９において第１回路形成領域１１１を被覆する部分の上に形成された第１ダイオード配線１３１を含む。第１ダイオード配線１３１は、第１センス配線２０および第２センス配線２１の間において複数の第１ダイオード１０１を順方向直列接続する。第１ダイオード配線１３１は、第１センス配線２０に接続された一端部、および、第２センス配線２１に接続された他端部を有している。
第１ダイオード配線１３１は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
第１ダイオード配線１３１は、具体的には、複数の第１アノード電極１３３、複数の第１カソード電極１３４、および、複数の第１接続電極１３５を含む。各第１アノード電極１３３は、層間絶縁層７９において各第１ダイオード形成領域１１３を被覆する部分の上に形成されている。
第１アノード電極１３３は、平面視において円形状に形成されている。第１アノード電極１３３の平面形状は、任意である。第１アノード電極１３３は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１アノード電極１３３は、層間絶縁層７９の上から第１アノード開口１２１に入り込んでいる。第１アノード電極１３３は、第１アノード開口１２１内において第１アノード領域１１５に電気的に接続されている。
各第１カソード電極１３４は、層間絶縁層７９において各第１ダイオード形成領域１１３を被覆する部分の上に形成されている。第１カソード電極１３４は、平面視において第１アノード電極１３３に沿って帯状に延びている。
第１カソード電極１３４は、この形態では、平面視においてＣ字状に形成されている。第１カソード電極１３４の平面形状は任意であり、Ｃ字状に限定されない。第１カソード電極１３４は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第１カソード電極１３４は、層間絶縁層７９の上から第１カソード開口１２２に入り込んでいる。第１カソード電極１３４は、第１カソード開口１２２内において第１カソード領域１１６に電気的に接続されている。
各第１接続電極１３５は、層間絶縁層７９において互いに隣り合う複数の第１ダイオード形成領域１１３の間の領域を被覆する部分の上に形成されている。第１接続電極１３５は、一方の第１ダイオード形成領域１１３の第１カソード電極１３４から引き出され、他方の第１ダイオード形成領域１１３の第１アノード電極１３３に接続されている。
第１接続電極１３５は、この形態では、平面視においてポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に沿って延びる帯状に形成されている。第１接続電極１３５は、互いに隣り合う複数の第１ダイオード形成領域１１３の間の領域をライン状に引き回されていてもよい。
ポリシリコン層１０６の長手方向一端部側に位置する１つの第１接続電極１３５は、第２センス配線２１に接続されている。ポリシリコン層１０６の長手方向他端部側に位置する１つの第１接続電極１３５は、第１センス配線２０に接続されている。これにより、第１センス配線２０および第２センス配線２１の間の領域に、第１センス配線２０に対して順方向直列接続された複数（この形態では４つ）の第１ダイオード１０１を含む第１直列回路１０４が形成される。
半導体装置１は、層間絶縁層７９において第２回路形成領域１１２を被覆する部分の上に形成された第２ダイオード配線１３２を含む。第２ダイオード配線１３２は、第１センス配線２０および第２センス配線２１の間において複数の第２ダイオード１０２を順方向直列接続する。第２ダイオード配線１３２は、第１センス配線２０に接続された一端部、および、第２センス配線２１に接続された他端部を有している。
第２ダイオード配線１３２は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。
第２ダイオード配線１３２は、具体的には、複数の第２アノード電極１３６、複数の第２カソード電極１３７、および、複数の第２接続電極１３８を含む。各第２アノード電極１３６は、層間絶縁層７９において各第２ダイオード形成領域１１４を被覆する部分の上に形成されている。
第２アノード電極１３６は、平面視において円形状に形成されている。第２アノード電極１３６の平面形状は、任意である。第２アノード電極１３６は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２アノード電極１３６は、層間絶縁層７９の上から第２アノード開口１２３に入り込んでいる。第２アノード電極１３６は、第２アノード開口１２３内において第２アノード領域１１７に電気的に接続されている。
各第２カソード電極１３７は、層間絶縁層７９において各第２ダイオード形成領域１１４を被覆する部分の上に形成されている。第２カソード電極１３７は、平面視において第２アノード電極１３６に沿って帯状に延びている。
第２カソード電極１３７は、この形態では、平面視においてＣ字状に形成されている。第２カソード電極１３７の平面形状は任意であり、Ｃ字状に限定されない。第２カソード電極１３７は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。
第２カソード電極１３７は、層間絶縁層７９の上から第２カソード開口１２４に入り込んでいる。第２カソード電極１３７は、第２カソード開口１２４内において第２カソード領域１１８に電気的に接続されている。
各第２接続電極１３８は、層間絶縁層７９において互いに隣り合う複数の第２ダイオード形成領域１１４の間の領域を被覆する部分の上に形成されている。第２接続電極１３８は、一方の第２ダイオード形成領域１１４の第２カソード電極１３７から引き出され、他方の第２ダイオード形成領域１１４の第２アノード電極１３６に接続されている。
第２接続電極１３８は、この形態では、平面視においてポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に沿って延びる帯状に形成されている。第２接続電極１３８は、互いに隣り合う複数の第２ダイオード形成領域１１４の間の領域をライン状に引き回されていてもよい。
ポリシリコン層１０６の長手方向一端部側に位置する第２接続電極１３８は、第２センス配線２１に接続されている。ポリシリコン層１０６の長手方向他端部側に位置する第２接続電極１３８は、第１センス配線２０に接続されている。これにより、第１センス配線２０および第２センス配線２１の間の領域に、第２センス配線２１に対して順方向直列接続された複数（この形態では４つ）の第２ダイオード１０２を含む第２直列回路１０５が形成される。
図１８は、図１に示す領域XVIIIの拡大図である。図１９は、図１８に示すXIX-XIX線に沿う断面図である。
図１８および図１９を参照して、ゲート配線１９は、この形態では、低抵抗配線部１５０、第１高抵抗配線部１５１および第２高抵抗配線部１５２を含む。
低抵抗配線部１５０は、比較的低い抵抗値を有しており、ゲート配線１９の主たる電流経路を形成する。低抵抗配線部１５０は、ゲート端子電極１４から間隔を空けて半導体層２の第１主面３（層間絶縁層７９）の上に形成されている。低抵抗配線部１５０は、ゲート端子電極１４の周囲に沿って形成され、半導体層２の第１主面３（層間絶縁層７９）の上を選択的に引き回されている。
低抵抗配線部１５０は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含んでいてもよい。低抵抗配線部１５０は、ゲート端子電極１４と同一の金属材料によって形成されていてもよい。
第１高抵抗配線部１５１は、低抵抗配線部１５０の抵抗値よりも高い抵抗値を有している。第１高抵抗配線部１５１は、導電性ポリシリコンを含んでいてもよい。第１高抵抗配線部１５１は、ゲート端子電極１４および低抵抗配線部１５０の間の領域に介装され、ゲート端子電極１４および低抵抗配線部１５０に電気的に接続されている。ゲート端子電極１４に入力されたゲート信号は、第１高抵抗配線部１５１を介して低抵抗配線部１５０に伝達される。
第１高抵抗配線部１５１は、具体的には、ゲート端子電極１４および低抵抗配線部１５０の下層領域に形成されている。第１高抵抗配線部１５１は、第１主面３および層間絶縁層７９の間の領域に形成されている。第１高抵抗配線部１５１は、第１絶縁層８０の上に形成されている。
第１高抵抗配線部１５１は、第１引き出し部１５１ａおよび第２引き出し部１５１ｂを含む。第１引き出し部１５１ａは、第１絶縁層８０の上からゲート端子電極１４の直下の領域に引き出されている。第２引き出し部１５１ｂは、第１絶縁層８０の上から低抵抗配線部１５０の直下の領域に引き出されている。
層間絶縁層７９において第１高抵抗配線部１５１を被覆する領域には、第１開口１５３および第２開口１５４が形成されている。第１開口１５３は、第１高抵抗配線部１５１の第１引き出し部１５１ａを露出させている。第２開口１５４は、第２高抵抗配線部１５２の第２引き出し部１５１ｂを露出させている。
第１開口１５３には、第１プラグ電極１５５が埋め込まれている。第１引き出し部１５１ａは、第１プラグ電極１５５を介してゲート端子電極１４に電気的に接続されている。第１プラグ電極１５５についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第１プラグ電極１５５においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
第２開口１５４には、第２プラグ電極１５６が埋め込まれている。第２引き出し部１５１ｂは、第２プラグ電極１５６を介して第１高抵抗配線部１５１に電気的に接続されている。第２プラグ電極１５６についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第２プラグ電極１５６においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
第２高抵抗配線部１５２は、低抵抗配線部１５０の抵抗値よりも高い抵抗値を有している。第２高抵抗配線部１５２は、導電性ポリシリコンを含んでいてもよい。第２高抵抗配線部１５２は、ゲート引き出し電極層４１ａおよび低抵抗配線部１５０の間の領域に介装され、ゲート引き出し電極層４１ａおよび低抵抗配線部１５０に電気的に接続されている。低抵抗配線部１５０に伝達されたゲート信号は、第２高抵抗配線部１５２を介してゲート引き出し電極層４１ａに伝達される。
第２高抵抗配線部１５２は、具体的には、低抵抗配線部１５０の下層領域に形成されている。第２高抵抗配線部１５２は、ゲート引き出し電極層４１ａと同一の層に形成されている。第２高抵抗配線部１５２は、第１主面３および層間絶縁層７９の間の領域に形成されている。第２高抵抗配線部１５２は、第１絶縁層８０の上に形成されている。
第２高抵抗配線部１５２は、第１絶縁層８０の上から低抵抗配線部１５０の直下の領域に引き出された引き出し部１５２ａを有している。また、第２高抵抗配線部１５２は、図示しない領域においてゲート引き出し電極層４１ａに連なる接続部を有している。
層間絶縁層７９において第２高抵抗配線部１５２を被覆する領域には、第３開口１５７が形成されている。第３開口１５７は、第２高抵抗配線部１５２の引き出し部１５２ａを露出させている。
第３開口１５７には、第３プラグ電極１５８が埋め込まれている。第３プラグ電極１５８についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第３プラグ電極１５８においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
引き出し部１５２ａは、第３プラグ電極１５８を介して低抵抗配線部１５０に電気的に接続されている。引き出し部１５２ａおよび低抵抗配線部１５０の接続位置は、任意であり、図１８および図１９に示される箇所に限定されない。
低抵抗配線部１５０およびゲート引き出し電極層４１ａの間の距離が短くなる程、配線抵抗を低減させることができる。引き出し部１５２ａおよび低抵抗配線部１５０の接続位置は、低抵抗配線部１５０およびゲート引き出し電極層４１ａの間の配線抵抗を考慮して設定されることが好ましい。
ゲート端子電極１４に入力されたゲート信号は、第１高抵抗配線部１５１、低抵抗配線部１５０および第２高抵抗配線部１５２を介してゲート引き出し電極層４１ａに伝達される。ゲート引き出し電極層４１ａに伝達されたゲート信号は、ゲート電極層４１に伝達される。
このように、ゲート配線１９は、低抵抗配線部１５０およびゲート端子電極１４の間に介在する第１高抵抗配線部１５１を含む。ゲート端子電極１４に入力されたゲート信号は、第１高抵抗配線部１５１を経由して、低抵抗配線部１５０に伝達される。
第１高抵抗配線部１５１は、ゲート端子電極１４から低抵抗配線部１５０に突入電流が流れ込むことを抑制する。その一方で、低抵抗配線部１５０は、ゲート信号の電圧降下を抑制しながら、ゲート信号をＦＥＴ構造３５に伝達する。これにより、突入電流に起因するＦＥＴ構造３５の誤動作を抑制できる。また、ＦＥＴ構造３５の誤動作を抑制できるから、スイッチングノイズの低減を図ることもできる。
また、ゲート配線１９は、低抵抗配線部１５０およびゲート引き出し電極層４１ａの間に介在する第２高抵抗配線部１５２を含む。第２高抵抗配線部１５２は、低抵抗配線部１５０からゲート引き出し電極層４１ａに突入電流が流れ込むことを抑制する。これにより、突入電流に起因するＦＥＴ構造３５の誤動作を適切に抑制できる。また、ＦＥＴ構造３５の誤動作を適切に抑制できるから、スイッチングノイズの低減を適切に図ることができる。
以上、半導体装置１によれば、複数のＩＧＢＴ領域８および複数のダイオード領域９の間の境界線の総延長をＬで表し、複数のダイオード領域９の総面積をＳＤで表し、アクティブ領域６に対する複数のダイオード領域９の分散度ＤをＬｏｇｅ（Ｌ２／ＳＤ）の式で定義したとき、分散度Ｄが、２以上１５以下である。これにより、ＩＧＢＴに対するバイアス電圧Ｖｇｅの印加前後における順方向電圧ＶＦの変動を抑制しながら、サージ電流Ｉｓに対する耐量の向上を図ることができる（図３および図４参照）。
分散度Ｄが２以上７以下の範囲に設定される場合、バイアス電圧Ｖｇｅの印加に起因する順方向電圧ＶＦの増加を確実に抑制しながら、サージ電流Ｉｓに対する耐量を高めることができる。一方、分散度Ｄが７以上１２以下の範囲に設定される場合、バイアス電圧Ｖｇｅの印加に起因する順方向電圧ＶＦの増加を抑制しながら、サージ電流Ｉｓに対する耐量を確実に高めることができる。
また、半導体装置１は、ダイオード領域９を露出させるダイオード開口８４を有する層間絶縁層７９を含む。層間絶縁層７９内においてダイオード開口８４の内壁が第１主面３との間で成す角度θは、４５°以上９０°以下である。
角度θが４５°未満の場合、層間絶縁層７９においてダイオード領域９を被覆する部分に薄膜部が形成される。層間絶縁層７９に薄膜部が形成された場合、エミッタ端子電極１３は、層間絶縁層７９の薄膜部を挟んで第１主面３（アノード領域６２および／またはアノード分離電極層６６）と対向する。この場合、層間絶縁層７９の薄膜部に電界が集中する結果、層間絶縁層７９の薄膜部を起点に絶縁破壊耐量が低下する可能性がある。
そこで、この形態では、角度θが４５°以上（好ましくは６０°以上）となるようにダイオード開口８４の内壁を形成し、層間絶縁層７９に薄膜部が形成されることを抑制している。これにより、不所望な電界集中に起因する層間絶縁層７９の絶縁破壊を抑制できるから、絶縁破壊耐量の低下を抑制できる。
また、半導体装置１は、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度未満であり、かつ、エミッタ端子電極１３がバリア電極層を介さずにアノード領域６２に直接接続された構造を有している。エミッタ端子電極１３は、具体的には、アノード領域６２との間でオーミック接触を形成している。これにより、順方向電圧ＶＦの増加を抑制しながら、リカバリー損失Ｅｒｒを抑制できる（図１３の第３形態例（第３プロット点Ｐ３）参照）。
半導体装置１は、アノード領域６２のｐ型不純物濃度がボディ領域４５のｐ型不純物濃度未満であり、かつ、エミッタ端子電極１３がバリア電極層を介してアノード領域６２に電気的に接続された構造を有していてもよい。この場合、リカバリー損失Ｅｒｒを抑制できる（図１３の第２形態例（第２プロット点Ｐ２）参照）。
図２０Ａ～図２０Ｔは、図１０に対応する領域の断面図であって、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。以下では、ＩＧＢＴ領域８およびダイオード領域９の製造工程について説明する。
図２０Ａを参照して、半導体装置１の製造にあたり、まず、ｎ－型の半導体ウエハ１６２が用意される。半導体ウエハ１６２は、第１ウエハ主面１６３および第２ウエハ主面１６４を有している。半導体ウエハ１６２の第１ウエハ主面１６３および第２ウエハ主面１６４は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
次に、半導体ウエハ１６２に、半導体装置１にそれぞれ対応した複数の装置形成領域１６５が設定される。各装置形成領域１６５は、アクティブ領域６および外側領域７を含む。アクティブ領域６は、ＩＧＢＴ領域８およびダイオード領域９を含む。複数の装置形成領域１６５には、同一の構造が同時に形成される。各装置形成領域１６５に所定の構造が作り込まれた後、半導体ウエハ１６２は、各装置形成領域１６５の周縁に沿って切断される。以下では、１つの装置形成領域１６５の構造について説明する。
次に、図２０Ｂを参照して、ｐ＋型の複数のフローティング領域５２が、ＩＧＢＴ領域８に形成される。この工程は、まず、所定パターンを有するイオン導入マスク１６６が、第１ウエハ主面１６３の上に形成される。イオン導入マスク１６６は、複数のフローティング領域５２を形成すべき領域をそれぞれ露出させる複数の開口１６６Ａを有している。
次に、ｐ型不純物が、イオン導入マスク１６６を介して半導体ウエハ１６２に導入される。これにより、複数のフローティング領域５２が、ＩＧＢＴ領域８に形成される。その後、イオン導入マスク１６６は、除去される。
次に、図２０Ｃを参照して、ゲートトレンチ３９および領域分離トレンチ５４がＩＧＢＴ領域８に形成され、アノード分離トレンチ６４がダイオード領域９に形成される。この工程では、まず、所定パターンを有するハードマスク１６７が、第１ウエハ主面１６３の上に形成される。
ハードマスク１６７は、ゲートトレンチ３９、領域分離トレンチ５４およびアノード分離トレンチ６４を形成すべき領域をそれぞれ露出させる複数の開口１６７Ａを有している。ハードマスク１６７は、第１ウエハ主面１６３に対する酸化処理法によって形成されてもよい。
次に、半導体ウエハ１６２の不要な部分が、ハードマスク１６７を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法であってもよい。これにより、ゲートトレンチ３９および領域分離トレンチ５４がＩＧＢＴ領域８に形成され、アノード分離トレンチ６４がダイオード領域９に形成される。その後、ハードマスク１６７は、除去される。
次に、図２０Ｄを参照して、複数のフローティング領域５２が半導体ウエハ１６２内に拡散される。複数のフローティング領域５２は、領域分離トレンチ５４の底壁を被覆する深さ位置まで拡散される。
次に、図２０Ｅを参照して、ゲート絶縁層４０、領域分離絶縁層５５、アノード分離絶縁層６５および第１絶縁層８０が、第１ウエハ主面１６３に形成される。ゲート絶縁層４０、領域分離絶縁層５５、アノード分離絶縁層６５および第１絶縁層８０は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
次に、図２０Ｆを参照して、ベース電極層１６８が形成される。ベース電極層１６８は、ゲート配線１９、ゲート電極層４１、ゲート引き出し電極層４１ａ、領域分離電極層５６、分離引き出し電極層５６ａ、アノード分離電極層６６およびアノード引き出し電極層６６ａのベースとなる。ベース電極層１６８は、導電性ポリシリコンを含む。ベース電極層１６８は、ＣＶＤ法によって形成されてもよい。
次に、図２０Ｇを参照して、ベース電極層１６８の不要な部分が除去される。この工程では、まず、所定パターンを有するマスク（図示せず）が、ベース電極層１６８の上に形成される。マスクは、ゲート配線１９、ゲート引き出し電極層４１ａ、分離引き出し電極層５６ａおよびアノード引き出し電極層６６ａを形成すべき領域をそれぞれ被覆し、それらの領域以外の領域を露出させる開口を有している。
次に、ベース電極層１６８の不要な部分が、マスクを介するエッチング法によって除去される。エッチング法は、ウエットエッチング法であってもよい。ベース電極層１６８の不要な部分は、第１絶縁層８０が露出するまで除去される。これにより、ゲート配線１９、ゲート電極層４１、ゲート引き出し電極層４１ａ、領域分離電極層５６、分離引き出し電極層５６ａ、アノード分離電極層６６およびアノード引き出し電極層６６ａが形成される。その後、マスクは、除去される。
次に、図２０Ｈを参照して、ｎ＋型の複数のキャリアストレージ領域４７が、ＩＧＢＴ領域８に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１ウエハ主面１６３の上に形成される。イオン導入マスクは、複数のキャリアストレージ領域４７を形成すべき領域をそれぞれ露出させる複数の開口を有している。
次に、ｎ型不純物が、イオン導入マスクを介して半導体ウエハ１６２に導入される。これにより、複数のキャリアストレージ領域４７が、ＩＧＢＴ領域８に形成される。その後、イオン導入マスクは、除去される。
次に、ｐ型の複数のボディ領域４５が、ＩＧＢＴ領域８に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１ウエハ主面１６３の上に形成される。イオン導入マスクは、複数のボディ領域４５を形成すべき領域をそれぞれ露出させる複数の開口を有している。
次に、ｐ型不純物が、イオン導入マスクを介して半導体ウエハ１６２に導入される。これにより、複数のボディ領域４５が、ＩＧＢＴ領域８に形成される。その後、イオン導入マスクは、除去される。
次に、図２０Ｉを参照して、ｐ－型の複数のアノード領域６２が、ダイオード領域９に形成される。各アノード領域６２のｐ型不純物濃度は、各ボディ領域４５のｐ型不純物濃度未満である。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１ウエハ主面１６３の上に形成される。イオン導入マスクは、複数のアノード領域６２を形成すべき領域をそれぞれ露出させる複数の開口を有している。
次に、ｐ型不純物が、イオン導入マスクを介して半導体ウエハ１６２に導入される。これにより、複数のアノード領域６２が、ダイオード領域９に形成される。その後、イオン導入マスクは、除去される。
次に、図２０Ｊを参照して、ｎ＋型の複数のエミッタ領域４６が、ＩＧＢＴ領域８に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第１ウエハ主面１６３の上に形成される。イオン導入マスクは、複数のエミッタ領域４６を形成すべき領域をそれぞれ露出させる複数の開口を有している。
次に、ｎ型不純物が、イオン導入マスクを介して半導体ウエハ１６２に導入される。これにより、複数のエミッタ領域４６が、ＩＧＢＴ領域８に形成される。その後、イオン導入マスクは、除去される。
次に、図２０Ｋを参照して、第２絶縁層８１および第３絶縁層８２が、第１ウエハ主面１６３側からこの順に形成される。第２絶縁層８１は、ＮＳＧ層を含む。第２絶縁層８１は、ＣＶＤ法によって形成されてもよい。第３絶縁層８２は、ＢＰＳＧ層を含む。第３絶縁層８２は、ＣＶＤ法によって形成されてもよい。これにより、第１絶縁層８０、第２絶縁層８１および第３絶縁層８２を含む層間絶縁層７９が形成される。
次に、図２０Ｌを参照して、複数のエミッタトレンチ４８および複数のエミッタ開口８３が、ＩＧＢＴ領域８に形成される。また、この工程では、第１開口８６がＩＧＢＴ領域８に形成され、第２開口８７がダイオード領域９に形成される。
この工程では、まず、層間絶縁層７９の上に所定パターンを有するマスク１６９が形成される。マスク１６９は、エミッタトレンチ４８、エミッタ開口８３、第１開口８６および第２開口８７を形成すべき領域をそれぞれ露出させる複数の開口１６９Ａを有している。
次に、層間絶縁層７９の不要な部分が、マスク１６９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法であってもよい。この工程では、エッチング法によって第３絶縁層８２の不要な部分、第２絶縁層８１の不要な部分および第１絶縁層８０の不要な部分が順に除去される。
この工程では、第１絶縁層８０の除去後、マスク１６９から露出する第１ウエハ主面１６３の一部がさらに除去される。これにより、エミッタトレンチ４８、エミッタ開口８３、第１開口８６および第２開口８７が形成される。その後、マスク１６９は、除去される。
次に、図２０Ｍを参照して、ｐ＋型の複数のコンタクト領域４９が、ＩＧＢＴ領域８に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、層間絶縁層７９の上に形成される。イオン導入マスクは、複数のコンタクト領域４９を形成すべき領域として、複数のエミッタトレンチ４８（エミッタ開口８３）をそれぞれ露出させる複数の開口を有している。
次に、ｐ型不純物が、イオン導入マスクを介して半導体ウエハ１６２に導入される。これにより、複数のコンタクト領域４９が、ＩＧＢＴ領域８に形成される。その後、イオン導入マスクは、除去される。
次に、図２０Ｎを参照して、プラグベース電極層１７０が、層間絶縁層７９の上に形成される。プラグベース電極層１７０は、エミッタプラグ電極９１、第１プラグ電極９４および第２プラグ電極９５のベースとなる。この工程は、バリア電極層９２および主電極層９３を層間絶縁層７９側からこの順に形成する工程を含む。
バリア電極層９２の形成工程は、チタン層および窒化チタン層を層間絶縁層７９側からこの順に形成する工程を含む。チタン層および窒化チタン層は、スパッタ法によってそれぞれ形成されてもよい。チタン層または窒化チタン層を含む単層構造を有するバリア電極層９２が形成されてもよい。主電極層９３は、タングステンを含む。主電極層９３は、スパッタ法によって形成されてもよい。これにより、プラグベース電極層１７０が、層間絶縁層７９の上に形成される。
次に、図２０Ｏを参照して、プラグベース電極層１７０の不要な部分が除去される。プラグベース電極層１７０の不要な部分は、エッチング法によって除去されてもよい。プラグベース電極層１７０の不要な部分は、層間絶縁層７９が露出するまで除去される。
プラグベース電極層１７０の不要な部分は、具体的には、エミッタ開口８３が露出し、プラグベース電極層１７０がエミッタトレンチ４８、第１開口８６および第２開口８７に埋設されるまで除去される。これにより、エミッタプラグ電極９１、第１プラグ電極９４および第２プラグ電極９５が形成される。
次に、図２０Ｐを参照して、複数のダイオード開口８４が、ダイオード領域９に形成される。この工程では、まず、層間絶縁層７９の上に所定パターンを有するマスク１７１が形成される。マスク１７１は、複数のダイオード開口８４を形成すべき領域をそれぞれ露出させる複数の開口１７１Ａを有している。
次に、層間絶縁層７９の不要な部分が、マスク１７１を介するエッチング法によって除去される。エッチング法は、異方性エッチング法であることが好ましい。異方性エッチング法は、ドライエッチング法（具体的にはＲＩＥ（Reactive Ion Etching）法）であってもよい。
この工程では、異方性エッチング法によって第１絶縁層８０の不要な部分、第２絶縁層８１の不要な部分および第３絶縁層８２の不要な部分が順に除去される。これにより、複数のダイオード開口８４が形成される。また、アノード分離トレンチ６４内にリセス６７が形成される。その後、マスク１７１は除去される。
ダイオード開口８４の形成工程では、層間絶縁層７９内においてダイオード開口８４の内壁が第１ウエハ主面１６３との間で成す角度θが、４５°以上９０°以下となるように異方性エッチング法の処理条件が調整される。
角度θは、４５°以上５０°以下、５０°以上５５°以下、５５°以上６０°以下、６０°以上６５°以下、６５°以上７０°以下、７０°以上７５°以下、７５°以上８０°以下、８０°以上８５°以下、または、８５°以上９０°以下であってもよい。角度θは、６０°以上９０°以下であることが好ましい。
ダイオード開口８４の形成工程において等方性エッチング法（たとえばウエットエッチング法）を採用することも考えられる。しかし、この場合、層間絶縁層７９が第１ウエハ主面１６３に平行な横方向にも除去されるため、内壁の角度θが、オーバエッチングに起因して４５°未満になる虞がある。
とりわけ、等方性エッチング法の場合、層間絶縁層７９の除去量を制御する上で高度な処理条件が求められるため、角度θを適切に調整することが困難となる。また、予め定められた処理条件通りに層間絶縁層７９を除去したとしても、オーバエッチングに起因して目的の角度θにならないこともあり得る。そこで、この工程では、異方性エッチング法によって層間絶縁層７９を除去している。これにより、角度θを適切に調整できる。
次に、図２０Ｑを参照して、エミッタ端子電極１３、ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８が、第１ウエハ主面１６３の上に形成される。
この工程では、まず、複数の端子１３～１８のベースとなるベース端子電極層が形成される。ベース端子電極層は、アルミニウムーシリコンー銅合金を含む。ベース端子電極層は、スパッタ法によって形成されてもよい。
次に、ベース端子電極層の上に所定パターンを有するマスク（図示せず）が形成される。マスクは、複数の端子１３～１８を形成すべき領域をそれぞれ被覆し、それ以外の領域を露出させる開口を有している。次に、ベース端子電極層の不要な部分が、マスクを介するエッチング法によって除去される。エッチング法は、ウエットエッチング法であってもよい。これにより、複数の端子１３～１８が形成される。その後、マスクは除去される。
次に、図２０Ｒを参照して、半導体ウエハ１６２が、所定の厚さになるまで薄化される。薄化工程は、第２ウエハ主面１６４に対する研削法によって、半導体ウエハ１６２を薄化する工程を含む。研削法は、ＣＭＰ（Chemical Mechanical Polishing）法であってもよい。
薄化工程は、研削法に代えて、第２ウエハ主面１６４に対するエッチング法によって、半導体ウエハ１６２を薄化する工程を含んでいてもよい。エッチング法は、ウエットエッチング法であってもよい。
薄化工程は、第２ウエハ主面１６４に対する研削法およびエッチング法によって、半導体ウエハ１６２を薄化する工程を含んでいてもよい。半導体ウエハ１６２は、研削法およびエッチング法をこの順に実施して薄化されてもよい。半導体ウエハ１６２は、エッチング法および研削法をこの順に実施して薄化されてもよい。
研削法だけが実施される場合、半導体ウエハ１６２の第２ウエハ主面１６４は、研削痕を有する研削面となる。この場合、半導体層２の第２主面４は、研削痕を有する研削面となる。半導体ウエハ１６２の薄化工程は、必要に応じて実施されるものであり、除かれてもよい。
次に、図２０Ｓを参照して、ｎ型のバッファ層３３が、第２ウエハ主面１６４の表層部に形成される。この工程では、ｎ型不純物が、半導体ウエハ１６２の第２ウエハ主面１６４の全域に導入される。これにより、ｎ型のバッファ層３３が形成される。
次に、ｐ型のコレクタ領域３４が、第２ウエハ主面１６４の表層部に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第２ウエハ主面１６４の上に形成される。イオン導入マスクは、コレクタ領域３４を形成すべき領域を露出させる開口を有している。次に、ｐ型不純物が、イオン導入マスクを介して第２ウエハ主面１６４に導入される。これにより、コレクタ領域３４が形成される。その後、イオン導入マスクは、除去される。
次に、ｎ＋型の複数のカソード領域６１が、第２ウエハ主面１６４の表層部に形成される。この工程は、まず、所定パターンを有するイオン導入マスク（図示せず）が、第２ウエハ主面１６４の上に形成される。イオン導入マスクは、複数のカソード領域６１を形成すべき領域をそれぞれ露出させる複数の開口を有している。次に、ｎ型不純物が、イオン導入マスクを介して第２ウエハ主面１６４に導入される。これにより、複数のカソード領域６１が形成される。その後、イオン導入マスクは、除去される。
次に、図２０Ｔを参照して、コレクタ端子電極３２が、第２ウエハ主面１６４に形成される。コレクタ端子電極３２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ端子電極３２は、スパッタ法によって形成されてもよい。その後、各装置形成領域１６５の周縁に沿って半導体ウエハ１６２が切断されて、半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
半導体ウエハ１６２の薄化工程の後、コレクタ端子電極３２の形成工程に先立って、第２ウエハ主面１６４に対してアニール処理が実施されてもよい。アニール処理は、レーザアニール処理であってもよい。この場合、Ｓｉアモルファス層が、第２ウエハ主面１６４の表層部に形成されてもよい。また、この場合、格子欠陥を含む格子欠陥領域が、第２ウエハ主面１６４の表層部に形成されてもよい。
半導体ウエハ１６２から切り出された半導体層２の第２主面４の表層部には、Ｓｉアモルファス層が形成されていてもよい。また、半導体層２の第２主面４の表層部には、格子欠陥を含む格子欠陥領域が形成されていてもよい。このような構造によれば、第２主面４（コレクタ領域３４およびカソード領域６１）に対するコレクタ端子電極３２のオーミック性を高めることができる。
キャリアストレージ領域４７の形成工程、ボディ領域４５の形成工程、アノード領域６２の形成工程およびエミッタ領域４６の形成工程の順序は任意であり、前記工程の順序に制限されない。
ただし、加熱に起因する不所望な拡散を抑制する観点から、半導体ウエハ１６２に深く導入される領域から順番に形成されることが好ましい。つまり、最も深い領域に形成されるキャリアストレージ領域４７を最初に形成し、最も浅い領域に形成されるエミッタ領域４６を最後に形成することが好ましい。この場合、ボディ領域４５、エミッタ領域４６、キャリアストレージ領域４７およびアノード領域６２の不所望な拡散を抑制できる。
また、バッファ層３３の形成工程、カソード領域６１の形成工程およびコレクタ領域３４の形成工程の順序は任意であり、前記工程の順序に制限されない。また、半導体ウエハ１６２の薄化工程、バッファ層３３の形成工程、カソード領域６１の形成工程およびコレクタ領域３４の形成工程は、半導体ウエハ１６２の準備工程の後、複数の端子１３～１８の形成工程の前の任意のタイミングで実施されてもよい。
たとえば、半導体ウエハ１６２の薄化工程、バッファ層３３の形成工程、カソード領域６１の形成工程およびコレクタ領域３４の形成工程は、フローティング領域５２の形成工程に先立って実施されてもよい。
ただし、加熱に起因する不所望な拡散を抑制する観点から、半導体ウエハ１６２の薄化工程、バッファ層３３の形成工程、カソード領域６１の形成工程およびコレクタ領域３４の形成工程は、ボディ領域４５の形成工程、エミッタ領域４６の形成工程、キャリアストレージ領域４７の形成工程およびアノード領域６２の形成工程の後に実施されることが好ましい。
図２１は、図５に対応する領域の拡大図であって、本発明の第２実施形態に係る半導体装置１８１を示す拡大図である。図２２は、図１０に対応する領域の断面図であって、図２１に示す半導体装置１８１の構造を説明するための断面図である。
以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図２１では、コレクタ領域３４が形成された領域がドット状のハッチングによって示されている。
図２１および図２２を参照して、コレクタ領域３４は、この形態では、引き出し領域１８２を含む。引き出し領域１８２は、ＩＧＢＴ領域８およびダイオード領域９の間の境界を横切ってダイオード領域９の周縁に引き出されている。引き出し領域１８２は、第１方向Ｘに沿ってＩＧＢＴ領域８からダイオード領域９に引き出されている。
引き出し領域１８２は、この形態では、平面視においてダイオード領域９の周縁に沿う帯状に形成されている。引き出し領域１８２は、具体的には、平面視においてダイオード領域９の内方領域を取り囲む環状（この形態では無端状）に形成されている。これにより、引き出し領域１８２は、第１方向Ｘおよび第２方向Ｙに沿ってＩＧＢＴ領域８からダイオード領域９に引き出されている。
引き出し領域１８２は、平面視において所定の重なり幅Ｗでダイオード領域９に重なっている。重なり幅Ｗの始点は、ＩＧＢＴ領域８およびダイオード領域９の境界に設定される。重なり幅Ｗの始点は、この形態では、ＩＧＢＴ領域８に最近接し、アノード領域６２に接するアノード分離トレンチ６４の中央部に設定されている。重なり幅Ｗの終点は、引き出し領域１８２およびカソード領域６１の境界に設定される。
ダイオード領域９の幅ＷＤに対する重なり幅Ｗの比Ｗ／ＷＤは、０．００１以上０．５以下であってもよい。比Ｗ／ＷＤは、０．００１以上０．０１以下、０．０１以上０．０５以下、０．０５以上０．１以下、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、０．３５以上０．４以下、０．４以上０．４５以下、または、０．４５以上０．５以下であってもよい。
重なり幅Ｗは、１μｍ以上２００μｍ以下であってもよい。重なり幅Ｗは、１μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ、または、１５０μｍ以上２００μｍであってもよい。
重なり幅Ｗは、１μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下、または、１８０μｍ以上２００μｍ以下であってもよい。重なり幅Ｗは、１０μｍ以上１５０μｍ以下であることが好ましい。
引き出し領域１８２は、法線方向Ｚに関して、１個または複数個のアノード領域６２に対向していてもよい。引き出し領域１８２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード領域６２に対向していてもよい。引き出し領域１８２は、１個以上１０個以下のアノード領域６２に対向していることが好ましい。
引き出し領域１８２は、法線方向Ｚに関して、１個または複数個のアノード分離トレンチ６４に対向していてもよい。引き出し領域１８２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード分離トレンチ６４に対向していてもよい。引き出し領域１８２は、１個以上１０個以下のアノード分離トレンチ６４に対向していることが好ましい。
図２３は、ｐｎ接合ダイオードの逆回復特性をシミュレーションによって調べたグラフである。図２３において、縦軸は電流密度［Ａ・ｃｍ－３］を示し、横軸は時間［μｓ］を示している。
図２３には、第１特性α、第２特性βおよび第３特性γが示されている。第１特性αは、重なり幅Ｗを０μｍとした場合のｐｎ接合ダイオードの逆回復電流特性を示している。第２特性βは、重なり幅Ｗを１００μｍとした場合のｐｎ接合ダイオードの逆回復電流特性を示している。第３特性γは、重なり幅Ｗを１５０μｍとした場合のｐｎ接合ダイオードの逆回復電流特性を示している。
第１特性α、第２特性βおよび第３特性γを参照して、重なり幅Ｗを大きくすることによって、ｐｎ接合ダイオードの逆回復電流が低減し、ｐｎ接合ダイオードの逆回復時間が短くなることが分かった。つまり、重なり幅Ｗを大きくすることによって、リカバリー損失Ｅｒｒを低減できることが分かった。ただし、重なり幅Ｗを大きくしすぎると、カソード領域６１が消失し、ダイオード特性が失われるので、重なり幅Ｗは、１μｍ以上２００μｍ以下であることが好ましい。
図２４は、半導体モジュール２０１の一形態例を示す斜視図である。半導体モジュール２０１には、１つまたは２つ以上の半導体チップ２０２が組み込まれる。
半導体モジュール２０１は、この形態では、２つの半導体チップ２０２が組み込まれた構造を有している。以下では、便宜的に、２つの半導体チップ２０２をそれぞれ第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂという。
第１半導体チップ２０２Ａには、第１実施形態に係る半導体装置１または第２実施形態に係る半導体装置１８１が適用される。第２半導体チップ２０２Ｂには、第１実施形態に係る半導体装置１または第２実施形態に係る半導体装置１８１が適用される。
図２４を参照して、半導体モジュール２０１は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを収容する筐体２０３を含む。筐体２０３は、樹脂ケース２０４および支持基板２０５を含む。支持基板２０５は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを支持する基板である。
樹脂ケース２０４は、底壁２０６および側壁２０７Ａ，２０７Ｂ，２０７Ｃ，２０７Ｄを含む。底壁２０６は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。
底壁２０６には、貫通孔２０８が形成されている。貫通孔２０８は、底壁２０６において周縁から内方領域に間隔を空けた領域に形成されている。貫通孔２０８は、この形態では、平面視において四角形状（この形態では長方形状）に形成されている。
側壁２０７Ａ～２０７Ｄは、底壁２０６の周縁から底壁２０６とは反対側に向けて立設されている。側壁２０７Ａ～２０７Ｄは、底壁２０６とは反対側において開口２０９を区画している。側壁２０７Ａ～２０７Ｄは、底壁２０６との間で内部空間２１０を区画している。
側壁２０７Ａおよび側壁２０７Ｃは、底壁２０６の短手方向に沿って延びている。側壁２０７Ａおよび側壁２０７Ｃは、底壁２０６の長手方向に互いに対向している。側壁２０７Ｂおよび側壁２０７Ｄは、底壁２０６の長手方向に沿って延びている。側壁２０７Ｂおよび側壁２０７Ｄは、底壁２０６の短手方向に互いに対向している。
内部空間２１０の４つの角部には、ボルト挿通孔２１１，２１２，２１３，２１４がそれぞれ形成されている。内部空間２１０は、図示しない蓋部材によって閉塞される。蓋部材は、ボルトによって、ボルト挿通孔２１１，２１２，２１３，２１４にボルト止めされる。
樹脂ケース２０４は、複数の端子支持部２１５，２１６，２１７，２１８を含む。複数の端子支持部２１５～２１８は、この形態では、第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８を含む。
第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁に取り付けられている。第１端子支持部２１５および第２端子支持部２１６は、この形態では、側壁２０７Ａの外壁と一体的に形成されている。
第１端子支持部２１５および第２端子支持部２１６は、短手方向に互いに間隔を空けて形成されている。第１端子支持部２１５および第２端子支持部２１６は、ブロック状にそれぞれ形成されている。第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁から長手方向外側に向かってそれぞれ突出している。
第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃに取り付けられている。第３端子支持部２１７および第４端子支持部２１８は、この形態では、側壁２０７Ｃの外壁と一体的に形成されている。
第３端子支持部２１７および第４端子支持部２１８は、短手方向に互いに間隔を空けて形成されている。第３端子支持部２１７および第４端子支持部２１８は、ブロック状にそれぞれ形成されている。第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃから長手方向外側に向かってそれぞれ突出している。
第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８は、支持壁２１９をそれぞれ有している。各支持壁２１９は、底壁２０６よりも開口２０９側の領域に位置している。各支持壁２１９は、平面視において四角形状に形成されている。
第１端子支持部２１５および第２端子支持部２１６の間の領域には、第１ボルト挿通孔２２１が形成されている。第３端子支持部２１７および第４端子支持部２１８の間の領域には、第２ボルト挿通孔２２２が形成されている。
支持基板２０５は、放熱板２２５、絶縁材２２６および回路部２２７を含む。支持基板２０５は、底壁２０６の貫通孔２０８から回路部２２７が露出するように樹脂ケース２０４の外面に取り付けられている。支持基板２０５は、放熱板２２５が樹脂ケース２０４の外面に接着されることにより、樹脂ケース２０４の外面に取り付けられていてもよい。
放熱板２２５は、金属板であってもよい。放熱板２２５は、金属膜によって被覆された絶縁板であってもよい。放熱板２２５は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。
絶縁材２２６は、放熱板２２５の上に形成されている。絶縁材２２６は、絶縁材料を含む実装基板であってもよい。絶縁材２２６は、放熱板２２５の上に膜状に形成された絶縁膜であってもよい。
回路部２２７は、絶縁材２２６を介して放熱板２２５の上に形成されている。回路部２２７は、複数の配線２３１，２３２，２３３、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。配線２３１～２３３は、この形態では、第１コレクタ配線２３１、第２コレクタ配線２３２およびエミッタ配線２３３を含む。
第１コレクタ配線２３１は、板状または膜状に形成されている。第１コレクタ配線２３１は、平面視において四角形状に形成されている。第１コレクタ配線２３１は、放熱板２２５において長手方向一方側（側壁２０７Ａ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。
第２コレクタ配線２３２は、板状または膜状に形成されている。第２コレクタ配線２３２は、平面視において四角形状に形成されている。第２コレクタ配線２３２は、第１コレクタ配線２３１から間隔を空けて、放熱板２２５において長手方向他方側（側壁２０７Ｃ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。
エミッタ配線２３３は、板状または膜状に形成されている。エミッタ配線２３３は、平面視において四角形状に形成されている。エミッタ配線２３３は、この形態では、放熱板２２５の長手方向に沿って延びる長方形状に形成されている。
エミッタ配線２３３は、第１コレクタ配線２３１および第２コレクタ配線２３２から間隔を空けて、放熱板２２５において短手方向他方側（側壁２０７Ｂ側）の領域に配置されている。
第１半導体チップ２０２Ａは、コレクタ端子電極３２を放熱板に対向させた姿勢で、第１コレクタ配線２３１の上に配置されている。第１半導体チップ２０２Ａのコレクタ端子電極３２は、導電性接合材を介して第１コレクタ配線２３１に接合されている。
これにより、第１半導体チップ２０２Ａのコレクタ端子電極３２は、第１コレクタ配線２３１に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。
第２半導体チップ２０２Ｂは、コレクタ端子電極３２を放熱板に対向させた姿勢で、第２コレクタ配線２３２の上に配置されている。第２半導体チップ２０２Ｂのコレクタ端子電極３２は、導電性接合材を介して第２コレクタ配線２３２に接合されている。
これにより、第２半導体チップ２０２Ｂのコレクタ端子電極３２は、第２コレクタ配線２３２に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。
半導体モジュール２０１は、複数の端子２３４，２３５，２３６，２３７を含む。複数の端子２３４～２３７は、コレクタ端子２３４、第１エミッタ端子２３５、共通端子２３６および第２エミッタ端子２３７を含む。
コレクタ端子２３４は、第１端子支持部２１５に配置されている。コレクタ端子２３４は、第１コレクタ配線２３１に電気的に接続される。コレクタ端子２３４は、第１領域２３８および第２領域２３９を含む。コレクタ端子２３４の第１領域２３８は、内部空間２１０外に位置している。コレクタ端子２３４の第２領域２３９は、内部空間２１０内に位置している。
コレクタ端子２３４の第１領域２３８は、第１端子支持部２１５の支持壁２１９によって支持されている。コレクタ端子２３４の第２領域２３９は、第１領域２３８から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。コレクタ端子２３４の第２領域２３９は、第１コレクタ配線２３１に電気的に接続される。
第１エミッタ端子２３５は、第２端子支持部２１６に配置されている。第１エミッタ端子２３５は、エミッタ配線２３３に電気的に接続される。第１エミッタ端子２３５は、第１領域２４０および第２領域２４１を含む。第１エミッタ端子２３５の第１領域２４０は、内部空間２１０外に位置している。第１エミッタ端子２３５の第２領域２４１は、内部空間２１０内に位置している。
第１エミッタ端子２３５の第１領域２４０は、第２端子支持部２１６の支持壁２１９によって支持されている。第１エミッタ端子２３５の第２領域２４１は、第１領域２４０から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。第１エミッタ端子２３５の第２領域２４１は、エミッタ配線２３３に電気的に接続される。
共通端子２３６は、第３端子支持部２１７に配置されている。共通端子２３６は、第２コレクタ配線２３２に電気的に接続される。共通端子２３６は、第１領域２４２および第２領域２４３を含む。共通端子２３６の第１領域２４２は、内部空間２１０外に位置している。共通端子２３６の第２領域２４３は、内部空間２１０内に位置している。
共通端子２３６の第１領域２４２は、第２端子支持部２１６の支持壁２１９によって支持されている。共通端子２３６の第２領域２４３は、第１領域２４０から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。共通端子２３６の第２領域２４３は、第２コレクタ配線２３２に電気的に接続される。
第２エミッタ端子２３７は、第４端子支持部２１８に配置されている。第２エミッタ端子２３７は、エミッタ配線２３３に電気的に接続される。第２エミッタ端子２３７は、第１領域２４４および第２領域２４５を含む。第２エミッタ端子２３７の第１領域２４４は、内部空間２１０外に位置している。第２エミッタ端子２３７の第２領域２４５は、内部空間２１０内に位置している。
第２エミッタ端子２３７の第１領域２４４は、第４端子支持部２１８の支持壁２１９によって支持されている。第２エミッタ端子２３７の第２領域２４５は、第１領域２４４から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。第２エミッタ端子２３７の第２領域２４５は、エミッタ配線２３３に電気的に接続される。
半導体モジュール２０１は、複数（この形態では６個）の側壁端子２４６Ａ～２４６Ｈを含む。複数の側壁端子２４６Ａ～２４６Ｈは、内部空間２１０において側壁２０７Ｄに沿って間隔を空けて配置されている。
複数の側壁端子２４６Ａ～２４６Ｈは、内部接続部２４７および外部接続部２４８をそれぞれ含む。内部接続部２４７は、底壁２０６に配置されている。外部接続部２４８は、内部接続部２４７から側壁２０７Ｄに沿ってライン状に延び、内部空間２１０外に引き出されている。
複数の側壁端子２４６Ａ～２４６Ｈは、第１半導体チップ２０２Ａ用の３個の側壁端子２４６Ａ～２４６Ｄ、および、第２半導体チップ２０２Ｂ用の３個の側壁端子２４６Ｅ～２４６Ｈを含む。
側壁端子２４６Ａ～２４６Ｄは、短手方向に沿って第１コレクタ配線２３１と対向している。側壁端子２４６Ａは、第１半導体チップ２０２Ａのゲート端子電極１４に接続されるゲート端子として形成されている。
側壁端子２４６Ｂ～２４６Ｄは、第１半導体チップ２０２Ａの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｂ～２４６Ｄの少なくとも１つは、開放端子であってもよい。
側壁端子２４６Ｅ～２４６Ｈは、短手方向に沿って第２コレクタ配線２３２と対向している。側壁端子２４６Ｅは、第２半導体チップ２０２Ｂのゲート端子電極１４に接続されるゲート端子として形成されている。
側壁端子２４６Ｆ～２４６Ｈは、第２半導体チップ２０２Ｂの第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｆ～２４６Ｈの少なくとも１つは、開放端子であってもよい。
半導体モジュール２０１は、複数の導線２４９Ａ～２４９Ｊを含む。複数の導線２４９Ａ～２４９Ｊは、金、銀、銅およびアルミニウムのうちの少なくとも１種をそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、ボンディングワイヤをそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、導電板をそれぞれ含んでいてもよい。
複数の導線２４９Ａ～２４９Ｊは、第１導線２４９Ａ、第２導線２４９Ｂ、第３導線２４９Ｃ、第４導線２４９Ｄ、第５導線２４９Ｅ、第６導線２４９Ｆ、第７導線２４９Ｇ、第８導線２４９Ｈ、第９導線２４９Ｉおよび第１０導線２４９Ｊを含む。
第１導線２４９Ａは、コレクタ端子２３４および第１コレクタ配線２３１を接続している。第２導線２４９Ｂは、第１エミッタ端子２３５およびエミッタ配線２３３を接続している。第３導線２４９Ｃは、共通端子２３６および第２コレクタ配線２３２を接続している。
第４導線２４９Ｄは、第２エミッタ端子２３７およびエミッタ配線２３３を接続している。第５導線２４９Ｅは、第１半導体チップ２０２Ａのエミッタ端子電極１３および第２コレクタ配線２３２を接続している。第６導線２４９Ｆは、第２半導体チップ２０２Ｂのエミッタ端子電極１３およびエミッタ配線２３３を接続している。
第７導線２４９Ｇは、第１半導体チップ２０２Ａのゲート端子電極１４および側壁端子２４６Ａを接続している。第８導線２４９Ｈは、第２半導体チップ２０２Ｂのゲート端子電極１４および側壁端子２４６Ｅを接続している。
第９導線２４９Ｉは、第１半導体チップ２０２Ａの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７と、側壁端子２４６Ｂ～２４６Ｄとを接続している。
第１０導線２４９Ｊは、第２半導体チップ２０２Ｂの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７と、側壁端子２４６Ｆ～２４６Ｈとを接続している。
図２５は、図２４に示す半導体モジュール２０１の電気的構造を示す回路図である。
図２５を参照して、半導体モジュール２０１は、ハーフブリッジ回路２５０を含む。ハーフブリッジ回路２５０は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。
第１半導体チップ２０２Ａは、ハーフブリッジ回路２５０の高電圧側アームを構成している。第２半導体チップ２０２Ｂは、ハーフブリッジ回路２５０の低電圧側アームを構成している。
第１半導体チップ２０２Ａのゲート端子電極１４には、ゲート端子（側壁端子２４６Ａ）が接続されている。第１半導体チップ２０２Ａのコレクタ端子電極３２には、コレクタ端子２３４が接続されている。
第１半導体チップ２０２Ａのエミッタ端子電極１３には、第２半導体チップ２０２Ｂのコレクタ端子電極３２が接続されている。第１半導体チップ２０２Ａのエミッタ端子電極１３および第２半導体チップ２０２Ｂのコレクタ端子電極３２の接続部には、共通端子２３６が接続されている。
第２半導体チップ２０２Ｂのゲート端子電極１４には、ゲート端子（側壁端子２４６Ｄ）が接続されている。第２半導体チップ２０２Ｂのエミッタ端子電極１３には、第１エミッタ端子２３５（第２エミッタ端子２３７）が接続されている。
第１半導体チップ２０２Ａのゲート端子電極１４には、ゲート端子（側壁端子２４６Ａ）を介してゲートドライバＩＣ等が接続されてもよい。第２半導体チップ２０２Ｂのゲート端子電極１４には、ゲート端子（側壁端子２４６Ｄ）を介してゲートドライバＩＣ等が接続されてもよい。
半導体モジュール２０１は、Ｕ相、Ｖ相およびＷ相を有する三相モータにおいて、Ｕ相、Ｖ相およびＷ相のいずれか一相を駆動させるインバータモジュールであってもよい。三相モータのＵ相、Ｖ相およびＷ相に対応する３個の半導体モジュール２０１によって、三相モータを駆動するインバータ装置を構成してもよい。
この場合、各半導体モジュール２０１のコレクタ端子２３４および第１エミッタ端子２３５（第２エミッタ端子２３７）に直流電源が接続される。また、各半導体モジュール２０１の共通端子２３６に三相モータのＵ相、Ｖ相およびＷ相のいずれか一相が負荷として接続される。
インバータ装置では、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂが所定のスイッチングパターンで駆動制御される。これにより、直流電圧が三相交流電圧に変換されて、三相モータが正弦波駆動される。
本発明の実施形態は、さらに他の形態で実施することもできる。
前述の各実施形態において、半導体層２は、ｎ－型の半導体基板３１に代えて、ｐ型の半導体基板と、半導体基板の上に形成されたｎ－型エピタキシャル層とを含む積層構造を有していてもよい。この場合、ｐ型の半導体基板が、コレクタ領域３４に対応する。また、ｎ－型のエピタキシャル層が、ドリフト領域３０に対応する。
ｐ型の半導体基板は、シリコン製であってもよい。ｎ－型のエピタキシャル層は、シリコン製であってもよい。ｎ－型のエピタキシャル層は、ｐ型の半導体基板の主面からシリコンをエピタキシャル成長して形成される。
前述各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
この明細書および図面から抽出される特徴の例を以下に示す。
［Ａ１］一方側の第１主面および他方側の第２主面を含む半導体層と、前記半導体層内に形成された第１導電型のドリフト領域と、前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含むダイオード領域と、前記第１主面に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極層を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成され、前記ダイオード領域に引き出された引き出し領域を有する第２導電型のコレクタ領域を含むＩＧＢＴ領域と、を含む、半導体装置。
この半導体装置によれば、ダイオードの逆回復動作時において、ＩＧＢＴ領域およびダイオード領域の境界近傍におけるキャリアの密度を低減させることができる。これにより、ＩＧＢＴ領域およびダイオード領域の境界近傍におけるキャリアの滞留を抑制できるから、逆回復電流を抑制できる。その結果、リカバリー損失の低減を図ることができる。
［Ａ２］前記引き出し領域は、前記第１主面の法線方向に前記第１不純物領域に対向している、Ａ１に記載の半導体装置。
［Ａ３］前記ダイオード領域は、間隔を空けて形成された複数の前記第１不純物領域を含み、前記引き出し領域は、前記第１主面の法線方向に複数の前記第１不純物領域のうちの少なくとも１つに対向している、Ａ１に記載の半導体装置。
［Ａ４］前記ダイオード領域は、前記第１主面において前記第１不純物領域を区画するトレンチを含み、前記引き出し領域は、前記第１主面の法線方向に前記トレンチに対向している、Ａ１～Ａ３のいずれか１つに記載の半導体装置。
［Ａ５］前記ダイオード領域は、複数の前記トレンチを含み、前記引き出し領域は、前記第１主面の法線方向に複数の前記トレンチのうちの少なくとも１つに対向している、Ａ４に記載の半導体装置。
［Ａ６］平面視において、前記ダイオード領域に対する前記引き出し領域の重なり幅は、１μｍ以上２００μｍ以下である、Ａ１～Ａ５のいずれか１つに記載の半導体装置。
［Ａ７］前記半導体層はアクティブ領域を含み、複数の前記ダイオード領域が前記アクティブ領域に形成され、複数の前記ＩＧＢＴ領域が前記アクティブ領域に形成されており、複数の前記ダイオード領域および複数の前記ＩＧＢＴ領域の間の境界線の総延長をＬとし、複数の前記ダイオード領域の総面積をＳＤとし、前記アクティブ領域に対する複数の前記ダイオード領域の分散度をＬｏｇｅ（Ｌ２／ＳＤ）の式で定義したとき、前記分散度が、２以上１５以下である、Ａ１～Ａ６のいずれか１つに記載の半導体装置。
［Ａ８］前記第１主面の上において前記ＩＧＢＴ領域を被覆し、前記ダイオード領域を露出させるダイオード開口を有し、前記第１主面を被覆する被覆部内において前記ダイオード開口の内壁が前記第１主面との間で成す角度が４５°以上９０°以下である絶縁層と、前記絶縁層の上から前記ダイオード開口に入り込み、前記ダイオード領域に電気的に接続された主面電極と、をさらに含む、Ａ１～Ａ７のいずれか１つに記載の半導体装置。
［Ａ９］前記第１主面の上に形成され、前記ダイオード領域を露出させるダイオード開口を有する絶縁層と、前記ダイオード開口内で前記第１不純物領域に直接接続された主面電極と、をさらに含む、Ａ１～Ａ７のいずれか１つに記載の半導体装置。
［Ａ１０］前記第１不純物領域は、前記ボディ領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、Ａ９に記載の半導体装置。
［Ａ１１］前記絶縁層内において前記ダイオード開口の内壁が前記第１主面との間で成す角度が、４５°以上９０°以下である、Ａ９またはＡ１０に記載の半導体装置。
［Ｂ１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層に形成されたＩＧＢＴ領域と、前記ＩＧＢＴ領域に隣り合うように前記半導体層に形成されたダイオード領域と、前記第１主面の上において前記ＩＧＢＴ領域を被覆し、前記ダイオード領域を露出させるダイオード開口を有し、前記第１主面を被覆する被覆部内において前記ダイオード開口の内壁が前記第１主面との間で成す角度が４５°以上９０°以下である絶縁層と、前記絶縁層の上から前記ダイオード開口に入り込み、前記ダイオード領域に電気的に接続された主面電極と、を含む、半導体装置。
ダイオード開口の内壁の角度θが４５°未満の場合、絶縁層においてダイオード領域を被覆する部分に薄膜部が形成される。絶縁層に薄膜部が形成された場合、主面電極は、絶縁層の薄膜部を挟んで第１主面と対向する。この場合、絶縁層の薄膜部に電界が集中する結果、絶縁層の薄膜部を起点に絶縁破壊耐量が低下する可能性がある。
そこで、この半導体装置では、ダイオード開口の内壁の角度θが４５°以上９０°以下となるようにダイオード開口の内壁を形成し、絶縁層に薄膜部が形成されることを抑制している。これにより、不所望な電界集中に起因する絶縁破壊耐量の低下を抑制できる。
［Ｂ２］前記半導体層内に形成された第１導電型のドリフト領域をさらに含む、Ｂ１に記載の半導体装置。
［Ｂ３］前記ダイオード領域は、前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含む、Ｂ２に記載の半導体装置。
［Ｂ４］前記絶縁層は、前記第１不純物領域を被覆する部分を含む、Ｂ３に記載の半導体装置。
［Ｂ５］前記ダイオード領域は、前記第１主面において前記第１不純物領域を区画するダイオード領域分離構造を含む、Ｂ３またはＢ４に記載の半導体装置。
［Ｂ６］前記絶縁層は、前記ダイオード領域分離構造を被覆する部分を含む、Ｂ５に記載の半導体装置。
［Ｂ７］前記ダイオード領域分離構造は、前記第１主面に形成されたトレンチを含む、Ｂ５またはＢ６に記載の半導体装置。
［Ｂ８］前記ＩＧＢＴ領域は、前記第１主面に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極層を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成された第２導電型のコレクタ領域を含む、Ｂ２～Ｂ７のいずれか１つに記載の半導体装置。
［Ｂ９］前記絶縁層に埋め込まれ、前記エミッタ領域に電気的に接続されたプラグ電極をさらに含み、前記主面電極は、前記絶縁層の上において前記プラグ電極を介して前記エミッタ領域に電気的に接続されている、Ｂ８に記載の半導体装置。
［Ｂ１０］前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合い、電気的に浮遊状態に形成された第２導電型のフローティング領域を含む、Ｂ８またはＢ９に記載の半導体装置。
［Ｂ１１］前記ＩＧＢＴ領域は、互いに間隔を空けて形成された複数の前記ＦＥＴ構造、および、前記第１主面の表層部において互いに隣り合う複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記ＩＧＢＴ領域は、前記第１主面において前記フローティング領域を前記ＦＥＴ構造から区画する領域分離構造を含む、Ｂ１０またはＢ１１に記載の半導体装置。
［Ｂ１３］前記ＦＥＴ構造は、前記第１主面に形成されたゲートトレンチ、および、前記ゲートトレンチ内において前記ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向する前記ゲート電極層を含むトレンチゲート構造を有している、Ｂ８～Ｂ１２のいずれか１つに記載の半導体装置。
［Ｂ１４］一方方向に沿って交互に配列された複数の前記ＩＧＢＴ領域および複数の前記ダイオード領域を含むＲＣ－ＩＧＢＴ配列をさらに含み、前記絶縁層は、複数の前記ダイオード領域をそれぞれ露出させる複数の前記ダイオード開口を有している、Ｂ１～Ｂ１３のいずれか１つに記載の半導体装置。
［Ｂ１５］複数の前記ＲＣ－ＩＧＢＴ配列が、前記一方方向に交差する交差方向に沿って互いに間隔を空けて形成されている、Ｂ１４に記載の半導体装置。
［Ｂ１６］複数の前記ＩＧＢＴ領域は、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列され、複数の前記ダイオード領域は、前記一方方向に隣り合う２つの前記ＩＧＢＴ領域の間の領域に介在するように、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列されている、Ｂ１５に記載の半導体装置。
［Ｂ１７］前記ＩＧＢＴ領域は、平面視において四角形状に形成されており、前記ダイオード領域は、平面視において四角形状に形成されている、Ｂ１～Ｂ１６のいずれか１つに記載の半導体装置。
［Ｂ１８］前記第２主面の上に形成され、前記ＩＧＢＴ領域および前記ダイオード領域に電気的に接続された第２主面電極をさらに含む、Ｂ１～Ｂ１７のいずれか１つに記載の半導体装置。
［Ｃ１］一方側の第１主面および他方側の第２主面を含む半導体層と、前記半導体層内に形成された第１導電型のドリフト領域と、前記第１主面に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極層を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成された第２導電型のコレクタ領域を含むＩＧＢＴ領域と、前記第１主面の表層部に形成され、前記ボディ領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含むダイオード領域と、前記第１主面の上において前記第１不純物領域に接続された主面電極と、を含む、半導体装置。この半導体装置によれば、リカバリー損失を抑制できる。
［Ｃ２］前記主面電極は、前記第１不純物領域に直接接続されている、Ｃ１に記載の半導体装置。この半導体装置によれば、順方向電圧の増加を抑制しながら、リカバリー損失を抑制できる。
［Ｃ３］前記第１主面の上に形成され、前記ダイオード領域を露出させるダイオード開口を有する絶縁層をさらに含み、前記主面電極は、前記ダイオード開口内において前記第１不純物領域に接続されている、Ｃ１またはＣ２に記載の半導体装置。
［Ｃ４］前記絶縁層に埋設され、前記エミッタ領域に電気的に接続されたプラグ電極をさらに含み、前記主面電極は、前記絶縁層の上から前記ダイオード開口に入り込み、前記絶縁層の上において前記プラグ電極を介して前記エミッタ領域に電気的に接続されている、Ｃ３に記載の半導体装置。
［Ｃ５］前記プラグ電極は、前記絶縁層に接するバリア電極層、および、前記バリア電極層を挟んで前記絶縁層に埋設された主電極層を含む積層構造を有している、Ｃ４に記載の半導体装置。
［Ｃ６］前記バリア電極層は、チタン層または窒化チタン層を含む単層構造、もしくは、チタン層および窒化チタン層を含む積層構造を有している、Ｃ５に記載の半導体装置。
［Ｃ７］前記主電極層は、タングステンを含む、Ｃ５またはＣ６に記載の半導体装置。
［Ｃ８］前記ＦＥＴ構造は、前記第１主面において前記エミッタ領域を露出させるエミッタトレンチを含み、前記プラグ電極は、前記絶縁層を貫通して前記エミッタトレンチに埋め込まれている、Ｃ４～Ｃ７のいずれか１つに記載の半導体装置。
［Ｃ９］前記ＦＥＴ構造は、前記ボディ領域の表層部において前記エミッタトレンチの底壁に沿う領域に形成され、前記ボディ領域の前記第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、Ｃ８に記載の半導体装置。
［Ｃ１０］前記エミッタトレンチは、前記エミッタ領域を貫通している、Ｃ８またはＣ９に記載の半導体装置。
［Ｃ１１］前記ダイオード領域は、前記ＩＧＢＴ領域に隣り合っている、Ｃ１～Ｃ１０のいずれか１つに記載の半導体装置。
［Ｃ１２］一方方向に沿って交互に配列された複数の前記ＩＧＢＴ領域および複数の前記ダイオード領域を含むＲＣ－ＩＧＢＴ配列をさらに含む、Ｃ１～Ｃ１１のいずれか１つに記載の半導体装置。
［Ｃ１３］複数の前記ＲＣ－ＩＧＢＴ配列が、前記一方方向に交差する交差方向に沿って互いに間隔を空けて形成されている、Ｃ１２に記載の半導体装置。
［Ｃ１４］複数の前記ＩＧＢＴ領域は、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列され、複数の前記ダイオード領域は、前記一方方向に隣り合う２つの前記ＩＧＢＴ領域の間の領域に介在するように、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列されている、Ｃ１３に記載の半導体装置。
［Ｃ１５］前記ＩＧＢＴ領域は、平面視において四角形状に形成されており、前記ダイオード領域は、平面視において四角形状に形成されている、Ｃ１～Ｃ１４のいずれか１つに記載の半導体装置。
［Ｃ１６］前記ＦＥＴ構造は、前記第１主面に形成されたゲートトレンチ、および、前記ゲートトレンチ内において前記ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向する前記ゲート電極層を含むトレンチゲート構造を有している、Ｃ１～Ｃ１５のいずれか１つに記載の半導体装置。
［Ｃ１７］前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合い、電気的に浮遊状態に形成された第２導電型のフローティング領域を含む、Ｃ１～Ｃ１６のいずれか１つに記載の半導体装置。
［Ｃ１８］前記ＩＧＢＴ領域は、互いに間隔を空けて形成された複数の前記ＦＥＴ構造、および、前記第１主面の表層部において互いに隣り合う複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、Ｃ１７に記載の半導体装置。
［Ｃ１９］前記ＩＧＢＴ領域は、前記第１主面において前記フローティング領域を前記ＦＥＴ構造から区画する領域分離構造を含む、Ｃ１７またはＣ１８に記載の半導体装置。
［Ｃ２０］前記ダイオード領域は、前記第１主面において前記第１不純物領域を区画するダイオード領域分離構造を含む、Ｃ１～Ｃ１９のいずれか１つに記載の半導体装置。
［Ｃ２１］前記主面電極は、アルミニウム、銅、アルミニウム－シリコン－銅合金、アルミニウム－シリコン合金、および、アルミニウム－銅合金のうちの少なくとも一種を含む、Ｃ１～Ｃ２０のいずれか１つに記載の半導体装置。
［Ｃ２２］前記第２主面の上に形成され、前記コレクタ領域および前記第２不純物領域に電気的に接続された第２主面電極をさらに含む、Ｃ１～Ｃ２１のいずれか１つに記載の半導体装置。
［Ｄ１］主面を有する半導体層と、互いに隣り合って配列された第１ＩＧＢＴ領域および第１ダイオード領域を含み、前記半導体層に形成された第１ＲＣ－ＩＧＢＴ配列と、互いに隣り合って配列された第２ＩＧＢＴ領域および第２ダイオード領域を含み、前記第１ＲＣ－ＩＧＢＴ配列から間隔を空けて前記半導体層に形成された第２ＲＣ－ＩＧＢＴ配列と、平面視において前記第１ＲＣ－ＩＧＢＴ配列および前記第２ＲＣ－ＩＧＢＴ配列の間の領域に位置するように前記半導体層に形成された温度センサと、前記主面の上において前記第１ＲＣ－ＩＧＢＴ配列および前記第２ＲＣ－ＩＧＢＴ配列の間の領域に形成され、前記第１ＩＧＢＴおよび前記第２ＩＧＢＴのいずれか一方または双方にゲート信号を伝達するゲート配線と、前記主面の上において前記第１ＲＣ－ＩＧＢＴ配列および前記第２ＲＣ－ＩＧＢＴ配列の間の領域に形成され、前記温度センサの制御信号を伝達するセンサ配線と、を含む、半導体装置。
この半導体装置によれば、温度センサによる温度検出精度を高めながら、配線形成面積の縮小を図ることができる。これにより、温度センサによる温度検出精度を高めながら、ＲＣ－ＩＧＢＴ配列の形成可能面積の縮小を抑制できる。
［Ｄ２］前記センサ配線は、前記第１ＲＣ－ＩＧＢＴ配列および前記第２ＲＣ－ＩＧＢＴ配列の間の領域において前記ゲート配線と並走するように形成されている、Ｄ１に記載の半導体装置。
［Ｄ３］前記センサ配線は、前記温度センサの一方側の端部に接続された第１センサ配線、および、前記温度センサの他方側の端部に接続された第２センサ配線を含む、Ｄ１またはＤ２に記載の半導体装置。
［Ｄ４］前記第２センサ配線は、前記第１ＲＣ－ＩＧＢＴ配列および前記第２ＲＣ－ＩＧＢＴ配列の間の領域において前記第１センサ配線と並走するように形成されている、Ｄ３に記載の半導体装置。
［Ｄ５］前記第１ＲＣ－ＩＧＢＴ配列は、一方方向に沿って延び、前記第２ＲＣ－ＩＧＢＴ配列は、前記一方方向に沿って延びている、Ｄ１～Ｄ４のいずれか１つに記載の半導体装置。
［Ｄ６］前記第１ＲＣ－ＩＧＢＴ配列は、交互に配列された複数の前記第１ＩＧＢＴ領域および複数の前記第１ダイオード領域を含む、Ｄ１～Ｄ５のいずれか１つに記載の半導体装置。
［Ｄ７］前記第２ＲＣ－ＩＧＢＴ配列は、交互に配列された複数の前記第２ＩＧＢＴ領域および複数の前記第２ダイオード領域を含む、Ｄ１～Ｄ６のいずれか１つに記載の半導体装置。
［Ｄ８］前記半導体層は、アクティブ領域および前記アクティブ領域外の外側領域を含み、前記第１ＲＣ－ＩＧＢＴ配列、前記第２ＲＣ－ＩＧＢＴ配列および前記温度センサは、前記アクティブ領域に形成されている、Ｄ１～Ｄ７のいずれか１つに記載の半導体装置。
［Ｄ９］前記外側領域において前記主面の上に形成され、前記ゲート配線に電気的に接続されたゲート端子電極と、前記外側領域において前記ゲート端子電極から間隔を空けて前記主面の上に形成され、前記センサ配線に電気的に接続されたセンサ端子電極と、をさらに含む、Ｄ１～Ｄ８のいずれか１つに記載の半導体装置。
前述の［Ａ１］～［Ａ１１］、前述の［Ｂ１］～［Ｂ１８］、前述の［Ｃ１］～［２２］、ならびに、前述の［Ｄ１］～［Ｄ９］は、それらの間で任意の態様で組み合わせられることができる。
この出願は、２０１８年１０月１８日に日本国特許庁に提出された特願２０１８－１９６５１１号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
６ アクティブ領域
８ ＩＧＢＴ領域
９ ダイオード領域
１２ ＲＣ－ＩＧＢＴ配列
１３ エミッタ端子電極
３０ ドリフト領域
３２ コレクタ端子電極
３４ コレクタ領域
３５ ＦＥＴ構造
３６ トレンチゲート構造
３９ ゲートトレンチ
４０ ゲート絶縁層
４１ ゲート電極層
４５ ボディ領域
４６ エミッタ領域
５２ フローティング領域
５３ 領域分離トレンチ構造
６１ カソード領域
６２ アノード領域
７９ 層間絶縁層
８４ ダイオード開口
９１ エミッタプラグ電極
１８１ 半導体装置
Ｄ 分散度
Ｌ 総延長
ＳＡ アクティブ領域の面積
ＳＤ ダイオード領域の面積
ＳＩ ＩＧＢＴ領域の面積
θ ダイオード開口の内壁の角度
Ｘ 第１方向
Ｙ 第２方向
２ 半導体層
３ 第１主面
４ 第２主面
６ アクティブ領域
８ ＩＧＢＴ領域
９ ダイオード領域
１２ ＲＣ－ＩＧＢＴ配列
１３ エミッタ端子電極
３０ ドリフト領域
３２ コレクタ端子電極
３４ コレクタ領域
３５ ＦＥＴ構造
３６ トレンチゲート構造
３９ ゲートトレンチ
４０ ゲート絶縁層
４１ ゲート電極層
４５ ボディ領域
４６ エミッタ領域
５２ フローティング領域
５３ 領域分離トレンチ構造
６１ カソード領域
６２ アノード領域
７９ 層間絶縁層
８４ ダイオード開口
９１ エミッタプラグ電極
１８１ 半導体装置
Ｄ 分散度
Ｌ 総延長
ＳＡ アクティブ領域の面積
ＳＤ ダイオード領域の面積
ＳＩ ＩＧＢＴ領域の面積
θ ダイオード開口の内壁の角度
Ｘ 第１方向
Ｙ 第２方向
Claims (23)
- 一方側の第１主面および他方側の第２主面を有し、アクティブ領域を含む半導体層と、
前記アクティブ領域に形成された複数のＩＧＢＴ領域と、
複数の前記ＩＧＢＴ領域に隣り合うように前記アクティブ領域に形成された複数のダイオード領域と、を含み、
複数の前記ＩＧＢＴ領域および複数の前記ダイオード領域の間の境界線の総延長をＬで表し、複数の前記ダイオード領域の総面積をＳＤで表し、前記アクティブ領域に対する複数の前記ダイオード領域の分散度をＬｏｇｅ（Ｌ２／ＳＤ）の式で定義したとき、前記分散度が、７以上１２以下である、半導体装置。 - 前記アクティブ領域は、温度センサが形成されたセンサ領域をさらに含み、
前記センサ領域は、平面視において前記アクティブ領域の中央部に形成されている、請求項１に記載の半導体装置。 - 前記半導体層は、前記アクティブ領域および前記アクティブ領域の外側の領域であって平面視において前記アクティブ領域の周縁に沿って前記アクティブ領域を取り囲む外側領域を含み、
前記外側領域に形成された複数の端子電極を含む、請求項２に記載の半導体装置。 - 前記複数の端子電極のうちの少なくとも２つは、前記センサ領域を制御する制御信号を伝達するための端子電極である、請求項３に記載の半導体装置。
- 前記アクティブ領域の面積に占める複数の前記ダイオード領域の総面積の割合は、前記アクティブ領域の面積に占める複数の前記ＩＧＢＴ領域の総面積の割合以下である、請求項１～４のいずれか一項に記載の半導体装置。
- 前記アクティブ領域の面積に占める複数の前記ダイオード領域の総面積の割合は、０．４以下である、請求項５に記載の半導体装置。
- 一方方向に沿って交互に配列された複数の前記ＩＧＢＴ領域および複数の前記ダイオード領域を含むＲＣ－ＩＧＢＴ配列をさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
- 複数の前記ＲＣ－ＩＧＢＴ配列が、前記一方方向に交差する交差方向に沿って互いに間隔を空けて形成されている、請求項７に記載の半導体装置。
- 複数の前記ＩＧＢＴ領域は、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列され、
複数の前記ダイオード領域は、前記一方方向に隣り合う２つの前記ＩＧＢＴ領域の間の領域に介在するように、前記一方方向および前記交差方向に沿って互いに間隔を空けて行列状に配列されている、請求項８に記載の半導体装置。 - 複数の前記ＩＧＢＴ領域は、平面視において四角形状に形成されており、
複数の前記ダイオード領域は、平面視において四角形状に形成されている、請求項１～９のいずれか一項に記載の半導体装置。 - 前記半導体層内に形成された第１導電型のドリフト領域をさらに含み、
複数の前記ＩＧＢＴ領域は、前記第１主面に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極層を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成された第２導電型のコレクタ領域をそれぞれ含み、
複数の前記ダイオード領域は、前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域をそれぞれ含む、請求項１～１０のいずれか一項に記載の半導体装置。 - 前記第１不純物領域は、前記ボディ領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、請求項１１に記載の半導体装置。
- 前記第１主面の上に形成され、前記エミッタ領域および前記第１不純物領域に電気的に接続された第１主面電極をさらに含む、請求項１１または１２に記載の半導体装置。
- 前記第１主面の上において複数の前記ＩＧＢＴ領域をそれぞれ被覆し、複数の前記ダイオード領域をそれぞれ露出させる複数のダイオード開口を有する絶縁層をさらに含み、
前記第１主面電極は、複数の前記ダイオード開口内において前記第１不純物領域に電気的に接続されている、請求項１３に記載の半導体装置。 - 前記絶縁層に埋め込まれ、前記エミッタ領域に電気的に接続されたプラグ電極をさらに含み、
前記第１主面電極は、前記絶縁層の上において前記プラグ電極を介して前記エミッタ領域に電気的に接続されている、請求項１４に記載の半導体装置。 - 前記絶縁層内において各前記ダイオード開口の内壁が前記第１主面との間で成す角度が、４５°以上９０°以下である、請求項１４または１５に記載の半導体装置。
- 前記第１主面電極は、前記第１不純物領域に直接接続されている、請求項１３～１６のいずれか一項に記載の半導体装置。
- 前記第２主面の上に形成され、前記コレクタ領域および前記第２不純物領域に電気的に接続された第２主面電極をさらに含む、請求項１１～１７のいずれか一項に記載の半導体装置。
- 前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合い、電気的に浮遊状態に形成された第２導電型のフローティング領域を含む、請求項１１～１８のいずれか一項に記載の半導体装置。
- 前記ＩＧＢＴ領域は、互いに間隔を空けて形成された複数の前記ＦＥＴ構造、および、前記第１主面の表層部において互いに隣り合う複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、請求項１９に記載の半導体装置。
- 前記ＩＧＢＴ領域は、前記第１主面において前記フローティング領域を前記ＦＥＴ構造から区画する領域分離構造を含む、請求項１９または２０に記載の半導体装置。
- 前記ＦＥＴ構造は、前記第１主面に形成されたゲートトレンチ、および、前記ゲートトレンチ内において前記ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向する前記ゲート電極層を含むトレンチゲート構造を有している、請求項１１～２１のいずれか一項に記載の半導体装置。
- 前記コレクタ領域は、前記第２主面の表層部において前記ダイオード領域以外の領域の全域に形成されている、請求項１１に記載の半導体装置。
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