JP2018152426A - 半導体装置 - Google Patents

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彰生 山野
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Abstract

【課題】簡単な構造でＲＣ−ＩＧＢＴのＦＷＤ動作時のＶｆ、およびＦＷＤ逆回復動作時のＩｒｒｍの各特性劣化を防ぐことができること。
【解決手段】半導体装置１００は、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２とを備える。ＩＧＢＴ領域１２１は、複数のトレンチ構造１０４と、トレンチ構造１０４の間に設けられたｐ型ベース領域１０３と、ｐ型ベース領域１０３上に設けられたｎ+型エミッタ領域１０８と、ｎ+型エミッタ領域１０８上に設けられコンタクトホール１１２を含む層間絶縁膜１０９と、コンタクトホール１１２によりｎ+型エミッタ領域１０８と接続するエミッタ電極１１１とを有する。層間絶縁膜１０９は、ＩＧＢＴ領域１２１とＦＷＤ領域１２２との境界ＯのＩＧＢＴ領域１２１側のトレンチ構造１１４の間を覆い絶縁している。
【選択図】図１

Description

この発明は、電力変換装置などに使用される半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進められている。このような電力用半導体装置の用途は、高効率で省電力なインバータ等の電力変換装置であり、モータ制御に不可欠である。
また、電力変換装置全体（ＩＧＢＴを含む関連チップ）の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）の開発も進んでいる（例えば、下記特許文献１参照。）。
また、上記のようなＲＣ−ＩＧＢＴにおいて、ＩＧＢＴ領域とＦＷＤ領域との間にキャリアの拡散長以上の所定幅Ｌを有する分離領域や、分離領域に凹部を設けた構造が開示されている（例えば、下記特許文献２，３参照。）。
国際公開第２０１６／０８０２６９号 特開平５−１５２５７４号公報 特開平１０−３２１８７７号公報
しかしながら、従来のＲＣ−ＩＧＢＴでは、ＩＧＢＴ領域に隣接してＦＷＤ領域が設けられている。この構造におけるＦＷＤの導通動作（ゲートに所定電圧例えば、１５Ｖ印加したダイオード導通状態）の際、ＦＷＤ領域に近接するＩＧＢＴ領域のエミッタ電極へ電子電流が引き抜かれてしまい、その結果、順方向電圧Ｖｆが悪化してしまう。
本発明は上記課題に鑑み、簡単な構造でＲＣ−ＩＧＢＴのＦＷＤ動作時のＶｆ、およびＦＷＤ逆回復動作時のＩｒｒｍの各特性劣化を防ぐことができることを目的とする。
上述した課題を解決し、本発明の目的を達成するために、この発明にかかる半導体装置は、第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域とを備えた半導体装置であって、前記第１素子領域は、前記半導体基板のおもて面側に設けられた複数のトレンチ構造と、該トレンチ構造の間に設けられた第２導電型のベース領域と、該ベース領域上に設けられた第１導電型のエミッタ領域と、該エミッタ領域上に設けられコンタクトホールを含む層間絶縁膜と、該コンタクトホールにより該エミッタ領域と接続するエミッタ電極とを有し、前記層間絶縁膜は、前記第１素子領域と前記第２素子領域との境界の該第１素子領域側の前記トレンチ構造の間を覆い絶縁している。
本発明によれば、簡単な構造でＲＣ−ＩＧＢＴのＦＷＤ動作時のＶｆ、およびＦＷＤ逆回復動作時のＩｒｒｍの各特性劣化を防ぐことができるという効果を奏する。
図１は、実施の形態１のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。 図２は、実施の形態１のＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。 図３は、実施の形態２のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。 図４は、実施の形態２のＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。 図５は、実施の形態３のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。 図６は、実施の形態４のＲＣ−ＩＧＢＴの平面図である。 図７は、比較例に係るＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。 図８は、比較例に係るＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。
以下に添付図面を参照して、この発明にかかる実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ、それが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
また、以下の各実施の形態では、ｎ型を第１導電型、ｐ型を第２導電型として説明する。
（実施の形態１）
図１は、実施の形態１のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。なお、図１において矢印は電子電流を示す。
ＲＣ−ＩＧＢＴでは、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域であるＩＧＢＴ領域１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。
ＭＯＳゲート構造１２０は、ｎ-型半導体基板のおもて面側に形成された複数のトレンチ構造１０４、隣り合うトレンチ構造１０４の間に設けられたｎ型領域１０２及びｐ型ベース領域１０３、ｐ型ベース領域１０３上に設けられたｎ+型エミッタ領域１０８、ｎ+型エミッタ領域１０８上に設けられコンタクトホール１１２を含む層間絶縁膜１０９、コンタクトホール１１２によりｎ+型エミッタ領域１０８と接続するエミッタ電極１１１を含み、コンタクトホール１１２にはタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。トレンチ構造１０４は、トレンチ１１３と、トレンチ１１３の内側に設けられた絶縁膜１０５と、絶縁膜１０５の内側に設けられた電極１１４とを有する。複数のトレンチ構造１０４は、電極１１４がゲート電位に基づくゲートトレンチ構造１０６と、電極１１４がエミッタ電位に基づくまたはフローティング電位であるダミートレンチ構造１０７とを含む。ダミートレンチ構造１０７は、その電極１１４がゲート電位から電気的に分離されているものである。
トレンチ構造１０４（トレンチ１１３）は、半導体装置（半導体ウエハ）１００のおもて面側から見て、例えば、ＩＧＢＴ領域（第１素子領域）１２１と、ダイオードが設けられた第２素子領域であるＦＷＤ領域１２２とが並ぶ幅方向（図１の横方向）と直交する方向（図１の奥行き方向）に延びる方向にストライプ状に配置されている。エミッタ電極１１１は、ＩＧＢＴ領域１２１においてｎ+型エミッタ領域１０８に電気的に接続される。
ｎ型領域１０２は、ＩＧＢＴのターンオン時にｎ-型ドリフト層１０１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト層１０１に少数キャリアを蓄積する機能を有する。ＩＧＢＴ領域１２１には、ゲートトレンチ構造１０６とダミートレンチ構造１０７とが形成される。例えば、ゲートトレンチ構造１０６とダミートレンチ構造１０７とが交互に配置される。ゲートトレンチ構造１０６は、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。多結晶シリコンを不図示のゲートパッドに接続することで電位がゲート電位に固定される。
ダミートレンチ構造１０７も、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。ここでは、ダミートレンチ構造１０７はエミッタ電位に固定される。したがって、ダミートレンチ構造１０７は、ゲートトレンチ構造１０６（ゲート電極）としては機能しない。なお、ダミートレンチ構造１０７は、電位を固定せず、フローティング電位としてもよい。
エミッタ電極１１１、層間絶縁膜１０９、コンタクトプラグ１１０（コンタクトホール１１２）、トレンチ構造１０４、ｐ型ベース領域１０３、ｎ型領域１０２、ｎ-型ドリフト層１０１、ｎ型フィールドストップ層１３０、コレクタ電極１３３は、ＩＧＢＴ領域１２１からＦＷＤ領域１２２にわたって設けられる。これらは、幅方向に所定間隔を有するように設けられていてもよい。ただし、必ずしも所定間隔毎にこれら全てを形成する必要はなく、一部でこれらが形成されていなくてもよいし、そもそも所定間隔毎に設けなくともよい。また境界Ｏ部分では、所定間隔がずれてもよい。なお、ｎ+型エミッタ領域１０８やｐ+型コレクタ領域１３１は、ＩＧＢＴ領域１２１にわたって設けられる。ｐ+型領域１１５やｎ+型カソード領域１３２は、ＦＷＤ領域１２２にわたって設けられる。
ＦＷＤ領域１２２において、各トレンチ構造１０４は、ダミートレンチ構造１０７である。ここでは、ダミートレンチ構造１０７はエミッタ電位に固定される。ｐ型ベース領域１０３上には、ｐ+型領域１１５およびエミッタ電極１１１が設けられ、ＦＷＤのｐ型アノード領域およびアノード電極を兼ねる。エミッタ電極１１１の電極材料としてＡｉ−Ｓｉを用いることで、ＩＧＢＴ領域１２１においてｐ型ベース領域１０３との良好なオーミックコンタクトを実現することができる。また、エミッタ電極１１１の電極材料としてＡｉ−Ｓｉを用いることで、ＦＷＤ領域１２２においてもｐ+型領域１１５（ｐ型アノード領域）との良好なオーミックコンタクトが実現される。なお、ＦＷＤ領域１２２の層間絶縁膜１０９のコンタクトホール１１２にもタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。
図１の構成例においても、ｎ-型半導体基板の裏面側には、深さ方向に複数のｎ型フィールドストップ層１３０が設けられている。また、ｎ型フィールドストップ層１３０の裏面側には、ＩＧＢＴ領域１２１においてｐ+型コレクタ領域１３１、ＦＷＤ領域１２２においてｎ+型カソード領域１３２が設けられている。ただし、ｎ型フィードストップ層１３０を設けない構成、あるいは層数を任意に設けてもよい。なお、ここでは、プロ卜ンを複数回打ち込むことで複数のｎ型フィールドストップ層を形成し、これらの複数のｎ型フィールドストップ層を等価的に１つのブロードなｎ型フィールドストッフ層として作用させている。しかし、リンやヒ素等のｎ型不純物をウェハーの裏面の研削面から照射し、適切な温度でアニールを行うことで、基板内部の深い位置にｎ型フィールドストッフ層を形成してもよいし、これに換えてセレンや硫黄のｎ型フィールドストッフ層を形成してもよい。
ｎ型フィールドストップ層１３０を設けることで、オフ時にｐ型ベース領域１０３とｎ型領域１０２との間のｐｎ接合から伸びる空乏層を止めてｐ+型コレクタ領域１３１に達しないよう抑制し、オン電圧を低減できる。また、ｎ-型ドリフト層１０１の厚さを薄くできる。コレクタ電極１３３は、カソード電極を兼ねており、ｐ+型コレクタ領域１３１およびｎ+型カソード領域１３２に接する。
層間絶縁膜１０９は、ＩＧＢＴ領域１２１とＦＷＤ領域１２２との境界ＯのＩＧＢＴ領域１２１側またはＦＷＤ領域１２２側のトレンチ構造１０４間を覆い絶縁する。実施の形態１では、ＦＷＤ領域１２２に隣接するＩＧＢＴ領域１２１のコンタクト領域を覆う層間絶縁膜１０９ａを境界Ｏ部分から所定幅Ｗを有して形成する。換言すれば、この境界Ｏ部分から所定幅Ｗにおいて、コンタクトホール１１２（コンタクトプラグ１１０）を形成しない。なお、境界Ｏ部分は、例えばｐ+型コレクタ領域１３１とｎ+型カソード領域１３２の境界である。
所定幅Ｗは、例えば、１セル分から数セル分（例えば、５μｍ）である。所定幅Ｗは、増加させるとチャネルが減るため、チャネルに応じた所定幅Ｗを適宜設定する。図１の構成例では、少なくともＦＷＤ領域１２２に近接するＩＧＢＴ領域１２１の２つのトレンチ構造１０４（ゲートトレンチ構造１０６とダミートレンチ構造１０７）の幅を有する層間絶縁膜１０９ａによりエミッタコンタクトを形成しない領域を設ける。
具体的には、半導体装置の製造時において、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法によって、半導体基板のおもて面に層間絶縁膜１０９を形成する。その後、コンタクトホール１１２を形成するエッチングの際に、２つのトレンチ構造（ゲートトレンチ構造１０６とダミートレンチ構造１０７）にかけてレジストマスクを用いてエッチングを防止すればよい。これにより、製造工程を変更せず、レジストマスクを用いた汎用のエッチングで所定幅Ｗ部分の層間絶縁膜１０９ａを形成することができる。
上述のように、ＦＷＤ領域１２２に隣接する所定幅ＷのＩＧＢＴ領域１２１には、コンタクトホール１１２（コンタクトプラグ１１０）相当の構成を形成しない。これにより、ｎ+型エミッタ領域１０８およびｐ型ベース領域１０３とエミッタ電極１１１と間にコンタクトホール１１２（コンタクトプラグ１１０）が存在せず、層間絶縁膜１０９ａでｎ+型エミッタ領域１０８とｐ型ベース領域１０３は絶縁され、エミッタコンタクトが形成されない状態となる。
また、ＩＧＢＴ領域１２１のゲートトレンチ構造１０６に電圧が印加されても、所定幅Ｗ内では層間絶縁膜１０９ａで絶縁されている。したがって、層間絶縁膜１０９ａが電子やホールの移動を抑制する。
これにより、ＦＷＤ動作時の電子電流がＩＧＢＴ領域１２１側に引き抜かれることがなくなる。この際の、電子電流の領域Ａは、境界Ｏを境にしたＦＷＤ領域１２２側となり、ＩＧＢＴ領域１２１側に引き抜かれる電子電流の領域を削減できる。このように、ＦＷＤ動作時に隣接するＩＧＢＴ領域から電子電流の引き抜きがなくなることで、ＦＷＤ動作時のＶｆの悪化を防ぐことができるようになる。
図２は、実施の形態１のＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。実施の形態１のＲＣ−ＩＧＢＴによれば、ＲＣ−ＩＧＢＴの逆回復動作の際のＩｒｒｍの増加を防ぐことができる。
図１及び図２に示したコンタクトホール１１２（コンタクトプラグ１１０）を形成しない構造、すなわち、ＩＧＢＴ領域１２１のＦＷＤ領域１２２に隣接する部分を層間絶縁膜１０９ａにより覆い絶縁した構造により、層間絶縁膜１０９ａが電子やホールの移動を抑制する。
これにより、ＦＷＤ領域１２２に近接するＩＧＢＴ領域１２１のｐ型ベース領域１０３等からのホール注入を防ぐ。このため、ＩＧＢＴ領域１２１のアノード側に近接する領域にキャリアが存在しやすくなる領域Ｂは発生しない。すなわち、ホールが局在する箇所は、境界Ｏを境にしたＦＷＤ領域１２２側となり、ＩＧＢＴ領域１２１側にホールが局在する領域を削減できる。したがって、ＦＷＤの逆回復動作時の逆回復電流（逆回復ピーク電流）Ｉｒｒｍの増加を防ぐことができる。
以上説明した実施の形態１によれば、ＩＧＢＴ領域には、ＦＷＤ領域との境界から所定幅の区間に層間絶縁膜を形成し、コンタクトホール１１２（コンタクトプラグ１１０）を形成しないことにより、ＦＷＤの導通動作時の電子電流がＩＧＢＴ領域に引き抜かれることを防ぎ、Ｖｆの悪化を防ぐことができる。所定幅の層間絶縁膜は、他の領域の層間絶縁膜と同様に同時に簡単に形成でき、特別な工程を必要とせず工程数が増加することなく簡単に製造できる。
また、ＦＷＤの逆回復動作時においても、Ｉｒｒｍの増加を防ぐことができ、ＲＣ−ＩＧＢＴの素子特性の劣化を防ぐことができる。また、トレンチ構造を有するＲＣ−ＩＧＢＴであり、セル密度を向上でき、かつ上記Ｖｆ、Ｉｒｒｍの特性劣化を防ぐことができる。なお、ＩＧＢＴ領域１２１に隣接するＦＷＤ領域１２２のコンタクト領域を覆う不図示の層間絶縁膜を境界Ｏ部分から所定幅を有して形成してもよいし、境界Ｏ部分からいずれか片側のみにコンタクト領域を覆う層間絶縁膜を形成してもよい。
なお、ここではゲートトレンチ構造１０６とダミートレンチ構造１０７とが交互に配置されるものとして説明したが、ゲートトレンチ構造１０６の間に複数のダミートレンチ構造１０７を設けてもよい。このような場合には、ダミートレンチ構造１０７の間の半導体領域（例えばｐ型ベース領域１０３）の直上をコンタクトホール１１２を設けずに層間絶縁膜１０９で覆うことで、オン電圧を下げることが可能である。このダミートレンチ構造１０７間の半導体領域直上の層間絶縁膜で覆われる区間を所定幅Ｗの区間としてもよい。一方、所定幅Ｗの区間において層間絶縁膜１０９ａは少なくともゲートトレンチ構造１０６を覆い絶縁していると更によい。また、所定幅Ｗの区間において層間絶縁膜１０９ａはゲートトレンチ構造１０６とダミートレンチ構造１０７とを覆い絶縁していると更によい。これにより、ＦＷＤ動作時のＶｆの悪化、Ｉｒｒｍの増加を効果的に防ぐことができるようになる。
（実施の形態２）
図３は、実施の形態２のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。実施の形態２は、実施の形態１（図１）で説明した構成の変形例である。図３に示すように、実施の形態２では、実施の形態１と同様に、ＩＧＢＴ領域１２１には、ＦＷＤ領域１２２との境界Ｏから所定幅Ｗを有して層間絶縁膜１０９ａを設ける。すなわち、ｎ+型エミッタ領域１０８とエミッタ電極１１１との間にコンタクトプラグ１１０が存在せず、層間絶縁膜１０９ａでｎ+型エミッタ領域１０８を絶縁する。
一方、実施の形態２では、所定幅Ｗの区間において、トレンチ構造１０４の電極１１４がゲート電位にもエミッタ電位にも固定されず、フローティング電位となる。すなわち、所定幅Ｗの区間のトレンチ構造１０４は、フローティング電位のダミートレンチ構造１０７となる。
フローティング電位のダミートレンチ構造１０７を形成する方法としては、例えば、層間絶縁膜１０９ａの直下に位置するトレンチ１１３に多結晶シリコン等の電極１１４を充填する。そして、トレンチ構造１０４の引き出し部をいずれにも接続せず、層間絶縁膜１０９ａで覆ったままの状態とする。この際、層間絶縁膜１０９ａには、コンタクトホール１１２を開口しない。
このような構成によれば、ＦＷＤ領域１２２に隣接する所定幅ＷのＩＧＢＴ領域１２１のトレンチ構造１０４はエミッタ電極に導通せず、フローティング状態となるため、ＦＷＤ動作時の電子電流がＩＧＢＴ領域１２１側に引き抜かれることがなくなる（電子電流の領域Ａ）。このように、ＦＷＤ動作時に隣接するＩＧＢＴ領域から電子電流の引き抜きがなくなることで、ＦＷＤ動作時のＶｆの悪化を防ぐことができるようになる。なお、層間絶縁膜１０９ａを設ける所定幅Ｗの区間に、フローティング電位のダミートレンチ構造１０７に加えゲートトレンチ構造１０６を設けてもよい。
図４は、実施の形態２のＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。実施の形態２のＲＣ−ＩＧＢＴによれば、ＲＣ−ＩＧＢＴの逆回復動作の際のＩｒｒｍの増加を防ぐことができる。
図４に示したＦＷＤ領域１２２に隣接する所定幅ＷのＩＧＢＴ領域１２１のトレンチ構造１０４の電極をフローティングすることにより、ＦＷＤ領域１２２に近接するＩＧＢＴ領域１２１のｐ型ベース領域１０３等からのホール注入を防ぐ。これにより、ＩＧＢＴ領域１２１のアノード側に近接する領域にキャリアが存在しやすくなる領域Ｂは発生しない。これによりＦＷＤの逆回復動作時の逆回復電流（逆回復ピーク電流）Ｉｒｒｍの増加を防ぐことができる。
以上説明した実施の形態２によれば、ＩＧＢＴ領域には、ＦＷＤ領域との境界から所定幅の層間絶縁膜を形成し、トレンチ構造の電極をフローティングすることにより、ＩＧＢＴ領域ＦＷＤの導通動作時の電子電流がＩＧＢＴ領域に引き抜かれることを防ぎＶｆの悪化を防ぐことができる。また、ＦＷＤの逆回復動作時においても、Ｉｒｒｍの増加を防ぐことができ、ＲＣ−ＩＧＢＴの素子特性の劣化を防ぐことができる。また、トレンチ構造を有するＲＣ−ＩＧＢＴであり、セル密度を向上でき、かつ上記Ｖｆ、Ｉｒｒｍの特性劣化を防ぐことができる。なお、トレンチ構造の電極をフローティングすることにより、ドレイン−ソース間容量Ｃｄｓを少なくできる効果も奏する。
なお、フローティング電位のダミートレンチ構造１０７は、トレンチ構造１０４の引き出し部をいずれにも接続せず層間絶縁膜１０９ａで覆ったままの状態とする他、トレンチ１１３内部を絶縁材で埋めた構成としてもよい。
（実施の形態３）
図５は、実施の形態３のＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。実施の形態３は、実施の形態１，２で説明したｎ+型エミッタ領域１０８の一部を形成しない点が異なる。
実施の形態１，２で説明したように、ＦＷＤ領域１２２に隣接する一部のＩＧＢＴ領域１２１に所定幅Ｗでエミッタコンタクトを形成せず層間絶縁膜１０９ａで覆う構成とした場合、この所定幅Ｗ部分のｎ+型エミッタ領域１０８を形成しない構造としてもよい。ｎ+型エミッタ領域１０８は、製造時におもて面の素子構造として形成されるが、この際に層間絶縁膜１０９ａ直下のｎ+型エミッタ領域１０８のみ形成しない。例えば、ｎ+型エミッタ領域１０８の形成時に、レジストマスクを用いて層間絶縁膜１０９ａ直下のｎ+型エミッタ領域１０８のみ形成しなければよい。
本実施の形態は、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面側において、所定幅Ｗで層間絶縁膜１０９ａで覆われる部分の素子構造を形成しないものである。したがって、ここではｎ+型エミッタ領域１０８のみ形成しないとしたが、ｎ+型エミッタ領域１０８と同様にエミッタ電極１１１に接する不図示のｐ+型コンタクト領域が形成される場合には、この素子構造も形成しなくともよい。また、所定幅Ｗで層間絶縁膜１０９ａで覆われる部分においては、トレンチ構造１０４に挟まれるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０である、ｎ型領域１０２やｐ型ベース領域１０３を形成しなくともよい。
これにより、ＦＷＤ動作時のＶｆの悪化、Ｉｒｒｍの増加を効果的に防ぐことができるようになる。
（実施の形態４）
図６は、実施の形態４のＲＣ−ＩＧＢＴの平面図である。図６に示すように、ＲＣ−ＩＧＢＴの半導体装置１００は、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２がそれぞれ所定幅を有し、幅方向に交互に並んで配置される。
上述した各実施の形態１〜３で説明した層間絶縁膜１０９ａは、ＩＧＢＴ領域１２１内において、幅方向で双方（両端）に隣接するＦＷＤ領域１２２との境界Ｏから所定幅を有して形成すればよい。これにより、複数のＩＧＢＴ領域１２１と、ＦＷＤ領域１２２を有するＲＣ−ＩＧＢＴの半導体装置１００においても、上記同様の作用効果を簡単な構造で得ることができるようになる。
（比較例）
比較例に係るＲＣ−ＩＧＢＴの構成について、ＩＧＢＴとＦＷＤとを同一半導体チップに内蔵して一体化した活性領域の構成を例に説明する。
図７は、比較例に係るＲＣ−ＩＧＢＴの構成およびＦＷＤ動作時の状態を示す断面図である。図７に示すように、比較例に係るＲＣ−ＩＧＢＴでは、ＩＧＢＴ領域１２１と、ＦＷＤ領域１２２は境界Ｏを介して隣接して設けられる。ＩＧＢＴ領域１２１において、ｎ-型ドリフト層１０１となるｎ-型半導体基板のおもて面に、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。
ＭＯＳゲート構造１２０は、複数のトレンチ構造１０４、ｎ型領域１０２、ｐ型ベース領域１０３、ｎ+型エミッタ領域１０８、コンタクトホール１１２を含む層間絶縁膜１０９、エミッタ電極１１１を含み、コンタクトホール１１２にはタングステン（Ｗ）等のコンタクトプラグ１１０が充填される。トレンチ構造１０４は、トレンチ１１３と、トレンチ１１３の内側に設けられた絶縁膜１０５と、絶縁膜１０５の内側に設けられた電極１１４とを有する。複数のトレンチ構造１０４は、電極１１４がゲート電位に基づくゲートトレンチ構造１０６と、電極１１４がエミッタ電位に基づくまたはフローティング電位であるダミートレンチ構造１０７とを含む。
ＩＧＢＴ領域１２１には、ゲートトレンチ構造１０６とダミートレンチ構造１０７とが形成される。例えば、ゲートトレンチ構造１０６とダミートレンチ構造１０７とが交互に配置される。ゲートトレンチ構造１０６は、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。多結晶シリコンを不図示のゲートパッドに接続することで電位がゲート電位に固定される。ダミートレンチ構造１０７も、例えば、絶縁膜１０５を介して内部に多結晶シリコンの電極１１４を充填した構造を有する。ここでは、ダミートレンチ構造１０７はエミッタ電位に固定される。したがって、ダミートレンチ構造１０７は、ゲートトレンチ構造１０６（ゲート電極）としては機能しない。
エミッタ電極１１１、層間絶縁膜１０９、コンタクトプラグ１１０（コンタクトホール１１２）、トレンチ構造１０４、ｐ型ベース領域１０３、ｎ型領域１０２、ｎ-型ドリフト層１０１、ｎ型フィールドストップ層１３０、コレクタ電極１３３は、ＩＧＢＴ領域１２１からＦＷＤ領域１２２にわたって設けられる。ｎ+型エミッタ領域１０８やｐ+型コレクタ領域１３１は、ＩＧＢＴ領域１２１にわたって設けられる。ｐ+型領域１１５やｎ+型カソード領域１３２は、ＦＷＤ領域１２２にわたって設けられる。
ＦＷＤ領域１２２において、各トレンチ構造１０４は、エミッタ電位に固定されるダミートレンチ構造１０７である。ｐ型ベース領域１０３上には、ｐ+型領域１１５およびエミッタ電極１１１が設けられ、ＦＷＤのｐ型アノード領域およびアノード電極を兼ねる。
図７の構成例では、ｎ-型半導体基板の裏面側には、深さ方向に複数のｎ型フィールドストップ層１３０が設けられる。また、ｎ型フィールドストップ層１３０の裏面側には、ＩＧＢＴ領域１２１においてｐ+型コレクタ領域１３１、ＦＷＤ領域１２２においてｎ+型カソード領域１３２が設けられている。コレクタ電極１３３は、カソード電極を兼ねており、ｐ+型コレクタ領域１３１およびｎ+型カソード領域１３２に接する。図７に電子電流が流れる領域Ａを示すが、この領域Ａの境界は、ＦＷＤ領域のカソード電極部分から表面側のＩＧＢＴ領域側に入り込む形で次第に広がっている。
また、図８は、比較例に係るＲＣ−ＩＧＢＴの逆回復動作時の状態を示す図である。図８に示すように、ＲＣ−ＩＧＢＴの逆回復動作の際には、ＦＷＤ領域１２２に近接するＩＧＢＴ領域１２１のエミッタコンタクト部分からホールが注入されてしまい、その結果、ＩＧＢＴ領域１２１のアノード側に近接する領域にもキャリアが存在しやすくなる領域Ｂが生じ、逆回復動作時の逆回復電流（逆回復ピーク電流）Ｉｒｒｍが増加してしまう。上記のようなＦＷＤの導通動作時のＶｆの悪化、および逆回復動作時のＩｒｒｍの増加は、いずれも素子特性を劣化させる。
以上説明した各実施の形態によれば、ＲＣ−ＩＧＢＴのＩＧＢＴ領域には、ＦＷＤ領域との境界から所定幅の区間に層間絶縁膜を形成し、エミッタコンタクトを形成しない構造とした。これにより、ＦＷＤの導通動作時の電子電流がＩＧＢＴ領域に引き抜かれることを防ぎＶｆの悪化を防ぐことができる。所定幅の層間絶縁膜は、他の領域の層間絶縁膜と同様に同時に簡単に形成でき、特別な工程を必要とせず工程数が増加することなく簡単に製造できる。
また、ＦＷＤの逆回復動作時においても、Ｉｒｒｍの増加を防ぐことができ、ＲＣ−ＩＧＢＴの素子特性の劣化を防ぐことができる。また、トレンチ構造を有するＲＣ−ＩＧＢＴであり、セル密度を向上でき、かつ上記Ｖｆ、Ｉｒｒｍの特性劣化を防ぐことができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
以上のように、本発明にかかる半導体装置は、例えば、パワーデバイス等の電力用半導体素子や、産業用のモータ制御やエンジン制御に使用されるパワー半導体素子に有用である。
１００ 半導体装置（ＲＣ−ＩＧＢＴ）
１０１ ｎ-型ドリフト層
１０２ ｎ型領域
１０３ ｐ型ベース領域
１０４ トレンチ構造
１０５ 絶縁膜
１０６ ゲートトレンチ構造
１０７ ダミートレンチ構造
１０８ ｎ+型エミッタ領域
１０９，１０９ａ 層間絶縁膜
１１０ コンタクトプラグ
１１１ エミッタ電極
１１２ コンタクトホール
１１３ トレンチ
１１４ 電極
１１５ ｐ+型領域
１２１ ＩＧＢＴ領域
１２２ ＦＷＤ領域
１３０ ｎ型フィールドストップ層
１３１ ｐ+型コレクタ領域
１３２ ｎ+型カソード領域
１３３ コレクタ電極
Ａ ＦＷＤ動作時の電子電流が流れる領域
Ｂ 逆回復動作時のホール注入によりキャリアが局在する領域
Ｗ エミッタコンタクトを形成しない領域の所定幅

Claims (11)

  1. 第１導電型のドリフト層となる半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域とを備えた半導体装置であって、
    前記第１素子領域は、前記半導体基板のおもて面側に設けられた複数のトレンチ構造と、該トレンチ構造の間に設けられた第２導電型のベース領域と、該ベース領域上に設けられた第１導電型のエミッタ領域と、該エミッタ領域上に設けられコンタクトホールを含む層間絶縁膜と、該コンタクトホールにより該エミッタ領域と接続するエミッタ電極とを有し、
    前記層間絶縁膜は、前記第１素子領域と前記第２素子領域との境界の該第１素子領域側の前記トレンチ構造の間を覆い絶縁している半導体装置。
  2. 複数の前記トレンチ構造、前記層間絶縁膜および前記エミッタ電極は、前記第１素子領域から前記第２素子領域にわたって設けられている請求項１に記載の半導体装置。
  3. 前記層間絶縁膜は、前記第１素子領域の前記第２素子領域に隣接する所定幅の区間を覆い絶縁している請求項２に記載の半導体装置。
  4. 前記層間絶縁膜は、前記第２素子領域の前記第１素子領域に隣接する所定幅の区間を更に覆い絶縁している請求項３に記載の半導体装置。
  5. 複数の前記トレンチ構造は、トレンチと該トレンチの内側に設けられた絶縁膜と該絶縁膜の内側に設けられた電極とを有する請求項２から４のいずれか１項に記載の半導体装置。
  6. 複数の前記トレンチ構造は、ゲート電位に基づく前記電極を有するゲートトレンチ構造と、エミッタ電位に基づくまたはフローティング電位である前記電極を有するダミートレンチ構造とを含み、
    前記第１素子領域には、前記ゲートトレンチ構造と前記ダミートレンチ構造とが形成されている請求項５に記載の半導体装置。
  7. 前記層間絶縁膜は、前記第１素子領域の前記第２素子領域に隣接する所定幅の区間において、前記ゲートトレンチ構造を覆い絶縁している請求項６に記載の半導体装置。
  8. 前記層間絶縁膜は、前記第１素子領域の前記第２素子領域に隣接する所定幅の区間において、前記ゲートトレンチ構造と前記ダミートレンチ構造とを覆い絶縁している請求項６に記載の半導体装置。
  9. 前記第１素子領域の前記第２素子領域に隣接する所定幅の区間には、前記フローティング電位である前記ダミートレンチ構造が設けられている請求項６から８のいずれか１項に記載の半導体装置。
  10. 前記第１素子領域の前記第２素子領域に隣接する所定幅の区間には、前記エミッタ領域が形成されていない請求項３から９のいずれか１項に記載の半導体装置。
  11. 前記第１素子領域と、前記第２素子領域とが交互に並んでいる請求項１から１０のいずれか１項に記載の半導体装置。
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