JP6652515B2 - 半導体装置 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、XYZ直交座標系を用いる。p+形コレクタ領域1から半導体層10(n−形半導体領域11)に向かう方向をZ方向(第1方向)とする。Z方向に対して垂直であり、相互に直交する2方向をX方向(第3方向)およびY方向(第2方向)とする。
以下の説明において、n+、n、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形(第1導電形)とn形(第2導電形)を反転させて各実施形態を実施してもよい。
図2は、図1のA−A’断面を含む斜視断面図である。
図3は、図1のB−B’断面を含む斜視断面図である。
図4は、図1のC−C’断面を含む斜視断面図である。
図5は、実施形態に係る半導体装置100の下面の構造を表す平面図である。
なお、図2では、エミッタ電極31が透過して表されている。
図1〜図5に表すように、半導体装置100は、p+形コレクタ領域1(第1半導体領域)と、n+形カソード領域2(第5半導体領域)と、n形バッファ領域3と、p形ベース領域5(第3半導体領域)と、n+形エミッタ領域6(第4半導体領域)と、p+形コンタクト領域7と、p形アノード領域8(第7半導体領域)と、p+形アノード領域9と、n−形半導体層10と、p+形半導体領域14(第8半導体領域)と、p+形半導体領域15(第10半導体領域)と、ゲート電極20と、ゲート絶縁層21と、フィールドプレート電極25(第4電極)と、絶縁層26(第2絶縁層)と、絶縁層27(第1絶縁層)と、コンタクト部28と、コレクタ電極30(第1電極)と、エミッタ電極31(第2電極)と、ゲートパッド32(第3電極)と、を有する。
p+形コレクタ領域1、n+形カソード領域2、n形バッファ領域3、p形ベース領域5、n+形エミッタ領域6、p+形コンタクト領域7、p形アノード領域8、p+形アノード領域9、およびn−形半導体層10は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。
ゲート電極20、フィールドプレート電極25、およびコンタクト部28は、ポリシリコンなどの導電材料を含む。ゲート絶縁層21、絶縁層26、絶縁層27は、酸化シリコンなどの絶縁材料を含む。コレクタ電極30、エミッタ電極31、およびゲートパッド32は、アルミニウムなどの金属を含む。
エミッタ電極31に対してコレクタ電極30に正の電圧が印加された状態で、ゲート電極20に閾値以上の電圧が印加されると、p形ベース領域5のゲート絶縁層21近傍の領域にチャネル(反転層)が形成され、IGBT領域R1がオン状態となる。このとき、電子が、このチャネルを通ってn+形エミッタ領域6からn−形半導体層10に注入され、正孔が、p+形コレクタ領域1からn−形半導体層10に注入される。その後、ゲート電極20に印加される電圧が閾値よりも低くなると、p形ベース領域5におけるチャネルが消滅し、IGBT領域R1がオフ状態になる。
図6は、参考例に係る半導体装置110の下面の構造を表す平面図である。
図6に表すように、半導体装置110は、半導体装置100との比較において、p+形半導体領域14を有しておらず、代わりにn形バッファ領域3の一部がp+形コレクタ領域1同士の間およびn+形カソード領域2同士の間に設けられている。また、図6には表されていないが、半導体装置110では、図3および図4に表したp+形半導体領域15が設けられていない。
図7は、実施形態に係る半導体装置の特性を表すグラフである。
図5に表す例では、p+形コレクタ領域1およびp+形半導体領域14の周りに、n形バッファ領域3の一部が設けられているが、これに代えて、図8に表すようにp形半導体領域16が設けられていても良い。
p形半導体領域16のp形不純物濃度は、例えば、p+形コレクタ領域1のp形不純物濃度より低い。または、p形半導体領域16のp形不純物濃度は、p+形コレクタ領域1のp形不純物濃度と同じでも良い。p形半導体領域16は、p+形コレクタ領域1およびp+形半導体領域14と一体に形成されても良い。
図9は、実施形態の第1変形例に係る半導体装置200の一部を表す断面図である。
半導体装置200は、p形ベース領域5の上に設けられたn+形エミッタ領域6およびp+形コンタクト領域7の配置と、p形アノード領域8の上に設けられたp+形アノード領域9の配置と、が、半導体装置100と異なる。
図10は、実施形態の第2変形例に係る半導体装置300の下面の構造を表す平面図である。
図11は、図10のA−A’断面を含む斜視断面図である。
図12は、図10のB−B’断面を含む斜視断面図である。
図13は、実施形態の第3変形例に係る半導体装置400の下面の構造を表す平面図である。
図14は、図13のA−A’断面を含む斜視断面図である。
図15は、実施形態の第4変形例に係る半導体装置500の下面の構造を表す平面図である。
図16は、図15のA−A’断面を含む斜視断面図である。
図17は、実施形態の第5変形例に係る半導体装置600の下面の構造を表す平面図である。
図18は、図17のA−A’断面を含む斜視断面図である。
図19は、実施形態の第6変形例に係る半導体装置700の下面の構造を表す平面図である。
図20は、実施形態の第7変形例に係る半導体装置800の下面の構造を表す平面図である。
図21は、図20のA−A’断面を含む斜視断面図である。
図22は、実施形態の第8変形例に係る半導体装置900の下面の構造を表す平面図である。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
Claims (7)
- 第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第2導電形の第4半導体領域と、
前記第2半導体領域の上に設けられ、前記第1半導体領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向において、ゲート絶縁層を介して前記第3半導体領域と対面するゲート電極と、
を有し、前記第2方向と、前記第1方向および前記第2方向に対して垂直な第3方向と、において互いに離間して設けられた複数の第1領域と、
前記第1電極の上に設けられた第2導電形の第5半導体領域と、
前記第5半導体領域の上に設けられた第2導電形の第6半導体領域と、
前記第6半導体領域の上に設けられた第1導電形の第7半導体領域と、
を有し、前記第2方向および前記第3方向において互いに離間して設けられ、前記第2方向において前記複数の第1領域と交互に設けられた複数の第2領域と、
前記第3方向において前記第1半導体領域同士の間および前記第5半導体領域同士の間に設けられ、前記複数の第1半導体領域と電気的に接続された第1導電形の第8半導体領域と、
前記第8半導体領域の上に設けられた第2導電形の第9半導体領域と、
前記第9半導体領域の上に設けられた第1導電形の第10半導体領域と、
前記複数の第3半導体領域、前記複数の第4半導体領域、および前記複数の第7半導体領域の上に設けられ、前記複数の第4半導体領域および前記複数の第7半導体領域と電気的に接続された複数の第2電極と、
前記第10半導体領域の上に第1絶縁層を介して設けられ、前記第2電極同士の間に位置する配線部を有し、前記複数の第2電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第3電極と、
を備え、
前記第10半導体領域は、前記第3方向において前記複数の第1領域のうち隣り合う前記第1領域のうちの一方の前記ゲート電極と他方の前記ゲート電極に挟まれた半導体装置。 - 第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第2導電形の第4半導体領域と、
前記第2半導体領域の上に設けられ、前記第1半導体領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向において、ゲート絶縁層を介して前記第3半導体領域と対面するゲート電極と、
を有し、前記第2方向と、前記第1方向および前記第2方向に対して垂直な第3方向と、において互いに離間して設けられた複数の第1領域と、
前記第1電極の上に設けられた第2導電形の第5半導体領域と、
前記第5半導体領域の上に設けられた第2導電形の第6半導体領域と、
前記第6半導体領域の上に設けられた第1導電形の第7半導体領域と、
を有し、前記第2方向および前記第3方向において互いに離間して設けられ、前記第2方向において前記複数の第1領域と交互に設けられた複数の第2領域と、
前記第3方向において前記第1半導体領域同士の間および前記第5半導体領域同士の間に設けられ、前記複数の第1半導体領域と電気的に接続された第1導電形の第8半導体領域と、
前記第8半導体領域の上に設けられた第2導電形の第9半導体領域と、
前記第9半導体領域の上に設けられた第1導電形の第10半導体領域と、
前記複数の第3半導体領域、前記複数の第4半導体領域、および前記複数の第7半導体領域の上に設けられ、前記複数の第4半導体領域および前記複数の第7半導体領域と電気的に接続された複数の第2電極と、
前記第10半導体領域の上に第1絶縁層を介して設けられ、前記第2電極同士の間に位置する配線部を有し、前記複数の第2電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第3電極と、
を備え、
前記第8半導体領域は、前記第3方向において前記第5半導体領域同士の間に位置する第1部分を有し、
前記第1部分の前記第3方向における長さは、200μm以上である半導体装置。 - 第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第3半導体領域の上に設けられた第2導電形の第4半導体領域と、
前記第2半導体領域の上に設けられ、前記第1半導体領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向において、ゲート絶縁層を介して前記第3半導体領域と対面するゲート電極と、
を有し、前記第2方向と、前記第1方向および前記第2方向に対して垂直な第3方向と、において互いに離間して設けられた複数の第1領域と、
前記第1電極の上に設けられた第2導電形の第5半導体領域と、
前記第5半導体領域の上に設けられた第2導電形の第6半導体領域と、
前記第6半導体領域の上に設けられた第1導電形の第7半導体領域と、
を有し、前記第2方向および前記第3方向において互いに離間して設けられ、前記第2方向において前記複数の第1領域と交互に設けられた複数の第2領域と、
前記第3方向において前記第1半導体領域同士の間および前記第5半導体領域同士の間に設けられ、前記複数の第1半導体領域と電気的に接続された第1導電形の第8半導体領域と、
前記第8半導体領域の上に設けられた第2導電形の第9半導体領域と、
前記第9半導体領域の上に設けられた第1導電形の第10半導体領域と、
前記複数の第3半導体領域、前記複数の第4半導体領域、および前記複数の第7半導体領域の上に設けられ、前記複数の第4半導体領域および前記複数の第7半導体領域と電気的に接続された複数の第2電極と、
前記第10半導体領域の上に第1絶縁層を介して設けられ、前記第2電極同士の間に位置する配線部を有し、前記複数の第2電極と離間して設けられ、前記複数のゲート電極と電気的に接続された第3電極と、
を備え、
前記第8半導体領域の一部は、前記第2領域を前記第3方向に延び、
前記第8半導体領域の前記一部は、前記第2方向において、前記第5半導体領域同士の間に設けられた半導体装置。 - 前記第10半導体領域は、前記複数の第3半導体領域および前記複数の第7半導体領域と電気的に接続されている請求項1〜3のいずれか1つに記載の半導体装置。
- 前記第8半導体領域は、前記第3方向において複数設けられ、
それぞれの前記第8半導体領域は、前記第3方向において隣り合う前記第1半導体領域同士の間、及び、前記第3方向において隣り合う前記第5半導体領域同士の間に設けられた請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第10半導体領域の第1導電形のキャリア濃度は、前記第3半導体領域の第1導電形のキャリア濃度よりも高く、前記第7半導体領域の第1導電形のキャリア濃度よりも高い請求項1〜5のいずれか1つに記載の半導体装置。
- 前記第10半導体領域の前記第1方向における長さは、前記ゲート電極の前記第1方向における長さよりも長い請求項1〜6のいずれか1つに記載の半導体装置。
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