JP2023017246A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】スイッチング素子におけるゲート電極の抵抗値の調整が容易な内蔵ゲート抵抗領域を有する半導体装置を得る。【解決手段】４本の内蔵ゲート抵抗トレンチ８は全て実用内蔵ゲート抵抗トレンチとして機能する。４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、一方端部は配線用コンタクト９Ｌを介してゲート配線３の配線側コンタクト領域３０と電気的に接続され。他方端部は、パッド用コンタクト９Ｐを介してゲートパッド４のパッド側コンタクト領域４０と電気的に接続される。４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。【選択図】図６

Description

本開示は、絶縁ゲート構造のスイッチング素子を有する半導体装置に関し、特に、スイッチング素子のゲート電極用の内蔵ゲート抵抗値の調整が容易な半導体装置及びその製造方法に関する。
近年、電力用半導体素子として、ＩＧＢＴ，ＭＯＳＦＥＴ等の絶縁ゲート構造のスイッチング素子が採用されている。当該スイッチング素子のスイッチング速度を制御するため、チップ上に集積された抵抗素子が、スイッチング素子のゲート電極用の内蔵ゲート抵抗として用いられる場合がある。
例えば、特許文献１にはトレンチ型内蔵ゲート抵抗をゲート電極用の内蔵ゲート抵抗として形成することにより、ゲート電流密度を抑制しつつ、平面視した内蔵ゲート抵抗の面積を低減する構造が提案されている。
特開２０１３－０６２５２３号公報
しかしながら、特許文献１等で開示された従来の構造ではトレンチ型内蔵ゲート抵抗と、セル部内に形成されたスイッチング素子のゲート電極とをポリシリコン配線で接続することが一般的であった。なお、ゲート電極はトレンチゲート構造を呈している。
このため、ゲート電極の抵抗値を制御するためにトレンチ、ポリシリコン配線、コンタクトといった複数のパターンを変更する必要があり抵抗値の調整が容易でないという問題点があった。なぜなら、複数のパターンに対応して複数のマスクを準備する必要があるからである。なお、トレンチにはトレンチ型内蔵ゲート抵抗とスイッチング素子のトレンチゲートとが該当する。
さらに、従来の構造では、内蔵ゲート抵抗領域の周辺に比較的膜厚が厚い熱酸化膜を有しているため、内蔵ゲート抵抗領域に応力がかかりやすいという問題点もあった。なお、熱酸化膜はフィールド酸化膜やＬＯＣＯＳとして用いられる。
本開示は、上記のような問題点を解決するためになされたもので、スイッチング素子のゲート電極に電気的に接続され、抵抗値の調整が容易な内蔵ゲート抵抗領域を有する半導体装置を得ることを目的とする。
本開示の半導体装置は、絶縁ゲート構造のスイッチング素子を含む半導体装置であって、前記スイッチング素子は第１の導電型の半導体基板に設けられ、前記半導体基板上に層間絶縁膜を介して設けられ、前記スイッチング素子のゲート電極と電気的に接続されるゲート配線と、前記半導体基板上に前記層間絶縁膜を介して設けられ、表面が露出した電気的接続領域を有するゲートパッドと、前記ゲート配線と前記ゲートパッドとを電気的に接続する内蔵ゲート抵抗領域とを備え、前記内蔵ゲート抵抗領域は、前記ゲート配線及び前記ゲートパッド間に並列に接続されるＮ（Ｎ≧２）個の部分内蔵ゲート抵抗領域を含み、前記Ｎ個の部分内蔵ゲート抵抗領域はそれぞれ、前記ゲート配線及び前記ゲートパッド間に並列に接続されるＭ（Ｍ≧２）個の内蔵ゲート抵抗トレンチを含み、前記ゲート配線は前記Ｍ個の内蔵ゲート抵抗トレンチと平面視して重複する配線側コンタクト領域を有し、前記ゲートパッドは前記Ｍ個の内蔵ゲート抵抗トレンチと平面視して重複するパッド側コンタクト領域を有し、前記Ｍ個の内蔵ゲート抵抗トレンチはそれぞれ前記半導体基板内に埋め込まれており、前記Ｍ個の内蔵ゲート抵抗トレンチのうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能し、Ｋ個の実用内蔵ゲート抵抗トレンチは、それぞれ前記層間絶縁膜を貫通して設けられる配線用コンタクトを介して前記ゲート配線の前記配線側コンタクト領域と電気的に接続され、前記層間絶縁膜を貫通して設けられるパッド用コンタクトを介して前記ゲートパッドの前記パッド側コンタクト領域と電気的に接続され、前記Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれにおいて、前記配線用コンタクトと前記パッド用コンタクトとの間にゲート電流経路が設けられ、前記ゲート電流経路における前記配線用コンタクトと前記パッド用コンタクトとの間の距離がコンタクト間距離として規定される。
本開示の半導体装置は、Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれにおいて、配線用コンタクトとパッド用コンタクトとの間にゲート電流経路が設けられ、ゲート電流経路における配線用コンタクトとパッド用コンタクトとの間の距離がコンタクト間距離として規定されている。
したがって、Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれのゲート電流経路の抵抗値を、コンタクト間距離によって調整することができる。さらに、実用内蔵ゲート抵抗トレンチの個数Ｋを調整することにより、Ｎ個の部分内蔵ゲート抵抗領域それぞれの抵抗値を調整することができる。
その結果、本開示の半導体装置は、Ｎ個の部分内蔵ゲート抵抗領域を含む内蔵ゲート抵抗領域の抵抗値を、上記コンタクト間距離及び実用内蔵ゲート抵抗トレンチの個数Ｋに基づき、製造時において比較的簡単に調整することができる。
実施の形態１の半導体装置における第１の態様の平面構造を模式的に示す説明図である。 実施の形態１の第２の態様の平面構造を模式的に示す説明図である。 実施の形態１の第３の態様の平面構造を模式的に示す説明図である。 図１～図３で示したセル領域に設けられるＩＧＢＴの断面構造を示す断面図である。 図１で示したゲートパッド周辺領域の詳細構造を模式的に示す説明図である。 図５の内蔵ゲート抵抗周辺領域を拡大して示す平面図である。 図６のＡ－Ａ断面における断面構造を示す断面図である。 実施の形態２の半導体装置において、内蔵ゲート抵抗トレンチの抵抗値依存性を示すグラフである。 実施の形態３の半導体装置において、内蔵ゲート抵抗周辺領域を拡大して示す平面図である。 実施の形態４の半導体装置において、内蔵ゲート抵抗周辺領域を拡大して示す平面図である。 実施の形態５の半導体装置において、内蔵ゲート抵抗周辺領域を拡大して示す平面図である。 実施の形態６の半導体装置において、内蔵ゲート抵抗周辺領域を拡大して示す平面図である。 実施の形態７の半導体装置において、ゲートパッド周辺領域の詳細構造を模式的に示す説明図である。 実施の形態８の半導体装置において、ゲートパッド周辺領域の詳細構造を模式的に示す説明図である。 実施の形態９に関し、図６のＡ－Ａ断面における断面構造を示す断面図である。 実施の形態１０に関し、図６のＡ－Ａ断面における断面構造を示す断面図である。 実施の形態１１に関し、図６のＢ－Ｂ断面における断面構造を示す断面図である。
＜実施の形態１＞
図１～図３はそれぞれ本開示の実施の形態１の半導体装置の平面構造を模式的に示す説明図である。図１で示す半導体装置１０１Ａは実施の形態１の第１の態様であり、図２で示す半導体装置１０１Ｂは実施の形態１の第２の態様であり、図３で示す半導体装置１０１Ｃは実施の形態１の第３の態様である。以下、半導体装置１０１Ａ～１０１Ｃを総称する場合、単に「半導体装置１０１」と標記する場合がある。
これらの図に示すように、半導体装置１０１は、セル領域１、ゲート配線３、ゲートパッド４、内蔵ゲート抵抗領域５及び終端領域６を主要構成要素として含んでいる。
セル領域１は一部のセル欠落領域を除き、平面視して角部が丸められた矩形状を呈している。半導体装置１０１はセル領域１内に絶縁ゲート構造のスイッチング素子としてＩＧＢＴを有している。
図１で示す第１の態様の半導体装置１０１Ａにおいて、セル領域１が形成されていないセル欠落領域には、セル領域１の図中上方から中央にかけて縦断するゲート配線３とゲートパッド周辺領域Ａ１とが設けられている。ゲートパッド周辺領域Ａ１はセル領域１の下方の中央部に配置される。
図２で示す第２の態様半導体装置１０１Ｂにおいて、セル欠落領域にはゲートパッド周辺領域Ａ２が設けられる。ゲートパッド周辺領域Ａ２は図中左下方に配置される。図３で示す第３の態様の半導体装置１０１Ｃでおいて、セル欠落領域には、上方中央及び下方中央それぞれを縦断するゲート配線３とゲートパッド周辺領域Ａ３とが設けられている。ゲートパッド周辺領域Ａ３は図中中央に配置される。
ゲートパッド周辺領域Ａ１～Ａ３はそれぞれ、平面視して中央にゲートパッド４が設けられ、平面視してゲートパッド４の外周を囲んで内蔵ゲート抵抗領域５が設けられ、平面視して内蔵ゲート抵抗領域５の外周を囲んでゲート配線３が設けられる。
半導体装置１０１のセル領域１には、図１～図３では図示しないＩＧＢＴ５０が設けられ、セル領域１内において、ＩＧＢＴ５０のゲート電極であるトレンチゲート２が図中横方向に延びて設けられる。
ゲート配線３はセル領域１の外周領域にも設けられ、トレンチゲート２と電気的に接続される。
ゲートパッド４は表面が露出した電気的接続領域を有している。この電気的接続領域で外部との電気的接続を図ることができる。前述したように、ゲートパッド４の周辺を囲んで内蔵ゲート抵抗領域５が設けられ、内蔵ゲート抵抗領域５を囲んでゲート配線３が設けられる。
ゲート配線３とゲートパッド４とは内蔵ゲート抵抗領域５を介して電気的に接続される。さらに、ゲート配線３の周辺領域を囲んで終端領域６が設けられる。
ゲート配線３は、半導体装置１０１Ａや半導体装置１０１Ｃのように、セル領域１の全周に設けられてもよく、半導体装置１０１Ｂのようにセル領域１の外周の一部に設けられても良い。半導体装置１０１Ｂではセル領域１の図中上辺の周辺領域には設けられていない。
また、半導体装置１０１Ａや半導体装置１０１Ｃのように、セル領域１の図中中央を縦断するようにゲート配線３を設けてもよい。
ゲートパッド４は、半導体装置１０１Ａのように、セル領域１の図中下方中央に配置されてもよく、半導体装置１０１Ｃのようにセル領域１の図中中央部に配置されていてもよく、半導体装置１０１Ｂのようにセル領域１の図中下方左の角部に配置されていてもよい。
図４はセル領域１に設けられるＩＧＢＴ５０の断面構造を示す断面図である。
図４に示すように、半導体基板１１は、上方から下方にかけて、ベース層２２を含むドリフト層２１からコレクタ層２６までの範囲を含んでいる。なお、ベース層２２は上層に形成されるエミッタ層２３及びコンタクト層２４を含んでいる。
図４において、ベース層２２を含むドリフト層２１の紙面上端を半導体基板１１の第１主面、コレクタ層２６の紙面下端を半導体基板１１の第２主面と呼ぶ。半導体基板１１の第１主面は、半導体装置１０１のおもて面側の主面であり、半導体基板１１の第２主面は、半導体装置１０１の裏面側の主面である。
このように、半導体基板１１は、ドリフト層２１、バッファ層２５、及びコレクタ層２６を含んでいる。
第１の導電型であるｎ型のドリフト層２１の第２主面側に隣接してバッファ層２５が設けられている。バッファ層２５は、ｎ型の不群物濃度がドリフト層２１より高いｎ＋型を呈している。
バッファ層２５の第２主面側に隣接してコレクタ層２６が設けられる。コレクタ層２６は第２の導電型であるｐ型の不純物濃度が比較的高いｐ＋型を呈している。コレクタ層２６の第２主面上にコレクタ電極２８が設けられる。
ドリフト層２１内の第１主面側にベース層２２が設けられる。ベース層２２は第２の導電型であるｐ型を呈している。
半導体基板１１の第１主面からエミッタ層２３及びベース層２２を貫通し、ドリフト層２１に達する複数のトレンチゲート２が形成されている。複数のトレンチゲート２は、ゲートトレンチ絶縁膜となるゲート絶縁膜２ａを介して埋込ゲート電極となる埋込ゲート電極２ｂが設けられる。
ベース層２２内の第１主面側に複数のｎ＋型のエミッタ層２３が設けられる。複数のエミッタ層２３はそれぞれ、複数のトレンチゲート２のうち対応するトレンチゲート２に隣接して設けられる。
互いに隣接する埋込ゲート電極２ｂ，２ｂ間において、ベース層２２内の第１主面側にｐ＋型のコンタクト層２４が設けられる。コンタクト層２４は両側に存在する一対のエミッタ層２３それぞれと接触するように設けられる。なお、エミッタ層２３とコンタクト層２４とはトレンチゲート２の延伸方向に沿って交互に形成するようにしても良い。
さらに、複数のトレンチゲート２の第１主面上に層間絶縁膜１０が設けられる。
エミッタ電極２７は層間絶縁膜１０を介して半導体基板１１の第１主面上の全体領域に設けられる。したがって、エミッタ電極２７は、エミッタ層２３及びコンタクト層２４と電気的に接続される。
上述した、トレンチゲート２、ドリフト層２１、ベース層２２、エミッタ層２３、コンタクト層２４、バッファ層２５、コレクタ層２６、エミッタ電極２７、及びコレクタ電極２８を主要構成要素してＩＧＢＴ５０が構成される。図４で示す構造では、ＩＧＢＴ５０はｎチャネル型のＩＧＢＴとなり、絶縁ゲート構造のスイッチング素子となる。
なお、図１～図３で示すトレンチゲート２は、正確には埋込ゲート電極２ｂを意味している。
図５はゲートパッド周辺領域Ａ１の詳細構造を模式的に示す説明図である。なお、ゲートパッド周辺領域Ａ２及びＡ３それぞれの詳細構造もゲートパッド周辺領域Ａ１と同様となる。以下では、ゲートパッド周辺領域Ａ１を代表して説明する。
同図に示すように、ゲートパッド４は、中央に設けられるパッド主要領域４Ｍと、パッド主要領域４Ｍからゲート配線３に向かう方向に延在して設けられる４つのパッド側コンタクト領域４０とを有している。
パッド主要領域４Ｍは平面視して矩形状を呈し、表面が露出した電気的接続領域となり、パッド主要領域４Ｍにて外部との電気的接続が行える。
同図に示すように、ゲート配線３はゲートパッド４の外周に沿って設けられる外周配線領域３Ｐと、外周配線領域３Ｐからゲートパッド４に向かう方向に延在して設けられる４つの配線側コンタクト領域３０を有している。４つの配線側コンタクト領域３０と４つのパッド側コンタクト領域４０とは１対１に対応している。
４つの配線側コンタクト領域３０及び４つのパッド側コンタクト領域４０のうち、対応する配線側コンタクト領域３０、パッド側コンタクト領域４０間に内蔵ゲート抵抗ユニット７が設けられる。したがって、４つの内蔵ゲート抵抗ユニット７は４つの配線側コンタクト領域３０及び４つのパッド側コンタクト領域４０に１対１に対応して設けられる。内蔵ゲート抵抗ユニット７によって対応する配線側コンタクト領域３０，パッド側コンタクト領域４０間を電気的に接続している。
４個の内蔵ゲート抵抗ユニット７はＮ（Ｎ≧２）個の部分内蔵ゲート抵抗領域として機能し、平面視してパッド主要領域４Ｍの４辺に対向して設けられ、第１～第４の部分内蔵ゲート抵抗領域に分類される。実施の形態１では、｛Ｎ＝４｝となる。
実施の形態１では４個の内蔵ゲート抵抗ユニット７は同一の抵抗値Ｒ０を有している。なお、４個の内蔵ゲート抵抗ユニット７の一部の抵抗値を異なる値に設定しても良い。
図６は図５の内蔵ゲート抵抗周辺領域Ｂ１を拡大して示す平面図である。図７は図６のＡ－Ａ断面における断面構造を示す断面図である。図６及び図７それぞれにＸＹＺ直交座標系を記している。
これらの図に示すように、ゲートパッド４において、パッド主要領域４Ｍから－Ｙ方向に延在してパッド側コンタクト領域４０が設けられ、ゲート配線３において、外周配線領域３Ｐから＋Ｙ方向に延在して配線側コンタクト領域３０が設けられる。パッド側コンタクト領域４０と配線側コンタクト領域３０とは平面視して互いに重複することなく設けられる。
実施の形態１の半導体装置１０１では、外周配線領域３Ｐ外に配線側コンタクト領域３０に設けられ、パッド主要領域４Ｍ外にパッド側コンタクト領域４０が設けられるため、ゲート配線３とゲートパッド４との間のパッド配線間距離Ｗｍは比較的短くなる。
平面視してパッド側コンタクト領域４０から配線側コンタクト領域３０にかけて４本の内蔵ゲート抵抗トレンチ８が設けられる。４本の内蔵ゲート抵抗トレンチ８はそれぞれ平面視して矩形状を呈しており、Ｘ方向に延びた長辺と、Ｙ方向に延びた短辺とを有している。
図６に示すように、４本の内蔵ゲート抵抗トレンチ８は同一形状を呈しており、各内蔵ゲート抵抗トレンチ８は短辺方向に一定の抵抗トレンチ幅Ｗｒを有している。４本の内蔵ゲート抵抗トレンチ８の一部は平面視してパッド側コンタクト領域４０と重複し、他の一部は平面視して配線側コンタクト領域３０と重複している。
このように、ゲート配線３は、Ｍ（Ｍ≧２）個の内蔵ゲート抵抗トレンチ８と平面視して重複する配線側コンタクト領域３０を有し、ゲートパッド４は、Ｍ個の内蔵ゲート抵抗トレンチ８と平面視して重複するパッド側コンタクト領域４０を有している。図６で示す例では、｛Ｍ＝４｝となる。
図７に示すように、内蔵ゲート抵抗トレンチ８は、第１の導電型であるｎ型の半導体基板１１内に埋め込まれており、トレンチ絶縁膜８ａ及びトレンチ電極８ｂを主要構成要素として含んでいる。説明の都合上、図７で示す半導体基板１１として、図４で示したドリフト層２１に対応する領域のみを示している。
なお、内蔵ゲート抵抗トレンチ８に関する抵抗トレンチ幅Ｗｒやコンタクト間距離Ｌｒ等のパラメータは、正確には抵抗成分となるトレンチ電極８ｂに関するパラメータとなる。具体的には、抵抗トレンチ幅Ｗｒは正確にはトレンチ電極８ｂの形成幅となり、コンタクト間距離Ｌｒは正確にはトレンチ電極８ｂにおけるパッド用コンタクト９Ｐ，配線用コンタクト９Ｌ間の距離となる。
トレンチ電極８ｂは抵抗トレンチ深さＤｒを有し、トレンチ電極８ｂの全周を覆うようにトレンチ絶縁膜８ａが設けられる。したがって、トレンチ電極８ｂは、半導体基板１１と電気的接続関係を有さない。
内蔵ゲート抵抗トレンチ８の電気的接続は、正確には内蔵ゲート抵抗トレンチ８内の抵抗成分となるトレンチ電極８ｂによって行われる。本明細書中では、説明の都合上、「内蔵ゲート抵抗トレンチ８の電気的接続」として説明する場合がある。
図７に示すように、トレンチゲート２を含む半導体基板１１の第１主面上に層間絶縁膜１０が設けられ、層間絶縁膜１０上にゲート配線３及びゲートパッド４が設けられる。
なお、図６では層間絶縁膜１０の図示を省略している。さらに、４本の内蔵ゲート抵抗トレンチ８の形状及び内蔵ゲート抵抗コンタクト９の位置を明確に示すべく、図６において、４本の内蔵ゲート抵抗トレンチ８上に存在する配線側コンタクト領域３０の一部及びパッド側コンタクト領域４０の一部の図示を省略している。
図６で示す構造では、４本の内蔵ゲート抵抗トレンチ８は全て実用内蔵ゲート抵抗トレンチとして機能する。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとなる。実施の形態１では、｛Ｋ＝Ｍ＝４｝となる。
図６及び図７に示すように、４本の内蔵ゲート抵抗トレンチ８それぞれの－Ｘ側の一方端部は、層間絶縁膜１０を貫通して設けられる配線用コンタクト９Ｌを介してゲート配線３の配線側コンタクト領域３０と電気的に接続される。
４本の内蔵ゲート抵抗トレンチ８それぞれの＋Ｘ側の他方端部は、層間絶縁膜１０を貫通して設けられるパッド用コンタクト９Ｐを介してゲートパッド４のパッド側コンタクト領域４０と電気的に接続される。
以下、配線用コンタクト９Ｌ及びパッド用コンタクト９Ｐを総称する場合は、「内蔵ゲート抵抗コンタクト９」と呼ぶ場合がある。すなわち、内蔵ゲート抵抗コンタクト９は配線用コンタクト９Ｌ及びパッド用コンタクト９Ｐを含んでいる。
したがって、各々が実用内蔵ゲート抵抗トレンチとして機能する４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、パッド用コンタクト９Ｐと配線用コンタクト９Ｌとの間にゲート電流経路が設けられ、ゲート電流経路における配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。
したがって、１単位の内蔵ゲート抵抗ユニット７の抵抗値Ｒ０は、上述したパラメータ｛Ｌｒ，Ｋ，Ｗｒ，Ｄｒ｝を用いて以下の式(1)を満足する特性を有する。なお、実施の形態１では、抵抗トレンチ幅Ｗｒは深さ方向に一定であることを前提としている。
Ｒ０∝Ｌｒ／（Ｋ×Ｓｒ）…(1)
なお、式(1)において、｛Ｓｒ＝Ｗｒ×Ｄｒ｝であり、ＳｒはＹＺ平面における断面積である。
実施の形態１ではトレンチ電極８ｂが直方体構造であることを前提としており、ＹＺ平面における断面は矩形状になり、断面積Ｓｒは矩形の面積となる。
ここで、実用内蔵ゲート抵抗トレンチの個数Ｋは、内蔵ゲート抵抗コンタクト９の有無によって、製造時に｛１～Ｍ｝の範囲で調整することができる。例えば、４本の内蔵ゲート抵抗トレンチ８のうち１本の内蔵ゲート抵抗トレンチ８において、内蔵ゲート抵抗コンタクト９によるゲート配線３及びゲートパッド４との電気的接続を省略することにより、実用内蔵ゲート抵抗トレンチの個数Ｋを“３”に設定することができる。
具体的には、内蔵ゲート抵抗コンタクト９形成用のパターニングマスクを変更し、１本の内蔵ゲート抵抗トレンチ８において内蔵ゲート抵抗コンタクト９が形成されないようにすることができる。
加えて、コンタクト間距離Ｌｒは、配線用コンタクト９Ｌ及びパッド用コンタクト９Ｐのうち、少なくとも一方の配置を変更することにより比較的簡単に変更することができる。
具体的には、内蔵ゲート抵抗コンタクト９形成用のパターニングマスクを変更し、４本の内蔵ゲート抵抗トレンチ８に電気的に接続される内蔵ゲート抵抗コンタクト９の形成位置を変更することができる。
このように、半導体装置１０１の製造時において、実用内蔵ゲート抵抗トレンチの個数Ｋ及びコンタクト間距離Ｌｒを変更することにより、１単位の内蔵ゲート抵抗ユニット７の抵抗値Ｒ０を比較的容易に調整することができる。
また、層間絶縁膜１０はＢＰＳＧ(Boron Phospho Silicate Glass)膜やＴＥＯＳ(tetraethylorthosilicate)酸化膜等のＣＶＤ(Chemical Vapor Deposition)膜であり、熱酸化法で形成されるシリコン酸化膜等の熱酸化膜とは異なる。なお、ＣＶＤ膜とはＣＶＤ法で形成される膜を意味し、熱酸化膜は熱酸化法により形成される酸化膜を意味する。なお、ＣＶＤ膜として、他にＢＰＴＥＯＳ(Boro－Phospho Tetraethylorthosilicate)酸化膜、ＰＳＧ（Phospho Silicate Glass）膜、酸化アルミニウム(Ａｌ２Ｏ３)及び酸化ハフニウム(ＨｆＯ２)が考えられる。
層間絶縁膜１０を熱酸化膜とした場合、比較的膜厚が厚い熱酸化膜に起因する応力が発生し、内蔵ゲート抵抗ユニット７の抵抗値Ｒ０が変動する恐れがある。
実施の形態１では、層間絶縁膜１０をＣＶＤ膜としている。ＣＶＤ膜及び熱酸化膜を同一膜厚で形成した場合、ＣＶＤ膜は熱酸化膜に比べ半導体基板１１及びトレンチゲート２を含む周辺領域に及ぼす応力が小さいという応力抑制特性を有している。したがって、実施の形態１では、０．１μｍ～０．８μｍ程度の比較的薄い膜厚のＣＶＤ膜を層間絶縁膜１０として形成することにより、層間絶縁膜１０に起因する応力は低減化されるため、内蔵ゲート抵抗ユニット７の抵抗値Ｒ０の変動を抑制することができる。
なお、内蔵ゲート抵抗コンタクト９は、Ｗプラグ等を埋め込んで形成したり、ゲート配線３やゲートパッド４を形成する金属を埋め込んで形成したりすることができる。なお、ゲート配線３やゲートパッド４を形成する金属として、ＡｌＳｉ、ＡｌＳｉＣ等が考えられる。
また、内蔵ゲート抵抗コンタクト９の埋込性を向上させるため、内蔵ゲート抵抗コンタクト９に下方に従い内側に傾斜するテーパーを設けても良い。なお、内蔵ゲート抵抗コンタクト９と内蔵ゲート抵抗トレンチ８のトレンチ電極８ｂとの接触抵抗は十分に小さいため、内蔵ゲート抵抗コンタクト９のテーパーの有無は、１本当たりの内蔵ゲート抵抗トレンチ８の抵抗値に影響を与えない。
上述したように、内蔵ゲート抵抗トレンチ８の内壁にトレンチ絶縁膜８ａが設けられ、トレンチ絶縁膜８ａを介して第１の導電型の半導体基板１１に対向するトレンチ電極８ｂが設けられている。
トレンチ絶縁膜８ａは熱酸化膜でもＣＶＤ膜でもよい。トレンチ電極８ｂは不純物が添加されたポリシリコンであり、添加される不純物は１×１０１８ｃｍ－２以上であってもよい。添加する不純物として例えばリン等が考えられ、ポリシリコンとして例えばドープドポリシリコンが考えられる。
トレンチ電極８ｂをドープドポリシリコンで形成することにより、ゲート配線３やゲートパッド４とトレンチ電極８ｂとのコンタクト抵抗を低減することができる。
このように、実施の形態１の半導体装置１０１の内蔵ゲート抵抗領域５は４個の内蔵ゲート抵抗ユニット７を有している。４個の内蔵ゲート抵抗ユニット７はゲート配線３及びゲートパッド４間に並列に接続されるＮ（Ｎ≧２）個の部分内蔵ゲート抵抗領域として機能する。実施の形態１では｛Ｎ＝４｝となる。
そして、４個の内蔵ゲート抵抗ユニット７はそれぞれ４本の内蔵ゲート抵抗トレンチ８を含んでいる。４本の内蔵ゲート抵抗トレンチはゲート配線３及びゲートパッド４間に並列に接続されるＭ（Ｍ≧２）個の内蔵ゲート抵抗トレンチ８となる。実施の形態１では｛Ｍ＝４｝となる。
４個の内蔵ゲート抵抗トレンチ８のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能する。実施の形態１では｛Ｋ＝Ｍ＝４｝となる。
実施の形態１の半導体装置１０１において、内蔵ゲート抵抗領域５に含まれる４個の内蔵ゲート抵抗ユニット７はそれぞれ４本の内蔵ゲート抵抗トレンチ８を有している。４本の内蔵ゲート抵抗トレンチ８は全て実用内蔵ゲート抵抗トレンチとして機能する。
４本の内蔵ゲート抵抗トレンチ８はそれぞれ、配線用コンタクト９Ｌを介してゲート配線３と電気的に接続され、かつ、パッド用コンタクト９Ｐを介してゲートパッド４と電気的に接続される。
そして、４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間にゲート電流経路が設けられ、ゲート電流経路における配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。
したがって、実施の形態１の半導体装置１０１において、１単位の内蔵ゲート抵抗ユニット７の抵抗値Ｒ０は上述した式(1)によって決定されるため、実用内蔵ゲート抵抗トレンチの並列数Ｋ及びコンタクト間距離Ｌｒによって製造時に抵抗値Ｒ０を調整することができる。
なお、内蔵ゲート抵抗領域５の抵抗値は、４個の内蔵ゲート抵抗ユニット７の合成抵抗値となる。
その結果、実施の形態１の半導体装置は、内蔵ゲート抵抗領域５の抵抗値を、実用内蔵ゲート抵抗トレンチの個数Ｋ、コンタクト間距離Ｌｒに基づき、製造時において比較的簡単に調整することができる。
加えて、半導体装置１０１の層間絶縁膜１０は、ＴＥＯＳ酸化膜、ＢＰＴＥＯＳ酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、酸化アルミニウム及び酸化ハフニウムのうち少なくとも一つを含むＣＶＤ膜である。ＣＶＤ膜は上述した応力抑制特性を有し、かつ、０．１μｍ～０．８μｍ程度の比較的薄い膜厚で形成することができる。
このため、層間絶縁膜１０に起因する、４本の内蔵ゲート抵抗トレンチ８の周辺の応力を緩和して、４本の内蔵ゲート抵抗トレンチ８それぞれの抵抗特性の変動を抑制することができる。
さらに、実施の形態１の半導体装置１０１の内蔵ゲート抵抗領域５は、平面視して矩形状のパッド主要領域４Ｍの４辺に対向して設けられる４個の内蔵ゲート抵抗ユニット７を含んでいる。
４個の内蔵ゲート抵抗ユニット７はそれぞれ平面視してパッド主要領域４Ｍの４辺に対向して設けられるため、各内蔵ゲート抵抗ユニット７に含まれる４本の内蔵ゲート抵抗トレンチ８の形成長を比較的長く設けることができる。したがって、４個の内蔵ゲート抵抗トレンチ８それぞれのコンタクト間距離Ｌｒを所望の抵抗値が得られる程度の長さに設定することができる。
このため、実施の形態１の半導体装置１０１は、各々が有意な抵抗値を有する４個の内蔵ゲート抵抗ユニット７を比較的簡単に設けることができる。
＜実施の形態２＞
図８は実用内蔵ゲート抵抗トレンチとして機能する内蔵ゲート抵抗トレンチ８の抵抗値依存性を示すグラフである。同図において、横軸はコンタクト間距離Ｌｒ（μｍ）を示し、縦軸は内蔵ゲート抵抗トレンチ８の１本当たりの抵抗値（ａ．ｕ；arbitrary unit）を示している。
同図に示すように、内蔵ゲート抵抗トレンチ８の１本当たりの抵抗値Ｒ８は、コンタクト間距離Ｌｒ及び並列数Ｋに依存してばらついている。
一方、各内蔵ゲート抵抗ユニット７における実用内蔵ゲート抵抗トレンチの並列数Ｋを３本以上にし、かつ、コンタクト間距離Ｌｒを１００μｍ以上に設定すると、着目領域Ｚ１内に示すように、内蔵ゲート抵抗トレンチ８の１本当たりの抵抗値Ｒ８が一定値で安定する。
図８からわかるように、内蔵ゲート抵抗ユニット７それぞれにおいて、「個数Ｋが３以上、かつ、コンタクト間距離Ｌｒが１００μｍ以上」を満足すれば、１本当たりの内蔵ゲート抵抗トレンチ８の抵抗値Ｒ８のＬｒ依存性が同等となり、抵抗値Ｒ８が一定の値で安定することがわかる。
実施の形態２の半導体装置１０２は、図１～図７で示した実施の形態１と同じ構造を呈し、以下の条件(1)及び条件(2)を満足することを特徴としている。
条件(1)…各内蔵ゲート抵抗ユニット７において、実用内蔵ゲート抵抗トレンチとして機能する内蔵ゲート抵抗トレンチ８の並列数Ｋが３以上である。
条件(2)…実用内蔵ゲート抵抗トレンチとして機能する内蔵ゲート抵抗トレンチ８のコンタクト間距離Ｌｒが１００μｍ以上である。
実施の形態２の半導体装置１０２は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
上述した条件(1)及び条件(2)を満足する実施の形態２の半導体装置１０２は、実用内蔵ゲート抵抗トレンチとして機能する内蔵ゲート抵抗トレンチ８の抵抗値Ｒ８を安定性良く調整することができる。
＜実施の形態３＞
実施の形態３の半導体装置１０３の全体構造は図１～図４で示す実施の形態１と同様であり、ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１と同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の構造が図６で示す実施の形態１の構造と異なる。
図９は、実施の形態３の半導体装置１０３において、図５で示す内蔵ゲート抵抗周辺領域Ｂ１を拡大して示す平面図である。なお、図７は図９のＣ－Ｃ断面における断面構造を示す断面図となる。図９にＸＹＺ直交座標系を記している。
以下、図６で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態３の特徴を中心に説明する。
半導体装置１０３において、実施の形態１と同様、ゲート配線３は、Ｍ個の内蔵ゲート抵抗トレンチ８と平面視して重複する配線側コンタクト領域３０を有し、ゲート配線３は、Ｍ個の内蔵ゲート抵抗トレンチ８と平面視して重複するパッド側コンタクト領域４０を有している。図９で示す例では、｛Ｍ＝４｝となる。
図９に示すように、４本の内蔵ゲート抵抗トレンチ８は同一形状を呈している。すなわち、４本の内蔵ゲート抵抗トレンチ８それぞれは第１の方向となるＸ方向を長辺とし、第２の方向となるＹ方向を短辺とした平面視して矩形状を呈し、Ｙ方向はＸ方向と直角に交差している。
４本の内蔵ゲート抵抗トレンチ８は、Ｙ方向に沿って、第１，第２，第３，第４の順で配置される第１～第４の内蔵ゲート抵抗トレンチに分類される。すなわち、図９の上方から下方にかけて、４本の内蔵ゲート抵抗トレンチ８は第１～第４の内蔵ゲート抵抗トレンチに分類される。
４本の内蔵ゲート抵抗トレンチ８のうち、１本が不使用内蔵ゲート抵抗トレンチ８Ｘとなる。具体的には、第３の内蔵ゲート抵抗トレンチが不使用内蔵ゲート抵抗トレンチ８Ｘとなり、第１，第２及び第４の内蔵ゲート抵抗トレンチは実用内蔵ゲート抵抗トレンチとなる。
したがって、Ｙ方向において両端の内蔵ゲート抵抗トレンチとなる第１の内蔵ゲート抵抗トレンチ及び第４の内蔵ゲート抵抗トレンチは不使用内蔵ゲート抵抗トレンチ８Ｘに該当しない。
このように、実施の形態３において、Ｍ個の内蔵ゲート抵抗トレンチのうち、少なくとも一つが不使用内蔵ゲート抵抗トレンチとなり、第１の内蔵ゲート抵抗トレンチ及び第Ｍの内蔵ゲート抵抗トレンチは少なくとも一つの不使用内蔵ゲート抵抗トレンチに該当しない。
実施の形態３では、少なくとも一つの不使用内蔵ゲート抵抗トレンチの個数は“１”となり、｛Ｍ＝４｝となる。
不使用内蔵ゲート抵抗トレンチ８Ｘに平面視重複する内蔵ゲート抵抗コンタクト９は形成されないため、不使用内蔵ゲート抵抗トレンチ８Ｘはゲート配線３及びゲートパッドそれぞれとの間に電気的接続関係を有さない。
したがって、図９で示す構造では、４本の内蔵ゲート抵抗トレンチ８のうち不使用内蔵ゲート抵抗トレンチ８Ｘを除く３本が実用内蔵ゲート抵抗トレンチとして機能する。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能する。実施の形態３では、｛Ｋ＝３｝となるため、｛Ｍ＞Ｋ｝の関係となる。
図９及び図７に示すように、４本の内蔵ゲート抵抗トレンチ８のうち不使用内蔵ゲート抵抗トレンチ８Ｘを除く３本の内蔵ゲート抵抗トレンチ８それぞれの一方端部は、層間絶縁膜１０を貫通して設けられるパッド用コンタクト９Ｐを介してゲートパッド４のパッド側コンタクト領域４０と電気的に接続される。
上述した３本の内蔵ゲート抵抗トレンチ８それぞれの他方端部は、層間絶縁膜１０を貫通して設けられる配線用コンタクト９Ｌを介してゲート配線３の配線側コンタクト領域３０と電気的に接続される。
したがって、上述した３本の内蔵ゲート抵抗トレンチ８それぞれにおいて、パッド用コンタクト９Ｐと配線用コンタクト９Ｌとの間にゲート電流経路が設けられ、ゲート電流経路における配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。
実施の形態３の半導体装置１０３は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態３の半導体装置１０３において、少なくとも一つの不使用内蔵ゲート抵抗トレンチ８Ｘを設けることにより、実用内蔵ゲート抵抗トレンチの個数Ｋと内蔵ゲート抵抗トレンチ８の総数Ｍとの間に“１”以上の差を設けることができる。
不使用内蔵ゲート抵抗トレンチ８Ｘは配線用コンタクト９Ｌ及びパッド用コンタクト９Ｐの形成を省略することにより、比較的簡単に実現することができる。
実用内蔵ゲート抵抗トレンチの個数Ｋ、すなわち、実用内蔵ゲート抵抗トレンチの並列数Ｋを減らすことにより、部分内蔵ゲート抵抗領域となる内蔵ゲート抵抗ユニット７の抵抗値Ｒ０を比較的簡単に増加させることができる。
その結果、実施の形態３の半導体装置１０３は、４つの内蔵ゲート抵抗ユニット７を含む内蔵ゲート抵抗領域５の抵抗値を比較的簡単に増加させることができる。
＜実施の形態４＞
実施の形態４の半導体装置１０４の全体構造は図１～図４で示す実施の形態１と同様であり、ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１と同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の構造は図６で示す実施の形態１の構造と異なる。
図１０は、実施の形態４の半導体装置１０４において、図５の内蔵ゲート抵抗周辺領域Ｂ１を拡大して示す平面図である。図１０にＸＹＺ直交座標系を記している。
以下、図６で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態４の特徴を中心に説明する。
実施の形態４では、実施の形態１のゲート配線３と異なる形状のゲート配線３Ｂを有し、実施の形態１のゲートパッド４と異なる形状のゲートパッド４Ｂを有している。
図１０に示すように、ゲートパッド４Ｂにおいて、パッド主要領域４Ｍから－Ｙ方向に延在して２つのパッド側コンタクト領域４１及び４２が設けられ、ゲート配線３において、外周配線領域３Ｐから＋Ｙ方向に延在して２つの配線側コンタクト領域３１及び３２が設けられる。
このように、実施の形態４では、配線側コンタクト領域３０として２つの配線側コンタクト領域３１及び３２を含み、パッド側コンタクト領域４０として２つのパッド側コンタクト領域４１及び４２を含んでいる。パッド側コンタクト領域４１及び４２が複数のパッド側コンタクト領域となり、配線側コンタクト領域３１及び３２が複数の配線側コンタクト領域となる。
複数の配線側コンタクト領域である配線側コンタクト領域３１及び３２はそれぞれＭ個の内蔵ゲート抵抗トレンチ８の一部と平面視して重複する。複数のパッド用コンタクト領域であるパッド側コンタクト領域４１及び４２はそれぞれＭ個の内蔵ゲート抵抗トレンチ８の一部と平面視して重複している。図１０で示す例では、｛Ｍ＝４｝となる。
図１０に示すように、４本の内蔵ゲート抵抗トレンチ８は同一形状を呈している。すなわち、４本の内蔵ゲート抵抗トレンチ８それぞれは第１の方向となるＸ方向を長辺とし、第２の方向となるＹ方向を短辺とした平面視して矩形状を呈し、Ｙ方向はＸ方向と直角に交差している。
パッド側コンタクト領域４１及び４２並びに配線側コンタクト領域３１及び３２は、＋Ｘ方向に沿って、パッド側コンタクト領域４１、配線側コンタクト領域３１、パッド側コンタクト領域４２及び配線側コンタクト領域３２の順で平面視して重複することなく設けられる。すなわち、複数のパッド用コンタクト領域と複数の配線側コンタクト領域とは、内蔵ゲート抵抗トレンチ８の形成方向であるＸ方向に沿って交互に設けられる。
図１０で示す構造では、４本の内蔵ゲート抵抗トレンチ８は全て実用内蔵ゲート抵抗トレンチとして機能する。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能する。実施の形態４では、｛Ｋ＝Ｍ＝４｝となる。
図１０に示すように、４本の内蔵ゲート抵抗トレンチ８それぞれの配線用コンタクト９Ｌ１を介して配線側コンタクト領域３１と電気的に接続され、配線用コンタクト９Ｌ２を介して配線側コンタクト領域３２と電気的に接続される。したがって、配線用コンタクト９Ｌ１及び９Ｌ２と配線側コンタクト領域３１及び３２とは１対１に対応している。配線用コンタクト９Ｌ１及び９Ｌ２が複数の配線用コンタクトとなる。
同様に、４本の内蔵ゲート抵抗トレンチ８はそれぞれ、パッド用コンタクト９Ｐ１を介してパッド側コンタクト領域４１と電気的に接続され、パッド用コンタクト９Ｐ２を介してパッド側コンタクト領域４２と電気的に接続される。したがって、パッド用コンタクト９Ｐ１及び９Ｐ２とパッド側コンタクト領域４１及び４２とは１対１に対応している。パッド用コンタクト９Ｐ１及び９Ｐ２が複数のパッド用コンタクトとなる。
パッド用コンタクト９Ｐ１及び９Ｐ２並びに配線用コンタクト９Ｌ１及び９Ｌ２は、＋Ｘ方向に沿って、パッド用コンタクト９Ｐ１、配線用コンタクト９Ｌ１，パッド用コンタクト９Ｐ２及び配線用コンタクト９Ｌ２の順に離散して配置される。
したがって、４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、パッド用コンタクト９Ｐ１と配線用コンタクト９Ｌ１との間に第１の部分ゲート電流経路が設けられる。同様に、配線用コンタクト９Ｌ１とパッド用コンタクト９Ｐ２との間に第２の部分ゲート電流経路が設けられ、パッド用コンタクト９Ｐ２と配線用コンタクト９Ｌ２との間に第３の部分ゲート電流経路が設けられる。
このように、各内蔵ゲート抵抗トレンチ８において、ゲート電流経路は、ゲート配線３Ｂ，ゲートパッド４Ｂ間に並列に接続される第１～第３の部分ゲート電流経路を、複数の部分ゲート電流経路として含んでいる。
上述したように、複数の部分ゲート電流経路はそれぞれパッド用コンタクト９Ｐ１及び９Ｐ２のうちの一の内蔵ゲート配線用コンタクトと、配線用コンタクト９Ｌ１及び９Ｌ２のうちの一の内蔵ゲートパッド用コンタクトとの間に設けられる。
そして、第１の部分ゲート電流経路における配線用コンタクト９Ｌ１とパッド用コンタクト９Ｐ１との間の距離がコンタクト間距離Ｌｒ１として規定される。第２の部分ゲート電流経路における配線用コンタクト９Ｌ１，パッド用コンタクト９Ｐ２間の距離がコンタクト間距離Ｌｒ２として規定される。第３の部分ゲート電流経路における配線用コンタクト９Ｌ２とパッド用コンタクト９Ｐ２との間の距離がコンタクト間距離Ｌｒ３として規定される。コンタクト間距離Ｌｒ１～Ｌｒ３は全て同一に設定しても、コンタクト間距離Ｌｒ１～Ｌｒ３間で異なる距離に設定しても良い。
実施の形態４の半導体装置１０４は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態４の半導体装置１０４において、各々が実用内蔵ゲート抵抗トレンチとして機能する４本の内蔵ゲート抵抗トレンチ８それぞれのゲート電流経路は、ゲート配線３Ｂ，ゲートパッド４Ｂ間において並列接続される第１～第３の部分ゲート電流経路を含んでいる。
４本の内蔵ゲート抵抗トレンチ８それぞれに並列接続される第１～第３の部分ゲート電流経路を設けることにより、１単位の内蔵ゲート抵抗ユニット７における実用内蔵ゲート抵抗トレンチの実質的な並列数を“Ｋ”から“３×Ｋ”に増加させることができる。このため、４本の内蔵ゲート抵抗トレンチ８を含む内蔵ゲート抵抗ユニット７の抵抗値Ｒ０は、並列数が“Ｋ”の場合の抵抗値と比較して減少する。
加えて、４本の内蔵ゲート抵抗トレンチ８それぞれのＸ方向における形成長が実施の形態１と同一であると仮定した場合、コンタクト間距離Ｌｒ１～Ｌｒ３はそれぞれコンタクト間距離Ｌｒより短くなる。
したがって、実施の形態４の半導体装置１０４は、製造時において内蔵ゲート抵抗領域５の抵抗値を比較的簡単に減少させることができる。
＜実施の形態５＞
実施の形態５の半導体装置１０５の全体構造は図１～図４で示す実施の形態１と同様である。ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１とほぼ同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の構造が図６で示す実施の形態１の構造と異なる。
図１１は、実施の形態５の半導体装置１０５において、図５の内蔵ゲート抵抗周辺領域Ｂ１を拡大して示す平面図である。図１１にＸＹＺ直交座標系を記している。
以下、図６で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態５の特徴を中心に説明する。
実施の形態５では、実施の形態１のゲート配線３と異なる形状のゲート配線３Ｃを有し、実施の形態１のゲートパッド４と異なる形状のゲートパッド４Ｃを有している。
図１１に示すように、ゲートパッド４Ｃにおいて、パッド主要領域４Ｍ内にＸ方向に沿ってパッド側コンタクト領域４０Ｉが設けられ、ゲート配線３Ｃにおいて、外周配線領域３Ｐ内にＸ方向に沿って配線側コンタクト領域３０Ｉが設けられる。
このように、配線側コンタクト領域３０Ｉ及びパッド側コンタクト領域４０Ｉは共にコンタクト領域形成方向であるＸ方向に沿って設けられる。すなわち、コンタクト領域形成方向は、ゲート配線３Ｃ及びゲートパッド４Ｃの形成長方向であるＸ方向と一致している。
配線側コンタクト領域３０Ｉとパッド側コンタクト領域４０Ｉとは、互いの対向方向となるＹ方向においてパッド配線間距離Ｗｍ隔てて配置される。Ｙ方向はＸ方向に直角に交差する。
パッド側コンタクト領域４０Ｉは、Ｍ個の内蔵ゲート抵抗トレンチ８５それぞれの＋Ｙ方向側の一方端部と平面視して重複し、配線側コンタクト領域３０Ｉは、Ｍ個の内蔵ゲート抵抗トレンチ８５それぞれの－Ｙ方向側の他方端部と平面視して重複している。図１１で示す例では、｛Ｍ＝３｝となる。
３本の内蔵ゲート抵抗トレンチ８５はそれぞれ実施の形態１の内蔵ゲート抵抗トレンチ８と同様、トレンチ絶縁膜８ａ及びトレンチ電極８ｂを主要構成要素として含んでいる。
図１１で示す構造では、３本の内蔵ゲート抵抗トレンチ８５は全て実用内蔵ゲート抵抗トレンチとして機能する。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８５のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能する。図１１で示す例では｛Ｋ＝Ｍ＝３｝となる。
各々が実用内蔵ゲート抵抗トレンチとして機能する３本の内蔵ゲート抵抗トレンチ８５はそれぞれＸ方向に延びる第１の形成領域とＹ方向に延びる第２の形成領域とを有し、平面視して一部を屈曲させている。
図１１に示すように、３本の内蔵ゲート抵抗トレンチ８５それぞれの一方端部は、パッド用コンタクト９Ｐを介してパッド側コンタクト領域４０Ｉと電気的に接続される。３本の内蔵ゲート抵抗トレンチ８５のそれぞれの他方端部は、配線用コンタクト９Ｌを介してパッド側コンタクト領域４０Ｉと電気的に接続される。
したがって、３本の内蔵ゲート抵抗トレンチ８５それぞれにおいて、パッド用コンタクト９Ｐと配線用コンタクト９Ｌとの間に屈曲したゲート電流経路が設けられる。
３本の内蔵ゲート抵抗トレンチ８５それぞれの抵抗トレンチ幅Ｗｒは同一に設定される。各内蔵ゲート抵抗トレンチ８５の抵抗トレンチ幅Ｗｒは屈曲前後の領域間においても一定値となる。さらに、３本の内蔵ゲート抵抗トレンチ８５それぞれのパッド用コンタクト９Ｐ，配線用コンタクト９Ｌ間の屈曲したコンタクト間距離Ｌｒも同一に設定される。ゲート電流経路における配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。
実施の形態５の半導体装置１０５は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態５の半導体装置１０５において、配線側コンタクト領域３０Ｉとパッド側コンタクト領域４０Ｉとは、対向方向となるＹ方向においてパッド配線間距離Ｗｍ隔てて配置されているため、パッド配線間距離Ｗｍを比較的長く設定することができる。
なぜなら、配線側コンタクト領域３０Ｉは外周配線領域３Ｐ内に設けられ、パッド側コンタクト領域４０Ｉはパッド主要領域４Ｍ内に設けられているからである。このことは、図６で示す実施の形態１におけるパッド配線間距離Ｗｍと、図１１で示す実施の形態５のパッド配線間距離Ｗｍとの比較から明らかである。
したがって、実施の形態５の半導体装置１０５は、製造プロセスのバラツキに起因して、ゲート配線３Ｃとゲートパッド４Ｃとが電気的に接続するショート現象を効果的に抑制することができる。
さらに、各々が実用内蔵ゲート抵抗トレンチとして機能する３本の内蔵ゲート抵抗トレンチ８５はそれぞれＸ方向に沿った第１の形成領域とＹ方向に沿った第２の形成領域とを有するため、有意な抵抗値に設定できる長さのコンタクト間距離Ｌｒを確保することができる。
さらに、半導体装置１０５において、パッド配線間距離Ｗｍを十分長くすることにより、樹脂やゲル等の封止材で半導体装置１０５のゲートパッド４Ｃ，ゲート配線３Ｃ間を封止する際、封止材の埋込性を向上させることができる。
なお、３本の内蔵ゲート抵抗トレンチ８５それぞれを蛇行形状にしたり、中間領域がゲート配線３Ｃまたはゲートパッド４Ｃの非コンタクト領域下に配置したりしても良い。なお、内蔵ゲート抵抗トレンチ８５の中間領域とは内蔵ゲート抵抗コンタクト９が形成されない領域を意味し、非コンタクト領域とは配線側コンタクト領域３０Ｉを除くゲート配線３Ｃの領域、またはパッド側コンタクト領域４０Ｉを除くゲートパッド４Ｃの領域を意味する。
＜実施の形態６＞
実施の形態６の半導体装置１０６の全体構造は図１～図４で示す実施の形態１と同様である。ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１とほぼ同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の構造が図６で示す実施の形態１の構造と異なる。
図１２は、実施の形態６の半導体装置１０６において、図５の内蔵ゲート抵抗周辺領域Ｂ１を拡大して示す平面図である。図１２にＸＹＺ直交座標系を記している。
以下、図６で示した実施の形態１や図１１で示した実施の形態５と同様な構造は同一符号を付して説明を適宜省略し、実施の形態６の特徴を中心に説明する。
図１２に示すように、ゲートパッド４Ｃにおいて、パッド主要領域４Ｍ内にＸ方向に沿ってパッド側コンタクト領域４０Ｉが設けられ、ゲート配線３において、外周配線領域３Ｐ内にＸ方向に沿って配線側コンタクト領域３０Ｉが設けられる。
このように、配線側コンタクト領域３０Ｉ及びパッド側コンタクト領域４０Ｉは共にコンタクト領域形成方向であるＸ方向に沿って設けられる。
配線側コンタクト領域３０Ｉとパッド側コンタクト領域４０Ｉとは、互いの対向方向となるＹ方向においてパッド配線間距離Ｗｍ隔てて配置される。Ｙ方向はＸ方向に直角に交差する。
パッド側コンタクト領域４０Ｉは、Ｍ個の内蔵ゲート抵抗トレンチ８５それぞれの＋Ｙ方向側の一方端部と平面視して重複し、配線側コンタクト領域３０Ｉは、Ｍ個の内蔵ゲート抵抗トレンチ８５それぞれの－Ｙ方向側の他方端部と平面視して重複している。図１２で示す例では、｛Ｍ＝３｝となる。
３本の内蔵ゲート抵抗トレンチ８６はそれぞれ実施の形態１の内蔵ゲート抵抗トレンチ８と同様、トレンチ絶縁膜８ａ及びトレンチ電極８ｂを主要構成要素として含んでいる。
図１２で示す構造では、３本の内蔵ゲート抵抗トレンチ８６は全て実用内蔵ゲート抵抗トレンチとして機能する。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８６のうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能する。ここで、｛Ｋ＝Ｍ＝３｝となる。
各々が実用内蔵ゲート抵抗トレンチとして機能する３本の内蔵ゲート抵抗トレンチ８６はそれぞれ短辺をＸ方向とし、長辺を斜め方向Ｄ８とした平面視して平行四辺形状を呈している。３本の内蔵ゲート抵抗トレンチ８６それぞれにおいて、短辺方向はＸ方向となり、長辺方向は斜め方向Ｄ８となる。斜め方向Ｄ８はＸ方向及びＹ方向それぞれと交差する方向である。
図１２に示すように、３本の内蔵ゲート抵抗トレンチ８６それぞれの一方端部はパッド用コンタクト９Ｐを介してパッド側コンタクト領域４０Ｉと電気的に接続され、３本の内蔵ゲート抵抗トレンチ８６それぞれの他方端部は配線用コンタクト９Ｌを介して配線側コンタクト領域３０Ｉと電気的に接続される。
したがって、３本の内蔵ゲート抵抗トレンチ８６それぞれにおいて、パッド用コンタクト９Ｐと配線用コンタクト９Ｌとの間にゲート電流経路が設けられる。
３本の内蔵ゲート抵抗トレンチ８６間において、抵抗トレンチ幅Ｗｒは同一に設定され、パッド用コンタクト９Ｐ，配線用コンタクト９Ｌ間の斜め方向Ｄ８に沿ったコンタクト間距離Ｌｒも同一に設定される。このように、ゲート電流経路における配線用コンタクト９Ｌとパッド用コンタクト９Ｐとの間の距離がコンタクト間距離Ｌｒとして規定される。
実施の形態６の半導体装置１０６は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態６の半導体装置１０６において、配線側コンタクト領域３０Ｉとパッド側コンタクト領域４０Ｉとは、対向方向となるＹ方向にパッド配線間距離Ｗｍ隔てて配置されているため、実施の形態５と同様、パッド配線間距離Ｗｍを比較的長く設定することができる。
したがって、実施の形態６の半導体装置１０６は、製造プロセスのバラツキに起因して、ゲート配線３Ｃとゲートパッド４Ｃとが電気的に接続するショート現象を効果的に抑制することができる。
さらに、各々が実用内蔵ゲート抵抗トレンチとして機能する３本の内蔵ゲート抵抗トレンチ８６はそれぞれ平面視して平行四辺形を呈しており、実施の形態５の内蔵ゲート抵抗トレンチ８５のように屈曲する部分を有していない。
このため、実施の形態６の半導体装置１０６は、トレンチ電極８ｂの埋込性の向上できる分、内蔵ゲート抵抗トレンチ８６の抵抗値の精度向上が図れる。
加えて、各々が実用内蔵ゲート抵抗トレンチとして機能する３本の内蔵ゲート抵抗トレンチ８６は長辺方向を斜め方向Ｄ８としているため、有意な抵抗値に設定できる長さのコンタクト間距離Ｌｒを確保することができる。
実施の形態６では、３本の内蔵ゲート抵抗トレンチ８６を平面視して狭義の平行四辺形状に設けたが、平面視して長方形状に設けても良い。この場合、長方形状の長辺方向が斜め方向Ｄ８となる。なお、長方形は特殊な平行四辺形であり、広義の平行四辺形に含まれる。
＜実施の形態７＞
実施の形態７の半導体装置１０７の全体構造は図１～図４で示す実施の形態１と同様である。
図１３は実施の形態７の半導体装置１０７におけるゲートパッド周辺領域Ａ１の詳細構造を模式的に示す説明図である。なお、半導体装置１０７における内蔵ゲート抵抗周辺領域Ｂ２内の構造は図６及び図７で示す実施の形態１の構造と同様である。
以下、図５で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態７の特徴を中心に説明する。
４つの配線側コンタクト領域３０及び４つのパッド側コンタクト領域４０のうち、対応する配線側コンタクト領域３０、パッド側コンタクト領域４０間に内蔵ゲート抵抗ユニット７１～７４のいずれかが設けられる。したがって、４つの内蔵ゲート抵抗ユニット７１～７４は４つの配線側コンタクト領域３０及び４つのパッド側コンタクト領域４０に１対１に対応して設けられる。
内蔵ゲート抵抗ユニット７１は図中左方に設けられ抵抗値Ｒ１に設定され、内蔵ゲート抵抗ユニット７２は図中上方に設けられ抵抗値Ｒ２に設定され、内蔵ゲート抵抗ユニット７３は図中右方に設けられ抵抗値Ｒ３に設定され、内蔵ゲート抵抗ユニット７４は図中下方に設けられ抵抗値Ｒ４に設定される。
内蔵ゲート抵抗ユニット７１～７４それぞれによって対応する配線側コンタクト領域３０，パッド側コンタクト領域４０間を電気的に接続している。
内蔵ゲート抵抗ユニット７１～７４はＮ個の部分内蔵ゲート抵抗領域として機能し、平面視してパッド主要領域４Ｍの４辺に対向して設けられ、第１～第４の部分内蔵ゲート抵抗領域に分類される。すなわち、内蔵ゲート抵抗ユニット７１が第１の部分内蔵ゲート抵抗領域となり、内蔵ゲート抵抗ユニット７２が第２の部分内蔵ゲート抵抗領域となり、内蔵ゲート抵抗ユニット７３が第３の部分内蔵ゲート抵抗領域となり、内蔵ゲート抵抗ユニット７４が第４の部分内蔵ゲート抵抗領域となる。
実施の形態７の半導体装置１０７は、内蔵ゲート抵抗ユニット７１～７４の抵抗値Ｒ１～Ｒ４を互いに異なる値に設定したことを特徴としている。
実施の形態７の半導体装置１０７は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態７の半導体装置１０７は、第１～第４の部分内蔵ゲート抵抗領域となる内蔵ゲート抵抗ユニット７１～７４の抵抗値Ｒ１～Ｒ４を互いに異なる値に設定することにより、内蔵ゲート抵抗領域５の抵抗値の調整範囲を比較的広くすることができる。
なお、内蔵ゲート抵抗ユニット７１～７４の抵抗値Ｒ１～Ｒ４を互いに異なる値に設定したが、抵抗値Ｒ１～Ｒ４のうち一部を同じ抵抗値に設定しても良い。
＜実施の形態８＞
実施の形態８の半導体装置１０８の全体構造は図１～図４で示す実施の形態１と同様である。
図１４は実施の形態８の半導体装置１０８におけるゲートパッド周辺領域Ａ１の詳細構造を模式的に示す説明図である。なお、半導体装置１０８における内蔵ゲート抵抗周辺領域Ｂ３内の構造は図６及び図７で示す実施の形態１の構造とほぼ同様である。
以下、図５で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態８の特徴を中心に説明する。
実施の形態８では、実施の形態１のゲート配線３と異なる形状のゲート配線３Ｄを有している。
図１４に示すように、ゲート配線３Ｄはゲートパッド４の外周に沿って設けられる外周配線領域３Ｐと、外周配線領域３Ｐの４つの角部に設けられる４つの内蔵ゲート抵抗測定パッド１２とを有している。４つの内蔵ゲート抵抗測定パッド１２はそれぞれ外周配線領域３Ｐと接触する態様で設けられる。４つの内蔵ゲート抵抗測定パッド１２はそれぞれ配線側コンタクト領域３０として機能している。４つの内蔵ゲート抵抗測定パッド１２と４つのパッド側コンタクト領域４０とは１対１に対応している。
４つの内蔵ゲート抵抗測定パッド１２はそれぞれ表面が露出した測定領域を有している。この測定領域で外部との電気的接続を図ることができる。
４つの内蔵ゲート抵抗測定パッド１２及び４つのパッド側コンタクト領域４０のうち、対応する内蔵ゲート抵抗測定パッド１２、パッド側コンタクト領域４０間に内蔵ゲート抵抗ユニット７が設けられる。したがって、４つの内蔵ゲート抵抗ユニット７が４つの内蔵ゲート抵抗測定パッド１２及び４つのパッド側コンタクト領域４０に対応して設けられる。
実施の形態８では、実施の形態１と同様、４個の内蔵ゲート抵抗ユニット７は同一の抵抗値Ｒ０を有している。なお、４個の内蔵ゲート抵抗ユニット７の一部の抵抗値を異なる値に設定しても良い。
内蔵ゲート抵抗ユニット７によって対応する内蔵ゲート抵抗測定パッド１２，パッド側コンタクト領域４０間を電気的に接続している。内蔵ゲート抵抗ユニット７の電気的接続に関し、内蔵ゲート抵抗測定パッド１２は配線側コンタクト領域３０として機能する。
４つの内蔵ゲート抵抗ユニット７は、平面視してパッド主要領域４Ｍの４辺に対向して設けられる。４つの内蔵ゲート抵抗ユニット７はＮ個の部分内蔵ゲート抵抗領域として機能する。
実施の形態８の半導体装置１０８は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態８の半導体装置１０８は、配線側コンタクト領域３０かつ外部接続用の測定領域として機能する内蔵ゲート抵抗測定パッド１２を利用して、内蔵ゲート抵抗領域５の抵抗値を測定することができる。
具体的には、ゲートパッド４，内蔵ゲート抵抗測定パッド１２間の電圧またはゲートパッド４，内蔵ゲート抵抗測定パッド１２間を流れる電流を測定することにより、内蔵ゲート抵抗領域５の抵抗値、すなわち、各々が抵抗値Ｒ０を有する４つの内蔵ゲート抵抗ユニット７の合成抵抗値を測定することができる。
なお、実施の形態８では、４つの内蔵ゲート抵抗測定パッド１２を設けたが、４つの内蔵ゲート抵抗ユニット７のうち少なくとも一つに対応して、少なくとも一つの内蔵ゲート抵抗測定パッド１２を設ければ、上記効果を達成することができる。
＜実施の形態９＞
実施の形態９の半導体装置１０９の全体構造は図１～図４で示す実施の形態１と同様である。ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１と同様である。図５の内蔵ゲート抵抗周辺領域Ｂ１内の平面構造も図６で示す実施の形態１と同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の断面構造が実施の形態１と異なる。
図１５は実施の形態９の半導体装置１０９に関し、図６のＡ－Ａ断面における断面構造を示す断面図である。図１５にＸＹＺ直交座標系を記している。
以下、図７で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態９の特徴を中心に説明する。
図１５に示すように、ｎ型の半導体基板１１の第１主面側の上層部に第２の導電型であるｐ型のウェル層１３が設けられる。このウェル層１３内に内蔵ゲート抵抗トレンチ８が設けられる。なお、図１５において、半導体基板１１は正確にはｎ型のドリフト層２１に相当する。
内蔵ゲート抵抗トレンチ８は、半導体基板１１のウェル層１３内に埋め込まれており、内蔵ゲート抵抗トレンチ８の底部はウェル層１３内に存在する。内蔵ゲート抵抗トレンチ８は、実施の形態１と同様、トレンチ絶縁膜８ａ及びトレンチ電極８ｂを主要構成要素として含んでいる。トレンチ絶縁膜８ａはトレンチ電極８ｂの全周を覆うように設けられる。したがって、トレンチ電極８ｂは、ウェル層１３と電気的接続関係を有さない。
図１５で示す構造は、Ｍ個の内蔵ゲート抵抗トレンチ８間で共通している。したがって、実施の形態９の半導体装置１０９は、Ｍ個の内蔵ゲート抵抗トレンチ８の底部がｐ型のウェル層１３内に存在することを特徴としている。すなわち、Ｍ個の内蔵ゲート抵抗トレンチ８がウェル層１３で覆われている。なお、実施の形態９では、実施の形態１と同様、｛Ｍ＝Ｋ＝４｝である。
実施の形態９の半導体装置１０９は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態９の半導体装置１０９は、第２の導電型であるｐ型のウェル層１３をさらに備えることにより、ウェル層１３により４本の内蔵ゲート抵抗トレンチ８の底部に発生する電界を緩和し、４本の内蔵ゲート抵抗トレンチ８の抵抗値の信頼性を高めることができる。
なぜなら、ウェル層１３が存在する場合、第２の導電型であるｐ型のウェル層１３と第１の導電型であるｎ型の半導体基板１１とのｐｎ接合界面で電界強度が最大となり、４本の内蔵ゲート抵抗トレンチ８の底部の電界を緩和できるからである。
＜実施の形態１０＞
実施の形態１０の半導体装置１１０の全体構造は図１～図４で示す実施の形態１と同様である。ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１と同様である。図５の内蔵ゲート抵抗周辺領域Ｂ１内の平面構造も図６で示す実施の形態１と同様である。ただし、図５の内蔵ゲート抵抗周辺領域Ｂ１内の断面構造が図７で示す実施の形態１と異なる。
図１６は実施の形態１０の半導体装置１１０に関し、図６のＡ－Ａ断面における断面構造を示す断面図である。図１６にＸＹＺ直交座標系を記している。
以下、図７で示した実施の形態１と同様な構造は同一符号を付して説明を適宜省略し、実施の形態１０の特徴を中心に説明する。
図１６に示すように、半導体基板１１の上層部に第２の導電型であるｐ型のウェル層１３Ｂが設けられる。内蔵ゲート抵抗トレンチ８は、ウェル層１３Ｂを貫通し、半導体基板１１内に埋め込まれている。すなわち、ウェル層１３Ｂの形成深さは、内蔵ゲート抵抗トレンチの形成深さより浅い。なお、図１６において、半導体基板１１は正確にはｎ型のドリフト層２１に相当する。
半導体基板１１内に第２の導電型であるｐ型のバリア層１４が選択的に形成される。バリア層１４は内蔵ゲート抵抗トレンチ８の底部を覆うように設けられる。したがって、内蔵ゲート抵抗トレンチ８の底部はバリア層１４内に存在する。
内蔵ゲート抵抗トレンチ８は、実施の形態１と同様、トレンチ絶縁膜８ａ及びトレンチ電極８ｂを主要構成要素として含んでいる。トレンチ絶縁膜８ａはトレンチ電極８ｂの全周を覆うように設けられる。したがって、トレンチ電極８ｂは、バリア層１４と電気的接続関係を有さない。
図１６で示す構造は、Ｍ個の内蔵ゲート抵抗トレンチ８間で共通している。したがって、実施の形態１０の半導体装置１１０は、ウェル層１３Ｂの形成深さはＭ個の内蔵ゲート抵抗トレンチ８の形成深さより浅く、Ｍ個の内蔵ゲート抵抗トレンチ８の底部はバリア層１４内に存在することを特徴としている。なお、実施の形態１０では実施の形態１と同様、｛Ｍ＝Ｋ＝４｝である。
実施の形態１０の半導体装置１１０は、実施の形態１の半導体装置１０１と同様な効果を奏し、さらに以下の効果を奏する。
実施の形態１０の半導体装置１１０は、第２の導電型であるｐ型のバリア層１４をさらに備えることにより、バリア層１４によって４本の内蔵ゲート抵抗トレンチ８の底部に発生する電界を緩和し、４本の内蔵ゲート抵抗トレンチの抵抗値の信頼性を高めることができる。
加えて、ウェル層１３Ｂの形成深さを、４本の内蔵ゲート抵抗トレンチ８の形成深さより浅く形成できる分、半導体装置１１０の製造コストの低減化を図ることができる。
＜実施の形態１１＞
実施の形態１１の半導体装置１１１の全体構造は図１～図４で示す実施の形態１と同様である。ゲートパッド周辺領域Ａ１の構造も図５で示す実施の形態１と同様である。図５の内蔵ゲート抵抗周辺領域Ｂ１内の平面構造及びＡ－Ａ断面構造も図６及び図７で示す実施の形態１と同様である。
実施の形態１１の半導体装置１１１は、図５の内蔵ゲート抵抗周辺領域Ｂ１内のＢーＢ断面構造に特徴を有する。
図１７は実施の形態１１の半導体装置１１１に関し、図６のＢ－Ｂ断面における断面構造を示す断面図である。図１７にＸＹＺ直交座標系を記している。
図１７に示すように、４本の内蔵ゲート抵抗トレンチそれぞれの埋込ゲート電極２ｂは一定の抵抗トレンチ深さＤｒを有している。なお、図１７は３本の内蔵ゲート抵抗トレンチ８が示されているが、実際には４本存在する。
図１７に示すように、４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、トレンチ電極８ｂの第１主面側の表面は抵抗表面幅Ｗｔを有し、トレンチ電極８ｂの第２主面側の底面は抵抗底面幅Ｗｂを有している。抵抗表面幅Ｗｔが第１の形成幅となり、抵抗底面幅Ｗｂが第２の形成幅となる。
実施の形態１～実施の形態１０ではトレンチ電極８ｂが直方体構造であることを前提としていたが、実施の形態１１では、内蔵ゲート抵抗トレンチ８用のトレンチ形成時に、下方に従い内側に傾斜するテーパーが形成される場合を想定している。
実施の形態１１では、テーパーが形成される場合を考慮し、抵抗表面幅Ｗｔと抵抗底面幅Ｗｂとの差分値（Ｗｔ－Ｗｂ）が、以下の式(2)を満足するようにトレンチ電極８ｂを形成している。
（Ｗｔ－Ｗｂ）≦Ｗｔ／１０…(2)
図１７で示す構造は、Ｍ個の内蔵ゲート抵抗トレンチ８間で共通している。したがって、実施の形態１１の半導体装置１１１において、Ｍ個の内蔵ゲート抵抗トレンチ８それぞれにおいて、トレンチ電極８ｂは一定の抵抗トレンチ深さＤｒを有し、トレンチ電極８ｂの表面は抵抗表面幅Ｗｔを有し、トレンチ電極８ｂの底面は抵抗底面幅Ｗｂを有している。そして、抵抗表面幅Ｗｔ及び抵抗底面幅Ｗｂは上述した式(2)を満足している。なお、実施の形態１１では実施の形態１と同様、｛Ｍ＝Ｋ＝４｝である。
実施の形態１１の半導体装置１１１において、４本の内蔵ゲート抵抗トレンチ８それぞれにおいて、抵抗表面幅Ｗｔ及び抵抗底面幅Ｗｂは上述した式(2)を満足することを特徴としている。
式(2)を満足する内蔵ゲート抵抗トレンチ８用のトレンチは、例えば、異方性のドライエッチングを用いて実現することができる。
なお、トレンチ絶縁膜８ａの膜厚は十分薄いため、内蔵ゲート抵抗トレンチ８の表面の形成幅を抵抗表面幅Ｗｔとし、内蔵ゲート抵抗トレンチ８の底面の形成幅を抵抗底面幅Ｗｂとして、式(2)を適用することができる。すなわち、内蔵ゲート抵抗トレンチ８及びトレンチ電極８ｂ間で式(2)に関するパラメータ｛Ｗｔ，Ｗｂ｝を同一視することができる。
実施の形態１１において、１単位の内蔵ゲート抵抗ユニット７の抵抗値Ｒ０は、上述したパラメータ｛Ｌｒ，Ｋ，Ｗｔ，Ｗｂ，Ｄｒ｝を用いて以下の式(3)を満足する特性を有する。
Ｒ０∝Ｌｒ／（Ｋ×Ｓｒ２）…(3)
なお、式(3)において、｛Ｓｒ２＝Ｄｒ×（Ｗｔ＋Ｗｂ）／２｝であり、Ｓｒ２はＹＺ平面における台形の断面積となる。
式(3)から、１単位の内蔵ゲート抵抗ユニット７の抵抗値Ｒ０は、断面積Ｓｒ２に逆比例する。内蔵ゲート抵抗トレンチ８用のトレンチを形成する際、エッチング時に内側にテーパー角が生じる分、抵抗底面幅Ｗｂは抵抗表面幅Ｗｔより短くなる傾向がある。
一方、式(1)における矩形の断面積Ｓｒであっても、式(3)における台形の断面積Ｓｒ２であっても、断面積Ｓｒ及び断面積Ｓｒ２を一定値に近づけることができれば、式(1)及び式(3)で得られる抵抗値Ｒ０のバラツキを最小限に抑えることできる。
したがって、式(2)を満足する内蔵ゲート抵抗トレンチ８を設けることにより、式(3)を適用して得られる抵抗値Ｒ０のバラツキを最小限に抑えることできる。
実施の形態１１の半導体装置１１１は、式(2)を満足するように、４本の内蔵ゲート抵抗トレンチ８それぞれに関する抵抗表面幅Ｗｔ及び抵抗底面幅Ｗｂを設定しているため、式(3)で示される抵抗値Ｒ０のバラツキを最小限に抑えることができる。
＜製造方法＞
実施の形態１～実施の形態１１の半導体装置１０１～１１１は以下のステップ(a)～(c)により製造することができる。
ステップ(a)…Ｍ個の内蔵ゲート抵抗トレンチ８のうち、実用内蔵ゲート抵抗トレンチとして機能する個数Ｋを決定する。
ステップ(b)…Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれのコンタクト間距離Ｌｒを決定する。
ステップ(c)…上記ステップ(a)で決定された個数Ｋと、上記ステップ(b)で決定した、Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれのコンタクト間距離Ｌｒとを満足するように、半導体装置１０１～１１１のうち一の半導体装置を形成する。
ステップ(c)は、上記ステップ(a)及び上記ステップ(b)の決定内容を満足するように、半導体装置１０１～１１１のいずれかを形成するステップとなる。
なお、コンタクト間距離ＬｒはＫ個の実用内蔵ゲート抵抗トレンチ間で同一の長さに設定しても、Ｋ個の実用内蔵ゲート抵抗トレンチ間の少なくとも一部で異なる長さに設定しても良い。
実施の形態１～実施の形態１１における半導体装置の製造方法は、上述したステップ(a)～(c)を実行することにより、実用内蔵ゲート抵抗トレンチの個数Ｋ、コンタクト間距離Ｌｒに基づき、半導体装置１０１～１１１のうちいずれかの半導体装置における内蔵ゲート抵抗領域５の抵抗値を比較的簡単に調整することができる。
さらに、ステップ(c)は以下のステップ(c-1)を含んでいる。
(c-1) ＣＶＤ法を用いて、半導体基板１１の第１主面上に０．１μｍ～０．８μｍ程度の膜厚で層間絶縁膜１０を形成する。
なお、層間絶縁膜１０となるＣＶＤ膜として、ＴＥＯＳ酸化膜、ＢＰＴＥＯＳ酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、酸化アルミニウム及び酸化ハフニウムのうちの少なくとも一つが考えられる。これらを構成材料としたＣＶＤ膜は前述したように応力抑制特性を有している。
半導体装置の製造方法のステップ(c)はステップ(c-1)を含むため、実施の形態１～実施の形態１１において、層間絶縁膜１０に起因する、各内蔵ゲート抵抗ユニット７の抵抗特性の変動を抑制することができる。
なお、ステップ(c-1)において、上述した構成材料以外のＣＶＤ膜を形成しても良い。ただし、形成された層間絶縁膜１０が上述した応力抑制特性を有することが条件となる。
＜その他＞
以上、実施の形態１～実施の形態１１を示したが、上述した実施の形態の構造にとどまらず、様々な展開が可能である。
例えば、上述した実施の形態では、第１の導電型としてｎ型、第２の導電型としてｐ型を示したが、第１の導電型をｐ型、第２の導電型をｎ型としても良い。
絶縁ゲート構造のスイッチング素子としてはＩＧＢＴ５０を示したが，ＩＧＢＴ５０以外にＭＯＳＦＥＴ、ＲＣ－ＩＧＢＴ等のパワーデバイスが適用することができる。また、上述した実施の形態では、トレンチ型のＩＧＢＴ５０を示したが、プレーナ型のＩＧＢＴ等、プレーナ型のスイッチング素子を用いても良い。
また、半導体基板１１として、耐圧クラスの半導体基板、ＦＺ基板、ＭＣＺ基板及びエピ基板等の様々な基板を適用することができる。なお、ＦＺ基板とは、ＦＺ(Floating Zone)法で製造された半導体基板であり、ＭＣＺ基板とは、ＭＣＺ（Magnetic field applied Czochralski）法で製造された半導体基板であり、エピ基板とはエピタキシャル成長法を用いて製造された半導体基板である。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ セル領域、２ トレンチゲート、２ａ ゲート絶縁膜、２ｂ 埋込ゲート電極、３，３Ｂ～３Ｄ ゲート配線、３Ｐ 外周配線領域、４，４Ｂ，４Ｃ ゲートパッド、４Ｍ パッド主要領域、５ 内蔵ゲート抵抗領域、６ 終端領域、７，７１～７４ 内蔵ゲート抵抗ユニット、１１ 半導体基板、１２ 内蔵ゲート抵抗測定パッド、１３，１３Ｂ ウェル層、１４ バリア層、８，８５，８６ 内蔵ゲート抵抗トレンチ、８ａ トレンチ絶縁膜、８ｂ トレンチ電極、８Ｘ 不使用内蔵ゲート抵抗トレンチ、９ 内蔵ゲート抵抗コンタクト、９Ｌ，９Ｌ１，９Ｌ２ 配線用コンタクト、９Ｐ，９Ｐ１，９Ｐ２ パッド用コンタクト、３０～３２，３０Ｉ 配線側コンタクト領域、４０～４２，４０Ｉ パッド側コンタクト領域、１０１～１１１，１０１Ａ～１０１Ｃ 半導体装置。

Claims (14)

  1. 絶縁ゲート構造のスイッチング素子を含む半導体装置であって、前記スイッチング素子は第１の導電型の半導体基板に設けられ、
    前記半導体基板上に層間絶縁膜を介して設けられ、前記スイッチング素子のゲート電極と電気的に接続されるゲート配線と、
    前記半導体基板上に前記層間絶縁膜を介して設けられ、表面が露出した電気的接続領域を有するゲートパッドと、
    前記ゲート配線と前記ゲートパッドとを電気的に接続する内蔵ゲート抵抗領域とを備え、
    前記内蔵ゲート抵抗領域は、前記ゲート配線及び前記ゲートパッド間に並列に接続されるＮ（Ｎ≧２）個の部分内蔵ゲート抵抗領域を含み、
    前記Ｎ個の部分内蔵ゲート抵抗領域はそれぞれ、前記ゲート配線及び前記ゲートパッド間に並列に接続されるＭ（Ｍ≧２）個の内蔵ゲート抵抗トレンチを含み、
    前記ゲート配線は前記Ｍ個の内蔵ゲート抵抗トレンチと平面視して重複する配線側コンタクト領域を有し、
    前記ゲートパッドは前記Ｍ個の内蔵ゲート抵抗トレンチと平面視して重複するパッド側コンタクト領域を有し、
    前記Ｍ個の内蔵ゲート抵抗トレンチはそれぞれ
    前記半導体基板内に埋め込まれており、
    前記Ｍ個の内蔵ゲート抵抗トレンチのうち、Ｋ（Ｍ≧Ｋ≧２）個が実用内蔵ゲート抵抗トレンチとして機能し、
    Ｋ個の実用内蔵ゲート抵抗トレンチは、それぞれ
    前記層間絶縁膜を貫通して設けられる配線用コンタクトを介して前記ゲート配線の前記配線側コンタクト領域と電気的に接続され、
    前記層間絶縁膜を貫通して設けられるパッド用コンタクトを介して前記ゲートパッドの前記パッド側コンタクト領域と電気的に接続され、
    前記Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれにおいて、前記配線用コンタクトと前記パッド用コンタクトとの間にゲート電流経路が設けられ、前記ゲート電流経路における前記配線用コンタクトと前記パッド用コンタクトとの間の距離がコンタクト間距離として規定される、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記層間絶縁膜は、ＴＥＯＳ酸化膜、ＢＰＴＥＯＳ酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、酸化アルミニウム及び酸化ハフニウムのうち少なくとも一つを含む、
    半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    Ｋ≧３であり、
    前記Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれにおいて、
    前記コンタクト間距離は１００μｍ以上である、
    半導体装置。
  4. 請求項１から請求項３のうち、いずれか１項に記載の半導体装置であって、
    Ｍ＞Ｋであり、
    前記Ｍ個の内蔵ゲート抵抗トレンチそれぞれは平面視して矩形状を呈し、第１の方向を長辺とし、第２の方向を短辺とし、
    前記Ｍ個の内蔵ゲート抵抗トレンチは、前記第２の方向に沿って、第１，第２，…第Ｍの順で配置される第１～第Ｍの内蔵ゲート抵抗トレンチを有し、
    前記Ｍ個の内蔵ゲート抵抗トレンチのうち、少なくとも一つが不使用内蔵ゲート抵抗トレンチとなり、前記第１の内蔵ゲート抵抗トレンチ及び前記第Ｍの内蔵ゲート抵抗トレンチは少なくとも一つの不使用内蔵ゲート抵抗トレンチに該当せず、
    前記少なくとも一つの不使用内蔵ゲート抵抗トレンチはそれぞれ前記ゲート配線及び前記ゲートパッドとの間に電気的接続関係を有さない、
    半導体装置。
  5. 請求項１から請求項４のうち、いずれか１項に記載の半導体装置であって、
    前記配線側コンタクト領域は複数の配線側コンタクト領域を含み、
    前記パッド側コンタクト領域は複数のパッド側コンタクト領域を含み、
    前記配線用コンタクトは、複数の配線用コンタクトを含み、前記複数の配線用コンタクトは前記複数の配線側コンタクト領域と１対１に対応し、
    前記パッド用コンタクトは、複数のパッド用コンタクトを含み、前記複数のパッド用コンタクトは、前記複数のパッド側コンタクト領域と１対１に対応し、
    前記ゲート電流経路は前記ゲート配線及び前記ゲートパッド間に並列に接続される複数の部分ゲート電流経路を含み、
    前記複数の部分ゲート電流経路はそれぞれ前記複数の配線用コンタクトのうち一の配線用コンタクトと、前記複数のパッド用コンタクトのうち一のパッド用コンタクトとの間に設けられる、
    半導体装置。
  6. 請求項１から請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記ゲートパッドは平面視して矩形状のパッド主要領域をさらに有し、前記パッド主要領域は前記電気的接続領域を含み、
    Ｎ＝４であり、
    前記Ｎ個の部分内蔵ゲート抵抗領域は、平面視して前記パッド主要領域の４辺に対向して設けられる、
    半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記配線側コンタクト領域及び前記パッド側コンタクト領域は共にコンタクト領域形成方向に沿って設けられ、
    前記配線側コンタクト領域と前記パッド側コンタクト領域とは対向方向においてパッド配線間距離隔てて配置され、前記対向方向は前記コンタクト領域形成方向に交差し、
    前記Ｋ個の実用内蔵ゲート抵抗トレンチはそれぞれ前記コンタクト領域形成方向に延びる第１の形成領域と前記対向方向に延びる第２の形成領域とを有する、
    半導体装置。
  8. 請求項６記載の半導体装置であって、
    前記配線側コンタクト領域及び前記パッド側コンタクト領域は共にコンタクト領域形成方向に沿って設けられ、
    前記配線側コンタクト領域と前記パッド側コンタクト領域とは対向方向においてパッド配線間距離隔てて配置され、前記対向方向は前記コンタクト領域形成方向に交差し、
    前記Ｋ個の実用内蔵ゲート抵抗トレンチはそれぞれ平面視して平行四辺形状を呈し、前記コンタクト領域形成方向及び前記対向方向それぞれと交差する方向を長辺方向とする、
    半導体装置。
  9. 請求項６から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記Ｎ個の部分内蔵ゲート抵抗領域は、第１～第４の部分内蔵ゲート抵抗領域に分類され、
    前記第１～第４の部分内蔵ゲート抵抗領域の抵抗値は互いに異なる値に設定される、
    半導体装置。
  10. 請求項６からは請求項９のうち、いずれか１項に記載の半導体装置であって、
    前記ゲート配線は、表面が露出した測定領域を有する内蔵ゲート抵抗測定パッドを有し、前記内蔵ゲート抵抗測定パッドは、前記Ｎ個の部分内蔵ゲート抵抗領域のうち少なくとも一つに対応する前記配線側コンタクト領域として機能する、
    半導体装置。
  11. 請求項１から請求項１０のうち、いずれか１項に記載の半導体装置であって、
    前記半導体基板の上層部に設けられた第２の導電型のウェル層をさらに備え、
    前記Ｍ個の内蔵ゲート抵抗トレンチの底部は、前記ウェル層内に存在する、
    半導体装置。
  12. 請求項１から請求項１０のうち、いずれか１項に記載の半導体装置であって、
    前記半導体基板の上層部に設けられた第２の導電型のウェル層と、
    前記半導体基板内に選択的に設けられた第２の導電型のバリア層とをさらに備え、
    前記ウェル層の形成深さは、前記Ｍ個の内蔵ゲート抵抗トレンチの形成深さより浅く、
    前記Ｍ個の内蔵ゲート抵抗トレンチの底部は前記バリア層内に存在する、
    半導体装置。
  13. 請求項１から請求項１２のうち、いずれか１項に記載の半導体装置であって、
    前記Ｍ個の内蔵ゲート抵抗トレンチはそれぞれトレンチ電極と前記トレンチ電極を覆うトレンチ絶縁膜とを有し、
    前記Ｍ個の内蔵ゲート抵抗トレンチそれぞれの前記トレンチ電極は一定の抵抗トレンチ深さを有し、
    前記Ｍ個の内蔵ゲート抵抗トレンチそれぞれの前記トレンチ電極の表面は第１の形成幅を有し、
    前記Ｍ個の内蔵ゲート抵抗トレンチそれぞれの前記トレンチ電極の底面は第２の形成幅を有し、
    前記第１の形成幅と前記第２の形成幅との差分値は、前記第１の形成幅の１／１０以下に設定される、
    半導体装置。
  14. 請求項１から請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
    (a) 前記Ｍ個の内蔵ゲート抵抗トレンチのうち、実用内蔵ゲート抵抗トレンチとして機能する個数Ｋを決定するステップと、
    (b) 前記Ｋ個の実用内蔵ゲート抵抗トレンチそれぞれの前記コンタクト間距離を決定するステップと、
    (c) 前記ステップ(a)及び前記ステップ(b)の決定内容を満足するように、前記半導体装置を形成するステップとを備える、
    半導体装置の製造方法。
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