CN116646394A - 一种具栅极电阻的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种具栅极电阻的IGBT芯片及其制作方法，该IGBT芯片包括：元胞区、栅极电阻区以及终端区；所述元胞区、栅极电阻区均包括多晶硅区，元胞区和栅极电阻区中的多晶硅区为沟槽结构，将所述栅极电阻区置于IGBT芯片栅极压焊点下方区域。本发明使用沟槽中的填充多晶硅制作栅极电阻，与先进的小尺寸沟槽栅元胞制造工艺完全兼容，避免了因多晶硅CMP工艺带来的问题。由于在小尺寸的沟槽栅元胞制造工艺中，沟槽的横向尺寸通常较小，远小于传统的平面多晶硅薄膜的尺寸，所以电流向接触孔外侧扩展的效应几乎可以忽略，这样也提升了栅极串联电阻的设计精度。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种具栅极电阻的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。在大电流IGBT芯片设计中，为了提升芯片在并联使用时的均流效果，通常需要在芯片内部集成一个与栅极串联的栅极电阻，传统的做法是采用在平面上淀积的N型掺杂多晶硅薄膜制作栅极电阻。
N型掺杂的多晶硅薄膜具有一定的方块电阻值，在多晶硅薄膜的两端分别开一条接触孔，并连接至金属薄膜层，栅极电阻的阻值由多晶硅薄膜的方块电阻，接触孔的长度和间距决定。由于IGBT芯片在动态开关的过程中，栅极需要较大的充电和放电瞬态电流，这个电流需要流经栅极电阻，所以通常需要较大面积的多晶硅薄膜层和较长的接触孔长度，这样会挤占芯片有源区的面积，降低芯片的电流密度。同时，实际的电流从接触孔区域流入多晶硅薄膜后，会从接触孔的边缘向多晶硅薄膜的外侧区域扩散，实际有效的电阻宽度会大于接触孔的长度，这样对栅极电阻的设计精度造成一定的困扰。
此外，随着沟槽栅IGBT芯片元胞尺寸的缩小，对于光刻工艺的要求越来越高，精细的光刻工艺对芯片表面的平坦度提出了较高的要求，为了降低芯片表面的台阶高度，小尺寸的沟槽IGBT芯片在淀积栅极多晶硅薄膜之后，增加了一步表面CMP平坦化的工艺步骤，沟槽之外的多晶硅薄膜图形将被去除，因此不能再使用平面的多晶硅薄膜图形制作栅极串联电阻。
发明内容
有鉴于此，本发明提供了一种具栅极电阻的IGBT芯片及其制作方法，以解决现有技术中使用平面淀积的多晶硅薄膜图形制作的栅极串联电阻设计精度不佳的技术问题。
为了解决上述技术问题，本发明提供了一种具栅极电阻的IGBT芯片，包括元胞区、栅极电阻区以及终端区；所述元胞区和栅极电阻区均包括单晶硅衬底、氧化层、P型硅区、多晶硅区、隔离介质层、正面金属层、钝化层以及反面金属层，所述元胞区还包括N型硅区；
其中，所述元胞区和栅极电阻区中的多晶硅区均为沟槽结构，将所述栅极电阻区置于IGBT芯片栅极压焊点下方区域。
在可能的实施方式中，所述栅极电阻区中沟槽结构的多晶硅区的两端各有一组或多组接触孔，分别连接至栅极电阻的两个金属电极；
其中，根据栅极电阻的阻值大小和开关过程中需要通过的瞬态栅极电流峰值确定两组接触孔之间的距离，以及沟槽两端接触孔的数量。
为了解决上述技术问题，本发明还提供了一种制作方法，用于制备上述的具栅极电阻的IGBT芯片，所述制作方法包括如下步骤：
S1、将元胞区、栅极电阻区及终端区进行氧化层生长，将终端区的场限环区域选择性腐蚀场氧化层；
S2、将元胞区和栅极电阻区进行选择性腐蚀场氧化层、沟槽刻蚀以及多晶硅填充生长后刻蚀多晶硅，终端区、元胞区和栅极电阻区同时进行多晶硅的生长和刻蚀；
S3、将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗，将元胞区和栅极电阻区进行P型掺杂、多晶硅氧化处理以及氧化层刻蚀；
S4、将元胞区的源区进行N型掺杂；
S5、将元胞区、栅极电阻区及终端区进行隔离介质层淀积与接触孔刻蚀；
S6、将元胞区、栅极电阻区及终端区进行正面金属化与钝化层处理；
S7、将元胞区、栅极电阻区及终端区进行晶圆背面减薄与金属化处理。
在可能的实施方式中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，采用湿氧工艺将元胞区、栅极电阻区及终端区进行氧化层生长；
将终端区的场限环区域进行选择性腐蚀场氧化层，并注入P型离子得到P型硅区，去胶后进行杂质推进。
在可能的实施方式中，所述步骤S2具体包括：
将元胞区和栅极电阻区进行选择性腐蚀场氧化层，基于PECVD淀积生长二氧化硅刻蚀硬掩膜层；
将元胞区和栅极电阻区进行沟槽刻蚀，牺牲氧化层生长，去除牺牲氧化层，栅氧生长；
将元胞区、栅极电阻区及终端区进行多晶硅填充生长后刻蚀多晶硅，形成栅电极和Busbar走线。
在可能的实施方式中，所述步骤S3具体包括：
将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗；
将元胞区和栅极电阻区进行P型掺杂、去胶后杂质推进同时进行多晶硅氧化；
将元胞区和栅极电阻区进行氧化层刻蚀以使氧化层减薄至预设厚度。
在可能的实施方式中，所述步骤S4具体包括：
第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
在可能的实施方式中，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
在可能的实施方式中，所述步骤S6具体包括：
正面淀积金属层至一预置厚度，干法刻蚀图形化，基于PI胶Coating形成钝化层，并进行光刻图形化。
在可能的实施方式中，所述步骤S7具体包括：
将晶圆背面研磨，去除氧化硅并将晶圆厚度减薄；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，在背面淀积金属层。
采用上述实施例的有益效果是：
本发明使用沟槽中的填充多晶硅制作栅极电阻，与先进的小尺寸沟槽栅元胞制造工艺完全兼容，避免了因多晶硅CMP工艺带来的问题。同时可以将栅极电阻设计在栅极Pad下方的区域，不占用有源区的芯片面积，提升了芯片的电流密度。由于在小尺寸的沟槽栅元胞制造工艺中，沟槽的横向尺寸通常较小，远小于传统的平面多晶硅薄膜的尺寸，所以电流向接触孔外侧扩展的效应几乎可以忽略，这样也提升了栅极串联电阻的设计精度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图2为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的具栅极电阻的IGBT芯片制作方法中步骤S7执行后IGBT芯片一实施例的结构变化示意图；
图8为本发明提供的栅极电阻区一实施例的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于附图说明中标记的清晰，考虑到终端区、栅极电阻区以及元胞区在IGBT芯片制备时存在诸多具有相同功能的结构，现对说明书附图中的部分标记进行统一说明，具体见下表1。
表1：部分附图标记对应表
在描述本发明实施例之前，对于相关名词或常识进行简要说明：
IGBT结构：IBGT一般包括元胞区和终端区，且元胞区结构均是中心轴线对称的结构，故本说明书中附图中并未标注每一个结构，若未标注，则依据对称情况标注而定。
为了解决现有技术中使用平面淀积的多晶硅薄膜图形制作的栅极串联电阻设计精度不佳的技术问题，本发明提供了一种具栅极电阻的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种具栅极电阻的IGBT芯片，可参阅图8，该具栅极电阻的IGBT芯片包括元胞区、栅极电阻区以及终端区；所述元胞区和栅极电阻区均包括单晶硅衬底101/201、氧化层102/202、P型硅区103/203、多晶硅区104/204、隔离介质层107/207、正面金属层108/208、钝化层109/209以及反面金属层110/210，所述元胞区还包括N型硅区106；
其中，所述元胞区和栅极电阻区中的多晶硅区104均为沟槽结构，将所述栅极电阻区置于IGBT芯片栅极压焊点下方区域。
同样的，在终端区中包括单晶硅衬底301、氧化层302、P型硅区303、多晶硅区304、隔离介质层307、正面金属层308、钝化层309以及反面金属层310。
需要说明的是，栅极电阻结构中的沟槽（即：多晶硅区204）、多晶硅填充、接触孔刻蚀与金属淀积等工艺步骤与IGBT芯片的元胞结构在同一步工艺中形成，因此与先进的小尺寸沟槽栅IGBT制造工艺完全兼容。
进一步的，栅极电阻的沟槽阵列可以贯穿于IGBT芯片栅极压焊点（Pad）区下方，因此可以与栅极Pad共用大部分面积，而不需要占用芯片的有源区面积，因此可以提升芯片的电流密度。同时，由于沟槽的横向尺寸通常较小，远小于传统平面多晶硅栅极中多晶硅薄膜的横向尺寸，所以传统多晶硅电阻中的接触孔外侧电流扩展效应几乎可以忽略，栅极电阻的宽度可以简单地认为由沟槽的宽度和带接触孔的沟槽数量决定，这样也提升了栅极串联电阻的设计精度。
与现有技术相比，本发明使用沟槽中的填充多晶硅制作栅极电阻，与先进的小尺寸沟槽栅元胞制造工艺完全兼容，避免了因多晶硅CMP工艺带来的问题。同时可以将栅极电阻设计在栅极Pad下方的区域，不占用有源区的芯片面积，提升了芯片的电流密度。由于在小尺寸的沟槽栅元胞制造工艺中，沟槽的横向尺寸通常较小，远小于传统的平面多晶硅薄膜的尺寸，所以电流向接触孔外侧扩展的效应几乎可以忽略，这样也提升了栅极串联电阻的设计精度。
在可能的实施方式中，所述栅极电阻区中沟槽结构的多晶硅区204两端各有一组或多组接触孔，分别连接至栅极电阻的两个金属电极；
其中，根据栅极电阻的阻值大小和开关过程中需要通过的瞬态栅极电流峰值确定两组接触孔之间的距离，以及沟槽两端接触孔的数量。
在本发明的实施例中，还提供了一种具栅极电阻的IGBT芯片的制作方法，请参阅图1-8，其具体包括如下步骤：
S1、将元胞区、栅极电阻区及终端区进行氧化层生长，将终端区的场限环区域选择性腐蚀场氧化层；
S2、将元胞区和栅极电阻区进行选择性腐蚀场氧化层、沟槽刻蚀以及多晶硅填充生长后刻蚀多晶硅，终端区、元胞区和栅极电阻区同时进行多晶硅的生长和刻蚀；
S3、将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗，将元胞区和栅极电阻区进行P型掺杂、多晶硅氧化处理以及氧化层刻蚀；
S4、将元胞区的源区进行N型掺杂；
S5、将元胞区、栅极电阻区及终端区进行隔离介质层淀积与接触孔刻蚀；
S6、将元胞区、栅极电阻区及终端区进行正面金属化与钝化层处理；
S7、将元胞区、栅极电阻区及终端区进行晶圆背面减薄与金属化处理。
需要说明的是，本发明为沟槽栅IGBT芯片，其创新在于在栅极沟槽内置栅极串联电阻，其中，栅极电阻结构中的沟槽、多晶硅填充、接触孔刻蚀与金属淀积等工艺步骤与芯片的元胞结构在同一步工艺中形成，因此与先进的小尺寸沟槽栅IGBT制造工艺完全兼容，在长条形的沟槽两端各有一组接触孔设计，分别连接至栅极电阻的两个金属电极，两排接触孔之间的距离，以及沟槽两端接触孔的数量可以根据栅极电阻的阻值大小和开关过程中需要通过的瞬态栅极电流峰值，进行灵活设计。栅极电阻的沟槽阵列可以贯穿于栅极Pad区下方，因此可以与栅极Pad共用大部分面积，而不需要占用芯片的有源区面积，因此可以提升芯片的电流密度。同时，由于沟槽的横向尺寸通常较小，远小于传统平面多晶硅栅极中多晶硅薄膜的横向尺寸，所以传统多晶硅电阻中的接触孔外侧电流扩展效应几乎可以忽略，栅极电阻的宽度可以简单地认为由沟槽的宽度和带接触孔的沟槽数量决定，这样也提升了栅极串联电阻的设计精度。
在可能的实施方式中，请参阅图1，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底101/201/301，采用湿氧工艺将元胞区、栅极电阻区及终端区进行氧化层102/202/302生长，其中，晶圆表面为（100）晶面，电阻率为30-90 Ω·cm，湿氧工艺的温度为800-1050℃，氧化层厚度1-3μm；
将终端区的场限环区域进行选择性腐蚀场氧化层302，并注入P型离子得到P型硅区303，去胶后进行杂质推进，其中，注入的P型离子为B+离子，注入剂量为8E13-5E14，注入能量为80-140keV，杂质推进时的温度为1000-1200℃，时间为300-600min。
在可能的实施方式中，请参阅图2，所述步骤S2具体包括：
将元胞区和栅极电阻区进行选择性腐蚀场氧化层102/202，基于PECVD（PlasmaEnhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法）淀积生长二氧化硅刻蚀硬掩膜层，其中，刻蚀硬掩膜层的厚度为5000-10000A；
将元胞区和栅极电阻区进行沟槽刻蚀，深度为4-7μm；
牺牲氧化层生长，厚度为800-1200A；
去除牺牲氧化层，栅氧生长，厚度为1000-1200A；
将元胞区、栅极电阻区及终端区进行多晶硅填充生长（即：将多晶硅填充至沟槽形成多晶硅区104/204/304）后刻蚀多晶硅（即：形成底部的多晶硅区104/204/304），形成栅电极和Busbar走线，其中，基于LPCVD（Low Pressure Chemical Vapor Deposition，低压力化学气相沉积法）工艺进行多晶硅填充且厚度为8000-12000A。
在可能的实施方式中，请参阅图3，所述步骤S3具体包括：
将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗；
将元胞区和栅极电阻区进行P型掺杂分隔形成P型硅区103/203和P型掺杂区105/205、去胶后杂质推进同时进行多晶硅氧化，同样终端区也会对应形成P型掺杂区305；其中，P型掺杂的离子为B+离子，注入剂量为1E13-1E14，注入能量为80-140keV，去胶后杂质推进的温度为1000-1150℃，时间为90-150min；
将元胞区和栅极电阻区进行氧化层刻蚀以使氧化层减薄至预设厚度，所述预设厚度为100-500A。
在可能的实施方式中，请参阅图4，所述步骤S4具体包括：
将元胞区的N+源区掺杂得到N型硅区106：第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV，第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火，温度为800-1000℃，时间为30-60min。
在可能的实施方式中，请参阅图5，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层107/207/307，其中，总厚度为9000-12000A；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火，其中，预设深度为0.2-0.5μm，第一次注入的BF2离子的注入剂量为5E14-8E15，注入能量为20-80keV，第二次注入B+离子的注入剂量为1E14-5E15，注入能量为40-100keV，炉管退火的温度为700-1000℃，时间为30-60min。
在可能的实施方式中，请参阅图6，所述步骤S6具体包括：
正面淀积金属层至一预置厚度得到正面金属层108/208/308，干法刻蚀图形化，基于PI胶Coating形成钝化层109/209/309，并进行光刻图形化，其中，预置厚度为4-8μm，光刻图形化的厚度8-12μm。
在可能的实施方式中，请参阅图7，所述步骤S7具体包括：
将晶圆背面研磨，去除氧化硅并将晶圆厚度减薄，减薄至60-150μm；
在背面Buffer层离子注入P+离子形成位于底部的P型硅区103/203/303，在背面阳极注入B+离子的N型硅区106/206/306，炉管退火激活杂质，在背面淀积金属层得到背面金属层110/210/310，其厚度为厚度1-2μm。
其中，注入P+离子的注入剂量为2E11-1E13，注入能量为200-900keV；注入B+离子的注入剂量为1E12-8E13，注入能量为20-50keV；炉管退火的温度为300-500℃，时间为20-80min。
经过上述步骤S1-S7的制备工艺之后，能够得到上述实施例中的具栅极电阻的IGBT芯片，为了进一步描述栅极电阻的结构，请查阅图8，图8为本发明提供的栅极电阻区一实施例的结构示意图。
在图8中，栅极电阻区的截面图和俯视图体现了栅极电阻与沟槽中相关联的连接方式，即：在栅极沟槽内置栅极串联电阻，其中，栅极电阻结构中的沟槽、多晶硅填充、接触孔刻蚀与金属淀积等工艺步骤与芯片的元胞结构在同一步工艺中形成，因此与先进的小尺寸沟槽栅IGBT制造工艺完全兼容，在长条形的沟槽两端各有一组接触孔设计，分别连接至栅极电阻的两个金属电极，两排接触孔之间的距离，以及沟槽两端接触孔的数量可以根据栅极电阻的阻值大小和开关过程中需要通过的瞬态栅极电流峰值，进行灵活设计。栅极电阻的沟槽阵列可以贯穿于栅极Pad区下方，因此可以与栅极Pad共用大部分面积，而不需要占用芯片的有源区面积，因此可以提升芯片的电流密度。同时，由于沟槽的横向尺寸通常较小，远小于传统平面多晶硅栅极中多晶硅薄膜的横向尺寸，所以传统多晶硅电阻中的接触孔外侧电流扩展效应几乎可以忽略，栅极电阻的宽度可以简单地认为由沟槽的宽度和带接触孔的沟槽数量决定，这样也提升了栅极串联电阻的设计精度。
以上对本发明所提供的具栅极电阻的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种具栅极电阻的IGBT芯片，其特征在于，包括元胞区、栅极电阻区以及终端区；所述元胞区和栅极电阻区均包括单晶硅衬底、氧化层、P型硅区、多晶硅区、隔离介质层、正面金属层、钝化层以及反面金属层，所述元胞区还包括N型硅区；
其中，所述元胞区和栅极电阻区中的多晶硅区均为沟槽结构，将所述栅极电阻区置于IGBT芯片栅极压焊点下方区域。
2.根据权利要求1所述的具栅极电阻的IGBT芯片，其特征在于，所述栅极电阻区中沟槽结构的多晶硅区的两端各有一组或多组接触孔，分别连接至栅极电阻的两个金属电极；
其中，根据栅极电阻的阻值大小和开关过程中需要通过的瞬态栅极电流峰值确定两组接触孔之间的距离，以及沟槽两端接触孔的数量。
3.一种制作方法，用于制备如权利要求1-2任一项所述的具栅极电阻的IGBT芯片，其特征在于，所述制作方法包括如下步骤：
S1、将元胞区、栅极电阻区及终端区进行氧化层生长，将终端区的场限环区域选择性腐蚀场氧化层；
S2、将元胞区和栅极电阻区进行选择性腐蚀场氧化层、沟槽刻蚀以及多晶硅填充生长后刻蚀多晶硅，终端区、元胞区和栅极电阻区同时进行多晶硅的生长和刻蚀；
S3、将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗，将元胞区和栅极电阻区进行P型掺杂、多晶硅氧化处理以及氧化层刻蚀；
S4、将元胞区的源区进行N型掺杂；
S5、将元胞区、栅极电阻区及终端区进行隔离介质层淀积与接触孔刻蚀；
S6、将元胞区、栅极电阻区及终端区进行正面金属化与钝化层处理；
S7、将元胞区、栅极电阻区及终端区进行晶圆背面减薄与金属化处理。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，采用湿氧工艺将元胞区、栅极电阻区及终端区进行氧化层生长；
将终端区的场限环区域进行选择性腐蚀场氧化层，并注入P型离子得到P型硅区，去胶后进行杂质推进。
5.根据权利要求3所述的制作方法，其特征在于，所述步骤S2具体包括：
将元胞区和栅极电阻区进行选择性腐蚀场氧化层，基于PECVD淀积生长二氧化硅刻蚀硬掩膜层；
将元胞区和栅极电阻区进行沟槽刻蚀，牺牲氧化层生长，去除牺牲氧化层，栅氧生长；
将元胞区、栅极电阻区及终端区进行多晶硅填充生长后刻蚀多晶硅，形成栅电极和Busbar走线。
6.根据权利要求3所述的制作方法，其特征在于，所述步骤S3具体包括：
将晶圆翻转至背面，去除背面多晶硅，晶圆翻转回正面，进行清洗；
将元胞区和栅极电阻区进行P型掺杂、去胶后杂质推进同时进行多晶硅氧化；
将元胞区和栅极电阻区进行氧化层刻蚀以使氧化层减薄至预设厚度。
7.根据权利要求3所述的制作方法，其特征在于，所述步骤S4具体包括：
第一次注入P+离子，第二次注入As+离子，去胶后炉管退火。
8.根据权利要求3所述的制作方法，其特征在于，所述步骤S5具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火。
9.根据权利要求3所述的制作方法，其特征在于，所述步骤S6具体包括：
正面淀积金属层至一预置厚度，干法刻蚀图形化，基于PI胶Coating形成钝化层，并进行光刻图形化。
10.根据权利要求3所述的制作方法，其特征在于，所述步骤S7具体包括：
将晶圆背面研磨，去除氧化硅并将晶圆厚度减薄；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，在背面淀积金属层。
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