CN113013259A - 一种低导通压降肖特基二极管结构及其制备方法 - Google Patents

一种低导通压降肖特基二极管结构及其制备方法 Download PDF

Info

Publication number
CN113013259A
CN113013259A CN202110217571.0A CN202110217571A CN113013259A CN 113013259 A CN113013259 A CN 113013259A CN 202110217571 A CN202110217571 A CN 202110217571A CN 113013259 A CN113013259 A CN 113013259A
Authority
CN
China
Prior art keywords
type
region
epitaxial layer
schottky diode
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110217571.0A
Other languages
English (en)
Inventor
赵杰
王英民
孙有民
王成熙
王清波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Microelectronics Technology Institute
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202110217571.0A priority Critical patent/CN113013259A/zh
Publication of CN113013259A publication Critical patent/CN113013259A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes
    • H01L29/66212Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种低导通压降肖特基二极管结构及其制备方法,该结构在N型外延层中设置环状的P型增压环、N型引出区和N型区表面接触区,本发明为充分降低N型引出区串联电阻,设计环形结构的N型引出区,通过扩散工艺形成高浓度的N型深磷层,该工艺形成的肖特基二极管由于从N型表面接触区到N+埋层之间增加了高浓度的深磷层,即N型引出区,能有效降低二者之间的外延层串联电阻,增大接触面积,从而获得更低的导通电阻。

Description

一种低导通压降肖特基二极管结构及其制备方法
【技术领域】
本发明属于半导体工艺技术领域,具体涉及一种低导通压降肖特基二极管结构及其制备方法。
【背景技术】
肖特基二极管(SBD)具有正向导通压降低、开关速度快等优点,被广泛应用于高速高频电路、开关电源和保护电路中,SBD是高速光耦、高频开关电源的关键部件。
SBD是利用金属和半导体形成的金属-半导体结制作的,在双极集成电路工艺中,SBD的常规做法是,在开欧姆孔的同时把肖特基二极管金-半接触区域也打开,然后淀积金属,由金属层和N型外延层接触形成肖特基二极管。选择纯铝材料可以获得较低的导通压降;然而,SBD的N极为杂质浓度很低的外延层,电阻率较大,会导致肖特基二极管的导通压降因外延层体电阻的影响而偏大,开关速度降低,使器件在高速、高频电路应用领域的性能受限。
【发明内容】
本发明的目的在于克服上述现有技术的缺点,提供一种低导通压降肖特基二极管结构及其制备方法,已解决现有技术中,肖特基二极管N型外延层杂质浓度低,串联电阻大使导通压降增大的问题。
为达到上述目的,本发明采用以下技术方案予以实现:
一种低导通压降肖特基二极管结构,包括N型外延层;
在N型外延层的横向截面上,所述N型外延层的内部设置有一圈P型增压环、一圈N型引出区和一圈N型区表面接触区;N型引出区围绕P型增压环,N型引出区在N型区表面接触区中;P型增压环、N型引出区和N型区表面接触区同轴心;
在N型外延层的竖向截面上,P型增压环、N型引出区及N型区表面接触区的上表面均和N型外延层的上表面平齐;N型引出区的下表面和N型外延层的下表面平齐,P型增压环的下表面和N型外延层的下表面有距离,N型区表面接触区的下表面有距离,N型引出区穿过N型区表面接触区。
本发明的进一步改进在于:
优选的,所述N型引出区为N型深磷层。
优选的,所述P型增压环为B杂质区。
优选的,所述N型外延层的下部设置有N+埋层。
优选的,N型外延层的上表面设置有金属互联线和二氧化硅层。
一种低导通压降肖特基二极管结构的制备方法,包括以下步骤:
步骤1,在N型外延层的上表面制备有二氧化硅层;
步骤2,在二氧化硅层上刻蚀出N型引出区的窗口;
步骤3,通过N型引出区的窗口,将磷离子扩散在N型外延层的内部形成N型引出区;
步骤4,剥离二氧化硅层,在N型外延层的上表面形成新的二氧化硅层;
步骤5,在二氧化硅层上设置光刻胶,刻蚀出P型增压环的窗口;
步骤6,通过P型增压环的窗口,向N型外延层中注入B杂质高能离子,形成P型增压环,去除二氧化硅层;
步骤7,在N型外延层的上表面形成新的二氧化硅层,光刻二氧化硅层形成N型区表面接触区的窗口;通过N型区表面接触区的窗口,向N型外延层中扩散磷离子,形成N型区表面接触区;
步骤8,在N型外延层的上表面制备金属互联线。
优选的,步骤3中,所述磷离子通过两步扩散形成N型引出区,第一步磷扩散的温度为975℃,方阻为Ω/;第二步磷扩散的温度为1200℃。
优选的,步骤6中,B杂质的注入能量为80keV。
与现有技术相比,本发明具有以下有益效果:
本发明公开了一种低导通压降肖特基二极管结构,该结构在N型外延层中设置环状的P型增压环、N型引出区和N型区表面接触区,本发明为充分降低N型引出区串联电阻,设计环形结构的N型引出区,通过扩散工艺形成高浓度的N型深磷层,该工艺形成的肖特基二极管由于从N型表面接触区到N+埋层之间增加了高浓度的深磷层,即N型引出区,能有效降低二者之间的外延层串联电阻,增大接触面积,从而获得更低的导通电阻。分别对采用本发明肖特基二极管结构和传统工艺形成的肖特基二极管参数进行测试,在相同正向电流条件下,新工艺方法形成的肖特基二极管具有更低的导通压降。
本发明还公开了一种低导通压降肖特基二极管结构的制备方法,本发明依据N型外延层体电阻对肖特基二极管导通压降的影响机理,提出一种通过控制N型引出区杂质浓度达到降低肖特基二极管导通压降的工艺方法,本发明提出的采用高浓度磷掺杂工艺降低肖特基二极管导通压降的工艺方法,在标准双极工艺流程中利用NPN晶体管的深磷工艺进行肖特基二极管的N型引出区掺杂,在不增加任何热过程的情况下实现了肖特基二极管N型引出区的掺杂浓度调整,与标准双极工艺流程具有良好的工艺兼容性。通过这种方法获得的肖特基二极管具有更小的导通压降,有利于提高电路的开关速度。
【附图说明】
图1:传统结构肖特基二极管顶视图;
图2:传统结构肖特基二极管纵向剖面图;
图3:采用新工艺形成的肖特基二极管顶视图;
图4:采用新工艺形成的肖特基二极管纵向剖面图。
图5~图11:采用扩散工艺形成肖特基二极管的过程。
图5:N型外延层表面生长扩散掩蔽热氧层;
图6:光刻刻蚀形成肖特基二极管N型引出区窗口;
图7:N型磷杂质预扩散和高温推结,形成肖特基二极管N型引出区深磷环;
图8:湿法剥离氧化层并生长离子注入垫氧层,光刻形成肖特基二极管P型增压环区窗口并完成P型硼杂质注入及去胶;
图9:高温退火完成P型杂质激活和推结;
图10:光刻刻蚀出肖特基二极管N型区接触窗口并完成高浓度磷掺杂;
图11:光刻刻蚀出肖特基二极管结区域和欧姆孔,溅射纯铝并进行光刻、刻蚀,形成肖特基二极管结构。
其中,1-N型外延层;2-P型增压环;3-二氧化硅层;4-N型区表面接触区;5-N+埋层;6-金属互联线;7—N型引出区;8-光刻胶。
【具体实施方式】
下面结合附图对本发明做进一步详细描述:
在本发明的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制;术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性;此外,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本发明中的具体含义。
参见图1和图2为传统结构肖特基二极管的结构图,从图中可以看出,传统结构中的N型外延层1的上表面部分位置设置有二氧化硅层3,N型外延层1上表面下表面设置有N+埋层5,N型外延层1的内部中间设置有一圈P型增压环2,P型增压环2的横截面为矩形环状2;N型区表面接触区4设置在N型外延层1的内部,N型区表面接触区4的上表面和N型外延层1的上表面重合,N型区表面接触区4的上表面和二氧化硅层3的下表面以及金属互联线6接触,,P型增压环2围着的N型外延层上表面设置有金属互联线6。上述结构中SBD的N极为杂质浓度很低的N型外延层1,电阻率较大,造成N+埋层5和SBD的N极接触区的串联电阻较大。
参见图3和图4,本发明公开的肖特基二极管包括N型外延层1,N型外延层1的下表面设置有一层N+埋层5,N型外延层1的内部设置有一圈P型增压环2,所述P型增压环2在N型外延层1的中心位置,围绕N型外延层1的竖向中心轴设置,P型增压环2为环状的矩形结构,其上表面和N型外延层1的上表面平齐,下表面在N型外延层1的内部,不和P型增压环2的下表面接触。N型外延层1中设置有一圈N型引出区7,N型引出区7围绕N型外延层1的竖向中心轴设置,N型引出区7为环状的矩形结构,其一条边的长度长于P型增压环2的边部长度,N型引出区7的上表面和N型外延层1的上表面平齐,下表面和N+埋层5相接,即N型引出区7将N型外延层1的上、下表面贯穿,N型引出区7的任意一条边的竖向截面为矩形;N型外延层1的内部还设置有一圈N型区表面接触区4,所述N型区表面接触区4覆盖了N型引出区7,N型区表面接触区4的上表面和N型外延层1的上表面平齐,下表面在N型外延层1的内部,参见图2,对整个二极管做一个竖向剖面可以看出,截面为矩形的N型引出区7的内侧壁和外侧壁均和N型区表面接触区4接触。N型引出区7为高浓度的N型深磷层。所述和P型增压环2围着的N型外延层上表面和N型区表面接触区4上部设置有金属互联线6。
参见图3,当对本发明的肖特基二极管做水平截面时,可以看出,肖特基二极管形成了一个类似于矩形同心环的结构,从内到外依次为P型增压环2和N型区表面接触区4、N型引出区7在N型区表面接触区4中,这几个同心环结构均以肖特基二极管的竖向中心线作为其中心线。这四个结构的上表面均和N型外延层1的上表面平齐,N型引出区7的下表面和N型外延层1的下表面接触,P型增压环2和N型区表面接触区4的下表面均在N型外延层1的内部。
上述结构,通过控制N型引出区杂质浓度达到降低肖特基二极管导通压降的工艺方法,通过扩散工艺在肖特基二极管N型引出区制作高浓度的N型深磷环,穿透外延层与N+埋层5相连,以降低外延层串联电阻:为充分降低N型引出区串联电阻,设计环形结构的N型引出区7,通过扩散工艺形成高浓度的N型深磷层,该工艺形成的肖特基二极管由于从N型接触4到N+埋层5之间增加了高浓度的深磷层,能有效降低二者之间的外延层串联电阻,增大接触面积,从而获得更低的导通电阻。
该工艺方法制备肖特基二极管的步骤如下:
步骤1,参见图5,在N型外延层1上表面生长厚度不小于600nm的二氧化硅层3,N型外延层1的下表面设置有N+埋层5;
步骤2,参见图6,在二氧化硅层3光刻刻蚀出肖特基二极管的N型引出区7的窗口;
步骤3,参见图7,在卧式扩散炉内进行N型磷杂质的预扩散和高温推结,形成连接肖特基二极管N型区表面接触区4和N+埋层5的环形高浓度纵向深磷层,磷杂质结深要保证与N+埋层5相连,形成N型引出区7;
步骤4,参见图7,湿法剥离已有的二氧化硅层3,在N型引出区7的窗口处表面重新生长不超过200nm的注入二氧化硅,形成新的二氧化硅层3;
步骤5,参见图8,在二氧化硅层3上设置光刻胶8,然后光刻形成肖特基二极管的P型增压环2的窗口,光刻胶8的厚度应保证对离子注入的有效屏蔽;
步骤6,参见图9,P型硼杂质高能离子注入,去除光刻胶8,随后在卧式扩散炉内进行注入杂质高温推结激活,形成所需的肖特基二极管的P型增压环2,去除二氧化硅层3
步骤7,参见图10,再次形成新的二氧化硅层3,光刻新的二氧化硅层3刻蚀形成肖特基二极管N型区表面接触区4的窗口,杂质扩散完成肖特基二极管N型区接触高浓度掺杂,形成肖特基二极管N型区表面接触区4;
步骤8,参见图11,光刻刻蚀出欧姆孔和肖特基二极管的金-半接触区域,溅射纯铝并进行光刻、刻蚀和低温退火,形成肖特基二极管结构。
现结合实施例,对本发明作进一步描述:
实施案例1:
采用本发明工艺方法形成的肖特基二极管结构如下:
1.肖特基二极管采用边长为22μm的正方形金-半接触区;内边长10μm、外边长13μm的方形P型增压环2;内边长24μm、外边长27μm的正方环形N型引出区7,N型引出区7上方有内边长19.5μm、外边长31.5μm的正方环形N型区表面接触区4,同时也是欧姆接触区;
2.N型外延层1的厚度8.0μm,电阻率1.3Ω.cm;肖特基二极管N型引出区7的磷杂质浓度为3.9E19cm-3,结深4.0μm;P型增压环2掺杂浓度为2.5E18cm-3,结深1.5μm;N型区表面接触区4的掺杂浓度为2.6E20cm-3,结深0.6μm;
3.在相同正向导通电流条件下,采用本发明工艺方法形成的肖特基二极管的导通压降为0.304V,传统工艺形成的肖特基二极管导通压降为0.345V,新工艺方法形成的肖特基二极管导通压降低于传统工艺。
本结构可通过以下方法实现:
1.在温度1000℃下,通过氢氧合成氧化,在N型外延层1表面生长600nm的二氧化硅层3;
2.在二氧化硅层3表面涂覆1.4μm的光刻胶8,通过曝光、显影,形成肖特基二极管N型引出区7的图形;
3.通过干法刻蚀工艺形成肖特基二极管N型引出区7的窗口,完成后通过干加湿法去胶工艺去除硅片表面光刻胶8;
4.采用扩散工艺对肖特基二极管N型引出区7进行磷掺杂,磷预扩温度为975℃,方阻为(5.0±1.0)Ω/,再经过在1200℃下扩散45min的高温工艺完成磷杂质扩散;
5.通过3:1HF 10min去除N型外延层1的表面二氧化硅层3,在N型外延层1表面重新生长200nm的二氧化硅层3,光刻形成肖特基二极管P型增压环2的窗口,通过离子注入进行掺杂,注入杂质11B+,注入能量80keV,注入剂量3.7E14cm-2
6.1100℃50min退火完成P型杂质激活,形成肖特基二极管的P型增压环2,去除原二氧化硅层3,并在1000℃通过氢氧合成氧化在外延层表面生长600nm的新的二氧化硅层3;
7.光刻、刻蚀形成肖特基二极管N型区接触窗口,通过850℃磷扩散,完成肖特基二极管N型区表面接触区4的高浓度磷掺杂;
8.光刻、刻蚀形成肖特基二极管结区域和欧姆孔窗口,溅射纯铝,完成纯铝光刻、刻蚀,形成金属互联线6,形成肖特基二极管结构。
表1本实施例制备出的二极管和传统肖特基二极管的区别
Figure BDA0002954458700000091
Figure BDA0002954458700000101
实施案例2:
采用本发明工艺方法形成的肖特基二极管结构如下:
1.肖特基二极管采用边长为22μm的正方形金-半接触区;内边长10μm、外边长13μm的方形P型增压环;内边长28μm、外边长32μm的正方环形N型引出区,引出区上方有内边长20μm、外边长40μm的正方环形欧姆接触区;
2.外延层厚度12.0μm,电阻率3.5Ω.cm;N型引出区掺杂浓度为2.4E19cm-3,结深8.0μm;P型增压环掺杂浓度为2.1E18cm-3,结深2.5μm;N型区欧姆接触掺杂浓度为3.0E20cm-3,结深1.0μm;
3.在相同正向导通电流条件下,采用本发明工艺方法形成的肖特基二极管的导通压降为0.298V,传统工艺形成的肖特基二极管导通压降为0.337V,新工艺方法形成的肖特基二极管导通压降低于传统工艺。
本结构可通过以下方法实现:
1.在温度1100℃下,通过氢氧合成氧化,在N型外延层1的表面生长850nm的二氧化硅层3;
2.在二氧化硅层3涂覆1.4μm的光刻胶8,通过曝光、显影,形成肖特基二极管N型引出区7的图形;
3.通过干法刻蚀工艺形成肖特基二极管N型引出区7的窗口,完成后通过干加湿法去胶工艺去除硅片表面光刻胶8;
4.采用扩散工艺对肖特基二极管N型引出区7进行磷掺杂,磷预扩温度为975℃,方阻为(5.0±1.0)Ω/,再经过1200℃下扩散75min的高温工艺完成磷杂质扩散;
5.通过3:1HF 10min去除N型外延层1的表面二氧化硅层3,在N型外延层1的表面重新生长200nm的二氧化硅层3,光刻形成肖特基二极管P型增压环区2的窗口,通过离子注入进行掺杂,注入杂质11B+,注入能量80keV,注入剂量5.1E14cm-2
6.1150℃50min退火完成P型杂质激活,形成肖特基二极管的P型增压环2,并在1000℃通过氢氧合成氧化在外延层表面生长600nm的二氧化硅层3;
7.光刻、刻蚀形成肖特基二极管N型区接触窗口,通过950℃磷扩散,完成肖特基二极管N型区表面接触区4的高浓度磷掺杂;
8.光刻、刻蚀形成肖特基二极管结区域和欧姆孔窗口,溅射纯铝,完成纯铝光刻、刻蚀,形成金属互联线6,形成肖特基二极管结构。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (8)

1.一种低导通压降肖特基二极管结构,其特征在于,包括N型外延层(1);
在N型外延层(1)的横向截面上,所述N型外延层(1)的内部设置有一圈P型增压环(2)、一圈N型引出区(7)和一圈N型区表面接触区(4);N型引出区(7)围绕P型增压环(2),N型引出区(7)在N型区表面接触区(4)中;P型增压环(2)、N型引出区(7)和N型区表面接触区(4)同轴心;
在N型外延层(1)的竖向截面上,P型增压环(2)、N型引出区(7)及N型区表面接触区(4)的上表面均和N型外延层(1)的上表面平齐;N型引出区(7)的下表面和N型外延层(1)的下表面平齐,P型增压环(2)的下表面和N型外延层(1)的下表面有距离,N型区表面接触区(4)的下表面有距离,N型引出区(7)穿过N型区表面接触区(4)。
2.根据权利要求1所述的一种低导通压降肖特基二极管结构,其特征在于,所述N型引出区(7)为N型深磷层。
3.根据权利要求1所述的一种低导通压降肖特基二极管结构,其特征在于,所述P型增压环(2)为B杂质区。
4.根据权利要求1所述的一种低导通压降肖特基二极管结构,其特征在于,所述N型外延层(1)的下部设置有N+埋层(5)。
5.根据权利要求1所述的一种低导通压降肖特基二极管结构,其特征在于,N型外延层(1)的上表面设置有金属互联线(6)和二氧化硅层(3)。
6.一种低导通压降肖特基二极管结构的制备方法,其特征在于,包括以下步骤:
步骤1,在N型外延层(1)的上表面制备有二氧化硅层(3);
步骤2,在二氧化硅层(3)上刻蚀出N型引出区(7)的窗口;
步骤3,通过N型引出区(7)的窗口,将磷离子扩散在N型外延层(1)的内部形成N型引出区(7);
步骤4,剥离二氧化硅层(3),在N型外延层(1)的上表面形成新的二氧化硅层(3);
步骤5,在二氧化硅层(3)上设置光刻胶(8),刻蚀出P型增压环(2)的窗口;
步骤6,通过P型增压环(2)的窗口,向N型外延层(1)中注入B杂质高能离子,形成P型增压环(2),去除二氧化硅层(3);
步骤7,在N型外延层(1)的上表面形成新的二氧化硅层(3),光刻二氧化硅层(3)形成N型区表面接触区(4)的窗口;通过N型区表面接触区(4)的窗口,向N型外延层(1)中扩散磷离子,形成N型区表面接触区(4);
步骤8,在N型外延层(1)的上表面制备金属互联线(6)。
7.根据权利要求6所述的一种低导通压降肖特基二极管结构的制备方法,其特征在于,步骤3中,所述磷离子通过两步扩散形成N型引出区(7),第一步磷扩散的温度为975℃,方阻为(5.0±1.0)Ω/;第二步磷扩散的温度为1200℃。
8.根据权利要求6所述的一种低导通压降肖特基二极管结构的制备方法,其特征在于,步骤6中,B杂质的注入能量为80keV。
CN202110217571.0A 2021-02-26 2021-02-26 一种低导通压降肖特基二极管结构及其制备方法 Pending CN113013259A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110217571.0A CN113013259A (zh) 2021-02-26 2021-02-26 一种低导通压降肖特基二极管结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110217571.0A CN113013259A (zh) 2021-02-26 2021-02-26 一种低导通压降肖特基二极管结构及其制备方法

Publications (1)

Publication Number Publication Date
CN113013259A true CN113013259A (zh) 2021-06-22

Family

ID=76386729

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110217571.0A Pending CN113013259A (zh) 2021-02-26 2021-02-26 一种低导通压降肖特基二极管结构及其制备方法

Country Status (1)

Country Link
CN (1) CN113013259A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113990934A (zh) * 2021-10-29 2022-01-28 西安微电子技术研究所 一种SiC JBS元胞结构及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8628416D0 (en) * 1985-12-23 1986-12-31 Sgs Microelettronica Spa Integrated schottky diode
JPH08102469A (ja) * 1985-11-18 1996-04-16 Texas Instr Inc <Ti> バイポーラ・トランジスタ
CN101131960A (zh) * 2007-09-21 2008-02-27 无锡友达电子有限公司 采用磷埋技术的双极型悬浮pnp管双外延制作工艺
CN103177958A (zh) * 2011-12-22 2013-06-26 北大方正集团有限公司 一种集成式肖特基二极管及其制造方法
CN103700590A (zh) * 2012-09-27 2014-04-02 无锡华润矽科微电子有限公司 实现肖特基二极管的双极ic结构的制造方法及双极ic结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102469A (ja) * 1985-11-18 1996-04-16 Texas Instr Inc <Ti> バイポーラ・トランジスタ
GB8628416D0 (en) * 1985-12-23 1986-12-31 Sgs Microelettronica Spa Integrated schottky diode
CN101131960A (zh) * 2007-09-21 2008-02-27 无锡友达电子有限公司 采用磷埋技术的双极型悬浮pnp管双外延制作工艺
CN103177958A (zh) * 2011-12-22 2013-06-26 北大方正集团有限公司 一种集成式肖特基二极管及其制造方法
CN103700590A (zh) * 2012-09-27 2014-04-02 无锡华润矽科微电子有限公司 实现肖特基二极管的双极ic结构的制造方法及双极ic结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
赵杰 等: "次表面横向PNP管制作及辐射效应研究", 《微电子学》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113990934A (zh) * 2021-10-29 2022-01-28 西安微电子技术研究所 一种SiC JBS元胞结构及制备方法

Similar Documents

Publication Publication Date Title
CN111081759B (zh) 一种增强型碳化硅mosfet器件及其制造方法
CN108682695B (zh) 一种大电流低正向压降碳化硅肖特基二极管芯片及其制备方法
KR20160065326A (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
CN114975602A (zh) 一种高可靠性的igbt芯片及其制作方法
CN103915334B (zh) 双层多晶硅双极型晶体管的制造方法
CN110534559B (zh) 一种碳化硅半导体器件终端及其制造方法
CN113013259A (zh) 一种低导通压降肖特基二极管结构及其制备方法
EP0166923A2 (en) High performance bipolar transistor having a lightly doped guard ring disposed between the emitter and the extrinsic base region
CN115083895B (zh) 一种背面变掺杂结构的场截止igbt芯片制作方法
JP4096722B2 (ja) 半導体装置の製造方法
CN216389384U (zh) 一种绝缘栅双极型晶体管结构
CN107731734B (zh) 用于高速双极工艺的深槽与pn结混合隔离结构的制造方法
CN107665890B (zh) 一种双极型单片三维半导体集成结构及其制备方法
CN116779666B (zh) 一种带esd结构的igbt芯片及其制作方法
CN116779662A (zh) 一种抗静电的igbt芯片及其制作方法
CN219800852U (zh) 一种igbt芯片
JPH10335630A (ja) 半導体装置及びその製造方法
CN219393403U (zh) 半导体结构及集成电路
CN116646384B (zh) 一种具沟槽场截止结构的igbt芯片及其制作方法
CN116779665A (zh) 一种栅极电容可调的igbt芯片及其制作方法
CN112397388B (zh) 二极管及其制备方法
CN116190227B (zh) 一种igbt芯片制备方法和igbt芯片
CN215771157U (zh) 一种高可靠性的终端结构
CN116779664A (zh) 一种具电极间电容结构的igbt芯片及其制作方法
KR19980064351A (ko) 수직형 및 수평형 바이폴라 트랜지스터를 구비한 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination