CN116779662A - 一种抗静电的igbt芯片及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 106
- 229920005591 polysilicon Polymers 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 210000000746 body region Anatomy 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- 150000002500 ions Chemical class 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- -1 BF2 ions Chemical class 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 230000005611 electricity Effects 0.000 abstract description 10
- 230000003068 static effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 13
- 238000002513 implantation Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000000243 solution Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供了一种抗静电的IGBT芯片及其制作方法，该芯片包括：自底而上的阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、抗静电多晶硅以及顶层金属层；其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区的沟槽结构顶部设置有所述抗静电多晶硅，所述抗静电多晶硅的电阻率大于10万欧姆。本发明直接在栅极多晶硅区的顶部水平放置一层多晶，形成抗静电多晶硅，且抗静电多晶硅一端和栅极多晶硅区相连，另外一端和接触孔相连，接触孔连接到N+发射极上，形成栅极和发射极的并联，且抗静电多晶电阻率大于10万欧姆，这样，即使栅极和发射极处于开路状态，在静电通过的时候，静电又能通过抗静电多晶硅释放，从而保护IGBT器件。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种抗静电的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率和易于控制，还具备BJT器件的大电流处理能力的优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
在传统的沟槽栅IGBT芯片存在如下问题，如图1所示，当栅极和发射极处于开路状态时，容易因电流过大导致IGBT芯片被击穿。因此，有必要对现有传统的沟槽栅IGBT芯片进行改进。
发明内容
有鉴于此，本发明提供了一种抗静电的IGBT芯片及其制作方法，用于解决现有技术中传统的沟槽栅IGBT芯片中，当栅极和发射极处于开路状态时，容易因电流过大导致IGBT芯片被击穿的技术问题。
为了解决上述技术问题，本发明提供了一种抗静电的IGBT芯片，包括自底而上的阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、抗静电多晶硅以及顶层金属层；
其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区的沟槽结构顶部设置有所述抗静电多晶硅，所述抗静电多晶硅的电阻率大于10万欧姆。
在可能的一些实施方式中，还包括接触孔，所述抗静电多晶硅的一端与所述栅极多晶硅区相连，另一端与所述接触孔相连接，所述接触孔与所述N+发射极相连。
为了解决上述技术问题，本发明还提供了一种制作方法，用于制备上述的抗静电的IGBT芯片，所述制作方法包括如下步骤：
S1、选择N型硅衬底，沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、淀积多晶硅填充所述沟槽结构形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、淀积多晶硅层，控制所述多晶硅进行掺杂的浓度范围，使得其电阻率大于10万欧姆，得到抗静电多晶硅；
S6、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极和抗静电多晶硅，N型硅衬底进行背面高能离子注入形成N型场终止区和阳极区。
在可能的一些实施方式中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
在可能的一些实施方式中，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
在可能的一些实施方式中，在所述步骤S4中：
通过N型离子注入形成N+发射极。
在可能的一些实施方式中，所述步骤S5具体包括：
在栅极多晶硅区的沟槽结构顶部水平形成一层多晶，形成一层抗静电多晶硅。
在可能的一些实施方式中，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极和抗静电多晶硅；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和阳极区。
采用上述实施例的有益效果是：
本发明直接在栅极多晶硅区的顶部水平放置一层多晶，形成抗静电多晶硅，且抗静电多晶硅一端和栅极多晶硅区相连，另外一端和接触孔相连，接触孔连接到N+发射极上，形成栅极和发射极的并联，且抗静电多晶电阻率大于10万欧姆，这样，即使栅极和发射极处于开路状态，在静电通过的时候，静电又能通过抗静电多晶硅释放，从而保护IGBT器件。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中传统的IGBT芯片的结构示意图；
图2为本发明提供的抗静电的IGBT芯片的制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的抗静电的IGBT芯片的制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的抗静电的IGBT芯片的制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的抗静电的IGBT芯片的制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的抗静电的IGBT芯片的制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的抗静电的IGBT芯片的制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种抗静电的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种抗静电的IGBT芯片，可参阅图7，该抗静电的IGBT芯片包括自底而上的阳极区111、N型场终止区110、N型硅衬底101、P型体区102、N+发射极106、栅极多晶硅区105、抗静电多晶硅107以及顶层金属层109；
其中，所述栅极多晶硅区105为沟槽结构，且所述栅极多晶硅区的沟槽结构顶部设置有所述抗静电多晶硅107，所述抗静电多晶硅107的电阻率大于10万欧姆。
在可能的一些实施方式中，还包括接触孔108，所述抗静电多晶硅107的一端与所述栅极多晶硅区105相连，另一端与所述接触孔108相连接，所述接触孔108与所述N+发射极106相连，从而使得抗静电多晶硅107并联于栅极多晶硅区105和N+发射极106之间。
与现有技术相比，本发明直接在栅极多晶硅区的顶部水平放置一层多晶，形成抗静电多晶硅，且抗静电多晶硅一端和栅极多晶硅区相连，另外一端和接触孔相连，接触孔连接到N+发射极上，形成栅极和发射极的并联，且抗静电多晶电阻率大于10万欧姆，这样，即使栅极和发射极处于开路状态，在静电通过的时候，静电又能通过抗静电多晶硅释放，从而保护IGBT器件。
在本发明的实施例中，还提供了一种抗静电的IGBT芯片的制作方法，请参阅图2-7，其具体包括如下步骤：
S1、选择N型硅衬底101（N-sub），沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底形成P型体区102，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层103，并清除光刻胶，得到如图2所示的结构图；
S2、将所述氧化层103作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，得到如图3所示的结构图；
S3、在沟槽结构进行氧化处理形成栅极氧化层104，得到如图4所示的结构图；
S4、淀积多晶硅填充所述沟槽结构后形成栅极多晶硅区105，刻蚀去除N型硅衬底101的表面多晶硅，通过离子注入形成N+发射极106，再淀积多晶硅后刻蚀部分多晶硅，得到如图5所示的结构图；
S5、淀积多晶硅层，控制所述多晶硅进行掺杂的浓度范围，使得其电阻率大于10万欧姆，得到抗静电多晶硅107，得到如图6所示的结构图；
S6、淀积介质层，再通过刻蚀开出接触孔108，淀积顶层金属层109以连接N+发射极106和抗静电多晶硅107，N型硅衬底101进行背面高能离子注入形成N型场终止区110和阳极区111，得到如图7所示的结构图。
在可能的一些实施方式中，请参阅图2，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底101进行氧化层103生长，其中，FZ单晶硅衬底的晶圆表面为（100）晶面，电阻率为30-90Ω·cm，湿氧工艺温度为800-1050℃，氧化层厚度为1-3μm；
通过注入P型离子在所述N型硅衬底101形成P型体区102，去胶后进行杂质推进，其中，注入的P型离子为B+离子，注入剂量为，注入能量为80k-140keV，杂质推进时的温度为1000-1200℃，时间为300-600min；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，请参阅图3，所述步骤S2具体包括：
基于PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法）淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，其中，刻蚀硬掩膜层的厚度为5000-10000A；
在可能的一些实施方式中，请参阅图4，所述步骤S3具体包括：
牺牲氧化层生长，厚度为800-1200A，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层104，厚度为1000-1200A。
在可能的一些实施方式中，请参阅图5，在所述步骤S4中：
通过N型离子注入形成N+发射极106，具体的，第一次注入P+离子，注入剂量为，注入能量为40-80keV，第二次注入As+离子，注入剂量为/>，注入能量为40-100keV，去胶后炉管退火，温度为800-1000℃，时间为30-60min。
在可能的一些实施方式中，请参阅图6，所述步骤S5具体包括：
在栅极多晶硅区的沟槽结构顶部水平形成一层多晶，形成一层抗静电多晶硅107，其中，需要控制所述多晶硅进行掺杂的浓度范围，以使得其电阻率大于10万欧姆。在多晶硅区105的顶部水平放置一层多晶，形成抗静电多晶硅107，且抗静电多晶硅107一端和栅极多晶硅区105相连，另外一端和接触孔108相连，接触孔108连接到N+发射极106上，形成栅极和发射极的并联，且抗静电多晶电阻率大于10万欧姆，这样，即使栅极和发射极处于开路状态，在静电通过的时候，静电又能通过抗静电多晶硅释放，从而保护IGBT器件。
在可能的一些实施方式中，请参阅图7，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层，其中，总厚度为9000-12000A；
刻蚀接触孔108至预设深度，在接触孔108区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；其中，预设深度为0.2-0.5μm，第一次注入的BF2离子的注入剂量为，注入能量为20-80keV，第二次注入B+离子的注入剂量为/>，注入能量为40-100keV，炉管退火的温度为700-1000℃，时间为30-60min；
正面淀积顶部金属层109至一预置厚度，以连接N+发射极106和抗静电多晶硅107，预置厚度为4-8μm；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区110和阳极区111，其中，注入P+离子的注入剂量为，注入能量为200-900keV；注入B+离子的注入剂量为/>，注入能量为20-50keV；炉管退火的温度为300-500℃，时间为20-80min。
需要说明的是，通过执行上述步骤S1-S6的制作方法，能够得到上述实施例的抗静电的IGBT芯片，其通过在多晶硅区105的顶部水平放置一层多晶，形成抗静电多晶硅107，且抗静电多晶硅107一端和栅极多晶硅区105相连，另外一端和接触孔108相连，接触孔108连接到N+发射极106上，形成栅极和发射极的并联，且抗静电多晶电阻率大于10万欧姆，这样，即使栅极和发射极处于开路状态，在静电通过的时候，静电又能通过抗静电多晶硅释放，从而保护IGBT器件。
以上对本发明所提供的抗静电的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种抗静电的IGBT芯片，其特征在于，包括自底而上的阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、抗静电多晶硅以及顶层金属层；
其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区的沟槽结构顶部设置有所述抗静电多晶硅，所述抗静电多晶硅的电阻率大于10万欧姆。
2.根据权利要求1所述的抗静电的IGBT芯片，其特征在于，还包括接触孔，所述抗静电多晶硅的一端与所述栅极多晶硅区相连，另一端与所述接触孔相连接，所述接触孔与所述N+发射极相连。
3.一种制作方法，用于制备如权利要求1-2任一项所述的抗静电的IGBT芯片，其特征在于，所述制作方法包括如下步骤：
S1、选择N型硅衬底，沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、淀积多晶硅填充所述沟槽结构形成栅极多晶硅后刻蚀去除N型硅衬底的表面多晶硅，通过离子注入形成N+发射极，再淀积多晶硅后刻蚀部分多晶硅；
S5、淀积多晶硅层，控制所述多晶硅进行掺杂的浓度范围，使得其电阻率大于10万欧姆，得到抗静电多晶硅；
S6、淀积介质层，再通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极和抗静电多晶硅，N型硅衬底进行背面高能离子注入形成N型场终止区和阳极区。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
5.根据权利要求3所述的制作方法，其特征在于，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层。
6.根据权利要求3所述的制作方法，其特征在于，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
7.根据权利要求3所述的制作方法，其特征在于，在所述步骤S4中：
通过N型离子注入形成N+发射极。
8.根据权利要求3所述的制作方法，其特征在于，所述步骤S5具体包括：
在栅极多晶硅区的沟槽结构顶部水平形成一层多晶，形成一层抗静电多晶硅。
9.根据权利要求3所述的制作方法，其特征在于，所述步骤S6具体包括：
采用USG+BPSG双层结构作为隔离介质层；
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极和抗静电多晶硅；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和阳极区。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
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