CN116779665A - 一种栅极电容可调的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种栅极电容可调的IGBT芯片及其制作方法，该芯片包括：P+阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、氮化硅区以及顶层金属层；其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区内部嵌入有所述氮化硅区以形成串联电容，且通过调整所述氮化硅区中氮化硅的厚度进行电容大小调节以实现栅极电容可调。本发明通过在IGBT栅极结构的多晶硅区内增加氮化硅以等效一串联电容，在串联了电容之后，整体的栅极电容将会降低，并且可以通过调节氮化硅的厚度进行电容大小的调节。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种栅极电容可调的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
在传统IGBT芯片工作的时候，如图1所示，栅极电流会给栅极电容充电，而且栅极电容的大小影响栅极电压上升的速度，但是由于栅极电容固定，使得IGBT 的开启速度无法调节，因此，有必要提供能够对栅极电容进行调整的方案。
发明内容
有鉴于此，本发明提供了一种栅极电容可调的IGBT芯片及其制作方法，在IGBT芯片的栅极上增加氮化硅以串联一个等效电容，在串联了等效电容之后，整体的栅极电容将会降低，并且可以通过调节氮化硅的厚度进行电容大小的调节。
为了实现上述目的，本发明提供了一种栅极电容可调的IGBT芯片，包括：P+阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、氮化硅区以及顶层金属层；
其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区内部嵌入有所述氮化硅区以形成串联电容，且通过调整所述氮化硅区中氮化硅的厚度进行电容大小调节以实现栅极电容可调。
在可能的一些实施方式中，所述栅极多晶硅区包括第一栅极多晶硅区和第二栅极多晶硅区，且所述氮化硅区位于所述第一栅极多晶硅区和第二栅极多晶硅区之间。
为了实现上述目的，本发明还提供了一种制作方法，用于制备上述的栅极电容可调的IGBT芯片，所述制作方法包括如下步骤：
S1、选择N型硅衬底，沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、依次淀积第一次多晶硅、氮化硅和第二次多晶硅，再通过刻蚀去除衬底表面的第一次多晶硅、氮化硅和第二次多晶硅；
S5、通过离子注入形成N+发射极，再淀积隔离介质层；
S6、通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极，N型硅衬底进行背面高能离子注入形成N型场终止区和P+阳极区。
在可能的一些实施方式中，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
在可能的一些实施方式中，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
在可能的一些实施方式中，在所述步骤S4中：
第一次进行多晶硅沉淀，根据栅极电容的要求沉淀一定厚度的氮化硅，再第二次进行多晶硅沉淀，形成多晶硅区域嵌入氮化硅的沟槽区域。
在可能的一些实施方式中，所述步骤S5具体包括：
通过将N+型离子进行注入形成N+发射极，并采用USG+BPSG双层结构作为隔离介质层。
在可能的一些实施方式中，所述步骤S6具体包括：
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和P+阳极区。
采用上述实施例的有益效果是：
本发明通过在IGBT 栅极结构的多晶硅区内增加氮化硅以等效一串联电容，在串联了电容之后，整体的栅极电容将会降低，并且可以通过调节氮化硅的厚度进行电容大小的调节。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中传统的IGBT芯片的结构示意图；
图2为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的栅极电容可调的IGBT芯片的制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图；
图8为本发明提供的栅极电容可调的IGBT芯片中栅极多晶硅沟槽结构一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种栅极电容可调的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种栅极电容可调的IGBT芯片，可参阅图7，该栅极电容可调的IGBT芯片包括P+阳极区20、N型场终止区19、N型硅衬底11、P型体区13、N+发射极17、栅极多晶硅区15、氮化硅区16以及顶层金属层18；
其中，所述栅极多晶硅区15为沟槽结构，且所述栅极多晶硅区15内部嵌入有所述氮化硅区16以形成串联电容，且通过调整所述氮化硅区16中氮化硅的厚度进行电容大小调节以实现栅极电容可调。
在可能的一些实施方式中，所述栅极多晶硅区15包括第一栅极多晶硅区151和第二栅极多晶硅区152，且所述氮化硅区16位于所述第一栅极多晶硅区151和第二栅极多晶硅区之间152。
与现有技术相比，本发明通过在IGBT 栅极结构的多晶硅区内增加氮化硅以等效一串联电容，在串联了电容之后，整体的栅极电容将会降低，并且可以通过调节氮化硅的厚度进行电容大小的调节。
在本发明的实施例中，还提供了一种栅极电容可调的IGBT芯片的制作方法，请参阅图2-8，其具体包括如下步骤：
S1、选择N型硅衬底11（N-sub），沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底11形成P型体区13，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层12，并清除光刻胶，得到如图2所示的结构图，其中，所述氧化层12为二氧化硅层；
S2、将所述氧化层12作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，得到如图3所示的结构图；
S3、在沟槽结构进行氧化处理形成栅极氧化层14，得到如图4所示的结构图；
S4、依次淀积第一次多晶硅、氮化硅和第二次多晶硅，再通过刻蚀去除衬底表面的第一次多晶硅、氮化硅和第二次多晶硅，形成栅极多晶硅区15和氮化硅区16，得到如图5或图8所示的结构图；
S5、通过离子注入形成N+发射极17，再淀积隔离介质层，得到如图6所示的结构图；
S6、通过刻蚀开出接触孔，淀积顶层金属层18以连接N+发射极17，N型硅衬底11进行背面高能离子注入形成N型场终止区19和P+阳极区20，得到如图7所示的结构图。
在可能的一些实施方式中，请参阅图2，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底11进行氧化层12生长，其中，FZ单晶硅衬底的晶圆表面为（100）晶面，电阻率为30-90Ω·cm，湿氧工艺温度为800-1050℃，氧化层厚度为1-3μm；
通过注入P型离子在所述N型硅衬底11形成P型体区13，去胶后进行杂质推进，其中，注入的P型离子为B+离子，注入剂量为8E13-5E14，注入能量为80-140keV，杂质推进时的温度为1000-1200℃，时间为300-600min；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
在可能的一些实施方式中，请参阅图3，所述步骤S2具体包括：
基于PECVD（Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法）淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层，其中，刻蚀硬掩膜层的厚度为5000-10000A；
在可能的一些实施方式中，请参阅图4，所述步骤S3具体包括：
牺牲氧化层生长，厚度为800-1200A，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层14，厚度为1000-1200A。
在可能的一些实施方式中，请参阅图5和图8，在所述步骤S4中：
第一次进行多晶硅沉淀形成第一栅极多晶硅151，根据栅极电容的要求沉淀一定厚度的氮化硅形成氮化硅区16，再第二次进行多晶硅沉淀形成第二栅极多晶硅152，从而形成多晶硅区域嵌入氮化硅的沟槽区域。
在可能的一些实施方式中，请参阅图6，所述步骤S5具体包括：
通过N型离子注入形成N+发射极17，具体的，第一次注入P+离子，注入剂量为1E15-8E15，注入能量为40-80keV，第二次注入As+离子，注入剂量为1E15-8E15，注入能量为40-100keV，去胶后炉管退火，温度为800-1000℃，时间为30-60min；
采用USG+BPSG双层结构作为隔离介质层，其中，总厚度为9000-12000A。
在可能的一些实施方式中，请参阅图7，所述步骤S6具体包括：
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；其中，预设深度为0.2-0.5μm，第一次注入的BF2离子的注入剂量为5E14-8E15，注入能量为20-80keV，第二次注入B+离子的注入剂量为1E14-5E15，注入能量为40-100keV，炉管退火的温度为700-1000℃，时间为30-60min；
正面淀积顶部金属层18至一预置厚度，以连接N+发射极17，预置厚度为4-8μm；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区19和P+阳极区20，其中，注入P+离子的注入剂量为2E11-1E13，注入能量为200-900keV；注入B+离子的注入剂量为1E12-8E13，注入能量为20-50keV；炉管退火的温度为300-500℃，时间为20-80min。
需要说明的是，通过执行上述步骤S1-S6的制作方法，能够得到上述实施例的栅极电容可调的IGBT芯片，其通过在IGBT 栅极结构的多晶硅区内增加氮化硅以等效一串联电容，在串联了电容之后，整体的栅极电容将会降低，并且可以通过调节氮化硅的厚度进行电容大小的调节。
以上对本发明所提供的栅极电容可调的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种栅极电容可调的IGBT芯片，其特征在于，包括P+阳极区、N型场终止区、N型硅衬底、P型体区、N+发射极、栅极多晶硅区、氮化硅区以及顶层金属层；
其中，所述栅极多晶硅区为沟槽结构，且所述栅极多晶硅区内部嵌入有所述氮化硅区以形成串联电容，且通过调整所述氮化硅区中氮化硅的厚度进行电容大小调节以实现栅极电容可调。
2.根据权利要求1所述的栅极电容可调的IGBT芯片，其特征在于，所述栅极多晶硅区包括第一栅极多晶硅区和第二栅极多晶硅区，且所述氮化硅区位于所述第一栅极多晶硅区和第二栅极多晶硅区之间。
3.一种制作方法，用于制备如权利要求1-2任一项所述的栅极电容可调的IGBT芯片，其特征在于，所述制作方法包括如下步骤：
S1、选择N型硅衬底，沉积预设厚度的二氧化硅，通过离子注入在所述N型硅衬底形成P型体区，使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶；
S2、将所述氧化层作为硬掩模层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层；
S3、在沟槽结构进行氧化处理形成栅极氧化层；
S4、依次淀积第一次多晶硅、氮化硅和第二次多晶硅，再通过刻蚀去除衬底表面的第一次多晶硅、氮化硅和第二次多晶硅；
S5、通过离子注入形成N+发射极，再淀积隔离介质层；
S6、通过刻蚀开出接触孔，淀积顶层金属层以连接N+发射极，N型硅衬底进行背面高能离子注入形成N型场终止区和P+阳极区。
4.根据权利要求3所述的制作方法，其特征在于，所述步骤S1具体包括：
选取N型的FZ单晶硅衬底，沉积预设厚度的二氧化硅，采用湿氧工艺将FZ单晶硅衬底进行氧化层生长；
通过注入P型离子在所述N型硅衬底形成P型体区，去胶后进行杂质推进；
使用光刻胶做掩膜，再进行二氧化硅刻蚀得到氧化层，并清除光刻胶。
5.根据权利要求3所述的制作方法，其特征在于，所述步骤S2具体包括：
基于PECVD淀积生长二氧化硅刻蚀硬掩膜层，基于干法刻蚀得到沟槽结构后再去除所述硬掩模层。
6.根据权利要求3所述的制作方法，其特征在于，所述步骤S3具体包括：
牺牲氧化层生长，去除牺牲氧化层，栅氧生长以在沟槽结构形成栅极氧化层。
7.根据权利要求3所述的制作方法，其特征在于，在所述步骤S4中：
第一次进行多晶硅沉淀，根据栅极电容的要求沉淀一定厚度的氮化硅，再第二次进行多晶硅沉淀，形成多晶硅区域嵌入氮化硅的沟槽区域。
8.根据权利要求3所述的制作方法，其特征在于，所述步骤S5具体包括：
通过将N+型离子进行注入形成N+发射极，并采用USG+BPSG双层结构作为隔离介质层。
9.根据权利要求3所述的制作方法，其特征在于，所述步骤S6具体包括：
刻蚀接触孔至预设深度，在接触孔区域第一次注入BF2离子，第二次注入B+离子，去胶后炉管退火；
正面淀积金属层至一预置厚度，以连接N+发射极；
在背面Buffer层离子注入P+离子，在背面阳极注入B+离子，炉管退火激活杂质，形成N型场终止区和P+阳极区。
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2023
- 2023-08-22 CN CN202311057369.1A patent/CN116779665A/zh active Pending
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