KR19990041054A - 피-채널 이중확산 전력소자의 제조방법 - Google Patents
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Abstract
본 발명은 필드 산화막으로서 TEOS 산화막을 형성한 MOS형 P-채널 이중확산 고 전압 전력소자의 제조방법을 제공한다.
본 발명에 따르면, 종래의 고전압 전력소자의 제조에 있어서 문제시되는 필드 산화막의 새부리(Birs's beak)에 의한 드리프트 영역의 확대를 방지하기 위해, 저온에서 형성이 가능한 TEOS 산화막을 형성하고, 이 TEOS 산화막을 경사식각하여 길이가 짧은 필드 산화막을 형성하여 드리프트 영역의 길이를 감소시켰다.
따라서, 본원 발명은 열산화법에 의해 필드산화막을 형성하는 종래의 기술에 비하여 드리프트 영역의 길이를 감소시키는 동시에, 드리프트 영역에 주입된 불순물의 외부확산이 방지되어 전력소자의 ON-저항이 개선된다.
Description
본 발명은 MOS형 고전압 전력소자에 관한 것으로, 특히 드리프트 영역의 높은 ON-저항을 감소시킬 수 있는 전력소자의 제조방법에 관한 것이다.
일반적으로, 100∼500V용 P-형 고전압 전력소자는 수평 이중확산형의 MOS기술을 이용하여 제조하며, 스텝모터, FED, 및 PDP의 구동 IC 등에 이용된다.
높은 항복전압을 갖는 수평형 전력소자를 구현하기 위해 종래에는 P형(혹은 N형) 반도체 기판위에 비저항이 높은 N형 에피층으로 형성된 N-드리프트 영역을 이용하여 전력소자의 항복전압 및 ON-저항값을 향상시키기 위하여 소자의 구조적인 변화 및 공정을 개선하는 방법이 개발되고 있다. 이러한 방법들은 에피층의 두께 및 불순물 농도, 드리프트 영역의 두께 및 불순물의 농도에 따라 수직 및 수평방향의 항복 전압값을 결정하고 금속 전계판(field plate)이나 드레인 영역에 금속 전극(metal electrode)을 길게 형성하여 전장의 세기를 완화시킴으로서 항복전압을 개선하고 있다.
현재까지 P-형 전력소자의 항복전압 및 ON-저항값에 있어서 많은 개선이 있어 왔지만 더욱 개선되어야 하며, 항복전압을 낮추면 그에 따라 ON-저항값이 증가하므로, 이 두가지 요소들의 최적화를 위하여 소자 구조 및 공정기술의 개발이 요구되고 있다.
도 1은 종래의 기술에 의한 고전압 전력소자의 단면 구조를 나타낸 단면도이다. 도 1에서, 20은 반도체기판, 1은 매립 산화물층, 2는 p형 에피층, 3은 깊은 N-웰, 4는 P형 드리프트 영역, 5는 N-웰, 6은 필드 산화막, 7은 게이트 산화막, 8은 게이트 전극, 9는 드레인 영역, 10은 소오스 영역, 11은 층간 절연막, 12는 금속 전극을 각각 나타낸다.
도 1과 같은 종래의 수평형 P형 고전압 전력소자는 반도체 기판(20)위에 매립 산화물층(1), P형 에피층(2), 깊은 N-웰(3)을 차례로 형성하고, 이 깊은 N-웰(3)위에 P형 드리프트 영역(4)과 N-웰(5)을 형성한다. 그 다음 LOCOS 기술을 이용하여 소자의 활성영역과 비활성영역을 정의하는 필드 산화막(6)을 형성하고, P형 드리프트 영역(4)과 N-웰(5)이 접하는 기판상에 소정의 폭을 가지는 게이트 산화막(7)을 형성한 후, 게이트 산화막(7)위에 게이트전극으로서 다결정실리콘막(8)을 형성 하고, P형 드리프트 영역(4)과 N-웰(5)의 소정영역에 P형 불순물을 주입하여 소오스 영역(10)과 드레인 영역(9)을 형성한다. 이어서, N형 불순물을 주입하여 상기 소오스 영역(10)에 접하는 N+형 소오스 콘택을 형성한 후, 소오스 영역(10) 및 드레인 영역(9)과 N+형 소오스 콘택 및 게이트 전극(8)을 노출시키고 전표면을 덮은 층간 절연막(11)을 형성하고, 전면에 금속을 도포한후 포토리소그래피법을 패터닝하여 금속전극(12)을 형성하여 소자를 제조한다.
그런데, 이때 필드 산화막(6)을 형성하는 공정은 1000℃의 고온에서 장시간의 산화 공정을 필요로한다. 따라서 이 필드산화막(6)형성 공정에서 드리프트 영역(4)에 주입된 불순물의 외부확산이 발생하는 동시에, 필드산화막의 측면부에서의 새부리 효과에 의한 측면 및 수직방향으로의 산화막의 성장이 발생하여, 필드산화막을 형성하기 위한 마스크 패턴의 길이보다 필드산화막(6)의 형성영역의 길이가 A로 표시한 것과 같이 설계치보다 확대되어 ON-저항값을 증가시키게 된다.
따라서 소자의 ON-저항값을 낮추기 위해서는 필드산화막 형성 공정을 저온에서 실시하여 드리프트 영역(4)의 불순물이 외부확산되는 것을 방지하고 또한 드리프트 영역의 길이를 짧게 형성하여야 한다.
본 발명의 목적은 기존의 LOCOS 방법으로 필드산화막을 형성하는 대신에, 저온공정이 가능한 TEOS막으로서 필드산화막을 형성하여 드리프트영역의 불순물의 외부확산을 방지하고 드리프트영역의 길이를 짧게 형성하여 소자의 ON-저항을 개선한 전력소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전력소자의 제조방법에 따르면 반도체 기판상에 매립 산화물층 및 P-에피층이 적층된 기판에 제 1 도전형 불순물을 이온주입하여 깊은 N-웰을 형성하는 공정과, 상기 깊은 N-웰에 드리프트 영역을 정의하는 이온주입 마스크를 형성한후 제 1 도전형 불순물을 주입하고, 상기 마스크를 제거하고 N-웰 영역을 정의하는 이온주입 마스크를 형성한후 제 2 도전형 불순물을 주입하여 서로 접하는 드리프트 영역과 N-웰을 형성하는 공정과, 기판의 전면에 열산화막과 TEOS 산화막을 차례로 형성하고, 이를 경사식각하여 소자의 활성영역과 비활성영역을 정의하는 필드 산화막을 형성하는 공정과, 게이트 영역에 게이트 산화막 및 게이트 전극을 형성하는 공정과, 상기 활성영역에 제 1 도전형 불순물을 주입하여 소오스/드레인 영역을 형성하는 공정을 포함한다.
본 발명에서는 높은 항복전압을 갖는 전력소자에서 문제점으로 지적되는 채널 영역과 드레인 영역 사이의 높은 ON-저항값을 감소시킬 수 있는 전력소자의 제조방법을 제공한다.
본 발명의 전력소자의 제조방법은 드리프트영역 위에 기존의 LOCOS 방법을 이용하여 필드산화막을 형성하는 대신에 TEOS막을 경사식각 처리하여 필드산화막을 형성함으로써 드리프트 영역의 길이가 단축되고, 또한 저온에서 필드 산화막이 형성됨으로써 드리프트영역의 불순물이 외부확산되지 않아, ON-저항이 개선된다.
도 1은 종래의 이중 확산된 P-채널 고전압 전력소자의 단면도,
도 2도는 본 발명에 의한 P-채널 고전압 전력소자의 단면도,
도 3a 내지 도 3g는 본 발명에 의한 P-채널 고전압 전력소자의 제조 공정을 순서대로 나타낸 공정 단면도,
도 4는 필드 산화막 형성 뒤 드리프트 영역에서의 불순물 농도를 나타낸 단면도,
도 5는 LOCOS 기술을 이용하여 필드 산화막을 형성한 전력소자와 TEOS 식각기술을 이용하여 필드 산화막을 형성한 전력소자의 전류-전압 특성을 나타낸 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 기판 1,21 : 매립 산화물층
2,22 : P-에피층 3,23 : 깊은 N-웰
4,24 : P-드리프트 영역 5,25 : N-웰
6,26 : 필드 산화막 7,27 : 게이트 산화막
8,28 : 다결정실리콘막 9,29 : 드레인 영역
10,30 : 소오스영역 11,31 : 층간 절연막
12,32 : 금속전극
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명에 의한 전력소자의 구조를 나타낸 단면도이다.
본 발명에 의한 수평형인 P-형 이중확산형 고전압 전력소자의 구조는 실질적으로 도 1의 종래의 전력소자와 동일한 구성을 가지고 있으며, 다만 필드산화막 (26)을 TEOS막으로 형성한 것이다.
따라서, 도 2의 전력소자에 있어서, 20은 반도체기판, 21은 매립 산화물층, 22는 p형 에피층, 23은 깊은 N-웰, 24는 p형 드리프트 영역, 25는 N-웰, 26은 필드 산화막, 27은 게이트 산화막, 28은 게이트 전극, 29는 드레인 영역, 30은 소오스 영역, 31은 층간 절연막, 32는 금속전극을 각각 나타낸다.
도 2에 의한 본 발명의 전력소자의 구조적인 특징점은 필드산화막(26)을 TEOS막으로 형성하는것에 의해 드리프트 영역(24)의 표면이 산화되지 않고 평탄한 표면을 유지하고 있으며, 그 결과 드리프트 영역의 길이 B가 열산화 공정에 의해 형성된 종래의 필드산화막의 길이 A에 비하여 짧아진 점이다.
도 3a 내지 도 3g은 본 발명에 의한 전력소자의 제조방법을 설명하기 위한 공정 단면도이다.
이하, 도 3a 내지 도 3g의 공정 단면도를 참조하여 본 발명에 의한 전력소자의 제조 공정을 설명한다.
도 3a에 도시한 바와 같이, N-형 반도체 기판(20)위에 매립 산화물층(21) 및 P-에피층 (22)이 형성된 기판을 이용한다.
도 3b에 도시한 바와 같이, 먼저 불순물로서 인(Phosphorus)을 이온주입한 후, 1200℃에서 25시간 열처리를 수행하여 깊은 N-웰 (23)을 형성하고. 깊은 N-웰(23)상에 표류영역을 정의하는 이온주입 마스크(도시하지 않음)를 형성한 후, p형 불순물로서 붕소(B)을 주입하고, 이온 주입 마스크를 제거한후, 깊은 N-웰(23)상에 N-웰을 정의하는 이온 주입 마스크(도시하지 않음)을 형성하고, N형 불순물로서 인(P)을 주입한 다음, 1200 ℃에서 15시간동안 열처리를 수행하여 드리프트 영역 (24)과 상기 P형 드리프트 영역(24)에 접하는 N-웰(25)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 기판의 전면에 200∼500Å 두께의 산화막을 성장하고, 1차로 5000∼8000Å의 TEOS 산화막을 증착시킨 후 850℃ 에서 열처리를 수행하고 2차로 2000∼3000 Å의 TEOS 산화막을 증착한 후 희석된 불산(HF)를 이용하여 상기 산화막을 경사식각하여, 전력소자의 활성영역인 소오스/드레인 영역 및 게이트 영역으로 정의된 영역이 노출되도록 패터닝하여 필드 산화막(26)을 형성한다.
이어서, 도 3d에 도시한 바와 같이, 기판의 전면을 산화하여 산화막을 형성하고, 다결정실리콘막을 형성한후, 게이트 전극 형성용 마스크를 이용하여 다결정실리콘막과 산화막을 차례로 식각하여 게이트 산화막(27) 및 게이트 전극(28)을 형성 한다.
다음, 도 3e에 도시한 바와 같이, 노출된 기판의 전면에 P+형 불순물로서 붕소(B)를 주입하여 각각 N-웰(25)과 P형 드리프트 영역(24)에 소오스 영역(30)과 드레인 영역(29)을 형성하고, 상기 N-웰(25)의 소오스 영역(30)이 일부 노출되도록 마스킹한 후, N+형 불순물로서 아세닉(As)을 주입하여 N+형 소오스 콘택을 형성한다.
소오스 영역의 N+-콘텍은 드레인 영역에 높은 전계가 걸릴 경우 충돌 이온화 현상에 의하여 발생한 전자-정공 쌍들 중에서 전자들을 효과적으로 제거하기 위하여 형성된다.
이어서, 도 3f에 도시한 바와 같이, 기판의 전면에 층간 절연막을 형성한 후, 이를 포토리소그래피법으로 패터닝하여 상기 게이트 전극(28), 소오스 영역(30), 드레인 영역(29) 및 N+형 소오스 콘택을 노출시킨다.
다음, 도 3g에 도시한 바와 같이, 기판의 전면에 알루미늄을 증착한 후, 이를 패터닝 하여 소오스/드레인 및 게이트의 금속전극(32)을 형성한다.
상술한 본 발명에 따른 전력소자의 제조방법에 따르면, 필드 산화막(26)을 저온 공정이 가능한 TEOS막으로 형성하고, 이를 경사식각하여 형성하는 것에 의해, 종래에 열산화막으로 필드산화막을 형성하는 것에 비하여 필드산화막의 길이가 짧아지고 또한 저온 공정에 의해 드리프트 영역(24)으로부터의 불순물의 외부확산이 방지되므로 ON-저항이 개선된다.
도 4는 종래의 LOCOS 공정 기술을 이용하여 필드 산화막을 형성할때와 TEOS 경사 식각 기술을 이용하여 필드 산화막을 형성한 뒤의 드리프트 영역에서의 불순물 농도를 나타낸 것이다. 도 4에 나타낸 바와 같이, LOCOS 기술을 이용하여 필드 산화막을 형성한 전력소자의 드리프트 영역의 불순물의 농도가 많이 감소한 것을 알 수 있다.
도 5는 종래의 LOCOS기술을 이용하여 필드산화막을 형성한 전력소자와 본 발명에서 TEOS 식각기술을 이용하여 필드산화막을 형성한 전력소자의 전류-전압 특성을 나타낸 것이다. 도 4에서 알 수 있는 바와 같이, 본 발명에서 제작된 소자의 전류값이 2배정도 높은 것을 알 수 있고, 그 결과 소자의 ON-저항값도 35∼40% 향상되었다. 또한 항복전압을 측정한 결과 종래의 전력소자의 항복전압 값이 약간 높았으나, 결과적으로 본 발명에 의한 P-형 전력소자는 거의 비슷한 항복전압 값을 가지며, ON-저항값이 40% 정도 향상되었다.
본 발명은 MOS형 고전압 전력소자의 필드산화막을 저온에서 형성이 가능한 TEOS 산화막으로 형성하는 것에 의해, 필드 산화막의 형성영역이 확대되는 것을 방지할 수 있으므로, 드리프트 영역에서의 소자의 ON-저항을 개선하되, 항복전압이 감소되지 않는 전력소자를 제조할 수 있다.
Claims (2)
- 반도체 기판(20)상에 매립 산화물층(21) 및 P-에피층 (22)이 적층된 기판에 제 1 도전형 불순물을 이온주입하여 깊은 N-웰 (23)을 형성하는 공정과,상기 깊은 N-웰(23)에 드리프트영역을 정의하는 이온주입 마스크를 형성한후 제 1 도전형 불순물을 주입하고, 상기 마스크를 제거한후 N-웰 영역을 정의하는 이온주입 마스크를 형성한후 제 2 도전형 불순물을 주입하여 서로 접하는 드리프트 영역(24)과 N-웰(25)을 형성하는 공정과,기판의 전면에 열산화막과 TEOS 산화막을 차례로 형성하고, 이를 경사식각하여 소자의 활성영역과 비활성영역을 정의하는 필드산화막(26)을 형성하는 공정과,게이트 영역에 게이트 산화막(27) 및 게이트 전극(28)을 형성하는 공정과,상기 활성영역에 제 1 도전형 불순물을 주입하여 소오스/드레인 영역(30,29)을 형성하는 공정을 포함하는 고전압 전력소자의 제조방법.
- 제 1 항에 있어서,상기 열산화막을 200∼500Å의 두께로 형성하고, 상기 TEOS 산화막을 5000∼8000Å두께의 1차 산화막과 2000∼3000Å두께의 2차 산화막으로 형성하는 것을 특징으로 하는 고전압 전력소자의 제조방법.
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