KR100193118B1 - 전력용 트랜지스터 및 그 제조방법 - Google Patents

Abstract

본 발명은 전력용 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 고농도의 제 1 전도형의 반도체 기판 상에 성장된 저농도의 제 1 전도형이 에피택셜층; 에피택셜층의 상부의 소정영역에 형성된 게이트 산화막상에 형성된 게이트 전극; 게이트 전극을 덮는 층간절연막; 게이트 전극에 셀프얼라인되며 제 1 깊이로 에피택셜층의 표면근방에 형성된 제 2 전도형의 불순물영역; 게이트 전극에 셀프얼라인되며 제 2 전도형의 불순물영역 내의 표면근방에 제 1 깊이 보다는 더 낮은 제 2 깊이로 형성된 제 1 전도형의 불순물영역; 게이트 전극 하방의 반도체 기판의 표면근방에 게이트 전극의 하방으로 확산된 제 2 전도형의 불순물영역과 측방으로 소정 거리로 이격되어 형성된 매몰절연층; 제 2 전도형의 불순물영역과 제 1 전도형의 불순물영역의 노출된 표면과 상기 층간절연막의 표면에 형성된 소오스전극; 및 반도체 기판의 에피택셜층이 형성된 면의 반대 표면에 형성된 드레인 전극을 구비한 것을 특징으로 한다.

따라서, 본 발명에서는 입력용량을 줄일 수 있으므로 고속 동작이 가능하다.

Description

전력용 트랜지스터 및 그 제조방법

제1도는 종래의 전력용 MOSFET의 구조를 나타낸 단면도.

제2도는 본 발명에 따른 전력용 MOSFET의 구조를 나타낸 단면도.

제3도 내지 제10도는 본 발명에 의한 전력용 MOSFET의 바람직한 일실시예의 제조공정 순서를 나타낸 도면들.

제11도 내지 제20도는 본 발명에 의한 전력용 MOSFET의 바람직한 다른 실시예의 제조공정 순서를 나타낸 도면들.

제21도는 본 발명에 따른 전력용 MOSFET의 내부 절연막 두께에 따른 C-V 특성을 나타낸 그래프선도.

제22도는 본 발명에 따른 전력용 MOSFET와 종래의 전력용 MOSFET의 입력 용량의 크기를 나타낸 그래프선도.

본 발명은 전력용 트랜지스터 및 그 제조방법에 관한 것으로, 특히 전력용 금속산화물 실리콘 전계효과 트랜지스터(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)의 단위 셀간 전계분포 균일하게 할 수 있는 전력용 트랜지스터 및 그 제조방법에 관한 것이다.

전력용 MOSFET는 다수 캐리어에 의해서 동작하기 때문에 동급의 바이폴라 트랜지스터에 비하여 그 동작속도가 빠르다는 장점을 가지고 있으며, 또한 전압구동형 소자이기 때문에 입력단의 회로설계가 상대적으로 간단하다는 장점이 있어서 시스템이 고속화, 경량화를 추구하는 현대의 요구에 따라서 급격히 그 수요가 확대되고 있는 반도체 소자이다.

제1도에 종래 기술에 따른 전력용 MOSFET의 단면구조도가 도시되어 있다. 종래의 전력용 트랜지스터는 N⁺반도체 기판(10) 상에 N-에피택셜층(14)을 형성하고 에피택셜층(14)의 표면근방에 P 채널영역(22) 및 P+분리영역(21) 내의 표면근방에 N 소오스영역(24)를 형성한다. N 소오스영역(24)이 일부와 P 채널영역(22) 및 N-에피택셜층(14)의 표면상에 게이트 절연막(16)을 개재하여 폴리실리콘 게이트전극층(18)이 형성되고, N 소오스영역(24)의 노출된 일부 표면과 P+분리영역(21)의 노출된 표면상에 소오스전극(28)이 형성되고, 반도체 기판의 다른 면, 즉 배면에는 드레인전극(30)이 형성된다.

상술한 종래의 전력용 트랜지스터는 그 제조에 있어서 적용되는 기본적인 공정으로 폴리실리콘을 창으로 사용하는 이중확산공정을 사용하고 있는데, 이러한 방법은 자기 정렬이 가능하기 때문에 소자의 수율증대에 크게 기여하고 있지만 역으로는 실제 소자의 동작에 필요한 채널 이외의 부분도 기여하고 있지만 역으로는 실제 소자의 동작에 필요한 채널 이외의 부분도 폴리실리콘 게이트가 형성되어지게 되며 따라서 기본적으로 상당한 크기의 입력용량성분을 가지고 있으며, 이것이 소자의 동작주파수를 제한하는 요소로 작용하기 때문에 이러한 성분을 저감시키지 않으면 고속 스위칭이 불가능하다는 문제점이 있다.

따라서, 본 발명의 목적은 이와같은 종래 기술의 문제점을 해결하기 위하여 입력용량성분을 보다 작게 할 수 있으며, 나아가서 보다 고속 동작이 가능한 전력용 트랜지스터 및 그 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 트랜지스터는 고농도의 제 1 전도형의 반도체 기판상에 성장된 저농도의 제 1 전도형의 에피택셜층; 에피택셜층의 상부의 소정 영역에 형성된 게이트 산화막상에 형성된 게이트 전극; 게이트 전극을 덮는 층간절연막; 게이트 전극에 셀프얼라인되며 제 1 깊이로 에피택셜층의 표면근방에 형성된 제 2 전도형의 불순물영역; 게이트 전극에 셀프얼라인되며 제 2 전도형의 불순물영역 내의 표면근방에 제 1 깊이보다는 더 낮은 제 2 깊이로 형성된 제 1 전도형의 불순물영역; 게이트 전극 하방의 반도체 기판의 표면근방에 게이트 전극의 하방으로 확산된 제 2 전도형 불순물영역과 측방으로 소정 거리로 이격되어 형성된 매몰절연층; 제 2 전도형의 불순물영역과 제 1 전도형의 불순물영역의 노출된 표면과 층간절연막의 표면에 형성된 소오스전극; 및 반도체 기판이 에피택셜층이 형성된 면의 반대 표면에 형성된 드레인 전극을 구비한 것을 특징으로 한다.

또한, 본 발명의 방법은 고농도의 제 1 전도형의 반도체 기판상에 저농도의 제 1 전도형의 에피택셜층을 형성하는 단계; 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 결과물의 표면에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 불순물 주입 마스크로 사용하여 제 2 전도형의 불순물을 도핑하여 게이트 전극에 셀프얼라인되고 상기 매몰절연층과 소정 거리 이격되도록 제 1 깊이로 제 2 전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극이 형성되지 않은 영역의 중앙부의 게이트 절연막상에 마스크패턴을 형성하는 단계; 상기 마스크패턴과 게이트 전극을 불순물 주입 마스크로 사용하여 상기 제 2 불순물영역 내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제 1 깊이 보다는 더 낮은 제 2 깊이로 제 1 전도형의 불순물영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제 2 전도형의 불순물영역의 일부와 제 1 전도형의 불순물영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 결과물 상에 금속에 도포하여 소오스전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인 전극을 형성하는 단계를 구비한 것을 특징으로 한다.

상기 매몰절연층을 형성한 후에 결과물의 표면에 마스크패턴을 형성하는 단계; 상기 마스크 패턴을 불순물 주입 마스크로 사용하여 상기 게이트 전극이 형성되지 않은 영역의 중앙부에 상기 에피택셜층의 표면으로부터 상기 제 1 깊이 보다 더 깊은 제 3 깊이로 고농도의 제 2 전도형의 불순물영역을 형성한 후에 마스크 패턴을 제거하는 공정을 더 구비할 수도 있다.

상기 매몰절연층을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적층하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 질화막 제거에 의해 노출된 산화막을 국부적으로 성장시키는 단계; 및 상기 에피택셜층의 표면이 드러나도록 질화막과 산화막을 제거하여 매몰절연층을 남기는 단계를 구비한다.

또한, 상기 매몰절연층을 형성하는 방법은 상기 에피택셜층의 표면근방에 소정 깊이의 요홈을 형성하는 단계; 상기 요홈이 형성된 에피택셜층의 표면을 산화시키는 단계; 및 상기 결과물의 주표면을 폴리싱하여 에피택셜층이 드러나도록 산화막을 제거하여 매몰절연층을 남기는 단계를 구비할 수도 있다.

또한, 상기 매몰절연층을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적층하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 질화막 제거로 노출된 산화막의 표면으로부터 소정 깊이로 식각하여 요홈을 형성하는 단계; 상기 요홈의 노출된 표면을 사놔시켜서 매몰절연층을 형성하는 단계; 상기 남겨진 질화막을 제거하는 단계를 구비할 수도 있다.

또한, 본 발명의 제조방법은 고농도의 제 1 전도형의 반도체 기판상에 저농도의 제 1 전도형의 에피택셜층을 형성하는 단계; 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 에피택셜층을 형성한 후에 결과물의 표면에 제 1 마스크패턴을 형성하는 단계; 상기 제 1 마스크 패턴을 불순물 주입 마스크로 사용하여 사이 게이트 전극이 형성되지 않은 영역의 중앙부에 사이 에피택셜층의 표면으로부터 상기 제 1 깊이 보다 더 깊은 제 3 깊이로 고농도의 제 2 전도형이 불순물영역과 이 불순물영역상에 산화막을 동시에 형성하는 단계; 상기 산화막상에 식각저지층을 형성하고 사이 제 1 마스크패턴을 제거하는 단계; 상기 식각저지층응 제거하여 상기 고농도의 제 2 전도형의 불순물영역상에만 산화막을 남기는 단계; 상기 결과물의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 주입 마스크로 사용하여 제 2 전도형의 불순물을 도핑하여 게이트 전극에 셀프얼라인되고 상기 매몰절연층과 소정 거리 이격되도록 제 1 깊이로 제 2 전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 주입 마스크로 사용하여 상기 제 2 불순물영역 내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제 1 깊이 보다는 더 낮은 제 2 깊이로 제 1 전도형의 불순물영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제 2 전도형의 불순물영역의 일부와 제 1 전도형의 불순물영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 결과물 상에 금속을 도포하여 소오스전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인 전극을 형성하는 단계를 구비한 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

제2도는 본 발명에 의한 전력용 트랜지스터는 단위셀의 단면구조를 나타낸다. 전력용 트랜지스터는 이러한 단위셀이 하나의 반도체 기판상에 격자상으로 수백개 내지 수천개가 배열된다. 트랜지스터는 고농도의 제 1 도전형, 즉 N+반도체 기판(10)상에 훨씬 낮은 불순물 농도를 갖도록 성장된 N 에피택셜층(14)을 가진다. 에피택셜층(14)의 상부의 소정영역에 형성된 게이트 산화막(16)상에 게이트전극(18)이 형성되어 있다. 게이트 전극(18)은 층간절연막(20)으로 덮인다. 게이트 전극(18)에 셀프얼라인되며 제 1 깊이를 상기 에피택셜층(14)의 표면근방에 제 2 전도형, 즉 P 불순물영역(22)이 형성되어 있다. 게이트 전극(18)에 셀프얼라인되며 P 불순물영역(22)내의 표면근방에 제 1 깊이 보다는 더 낮은 제 2 깊이로 N 불순물영역(24)이 형성되어 있다. 게이트 전극(18)하방의 반도체 기판의 표면근방에 게이트 전극(18)의 하방으로 확산된 P 불순물영역(16)과 측방으로 소정 거리, 예컨대 5㎛로 이격되어 1㎛이상의 두께를 가진 매몰절연층(26)이 형성된다. P 불순물영역(22)과 N 불순물영역(24)의 노출된 표면과 층간절연막(20)의 표면에는 소오스전극(28)이 형성되고 반도체 기판(10)의 에피택셜층(14)이 형성된 면의 반대 표면에는 드레인 전극(30)이 형성되어 있다.

따라서, 본 발명에서는 게이트 전극 하방에 매몰절연층을 가짐으로써 게이트 전극층과 에피택셜층 사이의 입력용량을 줄일 수 있어서 고속동작이 가능하게 된다.

상기 구성에서 P 불순물영역과 N 불순물영역의 중앙부에 P+불순물영역을 더 구비할 수도 있다.

이와 같이 구성된 본 발명에 의한 트랜지스터의 제조방법은 다음과 같다.

[실시예 1]

먼저, 제3도 내지 제10도를 참조하여 본 발명에 의한 바람직한 일실시예의 제조방법을 설명하고자 한다.

제3도를 참조하면, 고농도의 N+반도체 기판(10)상에 저농도의 N-에피택셜층(14)을 성장시킨다. 이어서, 에피택셜층(14)의 표면에 산화막(32)과 질화막(34)을 차례로 형성한 다음에 질화막상에 포토레지스터로 식각 마스크 패턴을 형성하고 이를 식각마스크로 사용하여 질화막(34)을 식각한다. 제4도를 참조하면, 포토레지스터패턴을 제거한 후에 산화막을 성장시켜서 두꺼운 산화막을 형성한다. 여기까지는 통상의 LOCOS방식과 동일한 기법으로 필드산화막을 형성시키는 공정을 나타낸다.

이어서, 질화막(34)과 산화막(32)를 전면식각 또는 폴리싱방식으로 제거하게 되면, 제5도에 도시된 바와 같이, 에피택셜층(14)의 표면근방에 1㎛이상의 두께를 가지는 매몰절연층(26)이 남게 된다.

제6도를 참조하며, 매몰절연층(26)을 형성한 후에 결과물의 표면에 산화막을 형성하고 통상의 사진식각방법에 의해 산화막을 패터닝하여 불순물 주입용 마스크 패턴(36)을 형성한 후에 이를 사용하여 P+불순물을 에피택셜층(14)의 표면근방에 선택적으로 주입시키고 이어서 주입된 불순물을 홀성화시킴으로써 선택적으로 주입시키고 이어서 주입된 불순물을 활성화시킴으로써 도시된 고농도의 제 2 전도형의 불순물영역(38)이 형성되게 된다.

제7도를 참조하면, 상기 마스크 패턴(36)을 제거한 후에 에피택셜층(14)의 표면에 게이트 산화막(16)을 형성한다. 게이트 산화막(16) 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극(18)을 형성한다. 제8도를 참조하면, 게이트 전극(18)을 불순물 주입 마스크로 사용하여 에피택셜층(14)의 표면 근방에 P 불순물을 주입하고 주입된 불순물을 활성화시키게 되면 게이트 전극(18)에 셀프얼라인되고 매몰절연층(26)과 5㎛정도 이격되도록 제 1 깊이로 P 불순물영역(22)이 형성되게 된다. 제9도를 참조하면, 상기 P+불순물영역(38)상의 게이트 산화막(16)의 표면에 통상의 사진공정에 의해 제 2 마스크 패턴, 즉 포토레지스터 패턴(40)을 형성하고 이 포토레지스터 패턴(40)과 게이트 전극(18)을 이온주입 마스크로 사용하여 P 불순물영역(22) 내의 표면근방에 N 불순물을 주입시키고 주입된 불순물을 활성화시키게 되면 제 1 깊이 보다는 더 낮은 제 2 깊이로 N 불순물영역(24)이 형성되게 된다.

제10도를 참조하면, 결과물 상에 층간절연막(20)을 덮고 통상의 사진식각공정에 의해 P+불순물영역(38)과 N 불순물영역(24)의 일부를 노출시킨 후에 결과물 상에 금속을 도포하여 소오스전극(28)을 형성하고 반도체 기판(10)의 배면에 드레인 전극(30)을 형성한다.

[실시예 2]

제11도를 참조하면, 고농도의 N형의 반도체 기판(10)상에 저농도의 N-에피택셜층(14)을 성장시키고 이어서 에피택셜층(14)상에 통상의 사진공정에 의한 포토레지스터의 패턴(42)를 형성한 다음에 이를 식각마스크로 사용하여 에피택셜층(14)에 요홈(44)을 형성한다. 제12도를 참조하면, 포토레지스터 패턴(42)를 제거한 다음에 에피택셜층의 표면에 산화막을 형성하게 되면 요홈(44)의 내부도 산화막(46)으로 채워지게 된다.

제13도를 참조하면, 에피택셜층(14)의 표면이 노출되도록 폴리싱방식 또는 전면식각방식으로 산화막(46)을 제거하게 되면 에피택셜층(14)에 형성된 요홈(44)에 채워진 산화막은 남게 되고 남겨진 산화막이 매몰절연층(26)으로 형성되게 된다.

제14도를 참조하면, 상기 매몰절연층(26)을 형성한 후에 결과물의 표면에 산화막을 형성시키고 통상의 사진식각방식에 의해 산화막을 선택적으로 식각하여 제 1 마스크패턴(48)을 형성하게 된다. 이어서, 마스크패턴(48)을 사용하여 P+불순물을 에피택셜층(14)의 표면근방에 선택적으로 주입시킨 후에 산소분위기에서 주입된 불순물을 홀성화시키게 되면 에피택셜층(14)의 표면으로부터 제 3 깊이로 고농도의 제 2 전도형의 불순물영역(38)과 이 불순물영역상에 산화막(50)이 동시에 형성되게 된다.

제15도를 참조하면, 상기 산화막상에 통상의 사진공정에 의해 포토레지스터로 구성된 식각저지층(52)을 형성시킨 다음에 이를 식각마스크로 사용하여 제 1 마스크패턴(48)을 제거시킨다. 제16도를 참조하면, 식각저지층(52)을 제거하여 P+불순물영역(38) 상에만 산화막(50)을 남긴 다음에 결과물의 표면에 게이트 산화막(16)을 형성하고 상기 게이트 절연막(16) 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극(18)을 형성하게 된다.

제17도를 참조하면, 상기 게이트 전극(18)과 산화막(50)을 불순물 주입 마스크로 사용하여 P 불순물을 주입하고 주입된 불순물을 활성화시키게 되면 게이트 전극(18)에 셀프얼라인되고 상기 매몰절연층(26)과 소정 거리 이격되도록 제 1 깊이로 P 불순물영역(22)이 형성되게 된다. 이어서, 제18도를 참조하면, 마찬가지로 상기 게이트 전극(18)과 산화막(50)을 불순물 주입 마스크로 사용하여 상기 P 불순물영역(22) 내의 표면근방에 N 불순물을 주입시키고 활성화시키게 되면 상기 게이트 전극(18)에 셀프얼라인되고 상기 제 1 깊이 보다는 더 얕은 제 2 깊이로 N 불순물영역(24)이 형성되게 된다.

제19도를 참조하면, 상기 결과물 상에 층간절연막(20)을 덮고 층간절연막(20) 상에 통상의 사진공정에 의해 포토레지스터 패턴(54)를 형성시킨다. 제20도를 참조하면, 게이트 전극(14)이 형성되지 않은 영역에 P+ 불순물영역(38)과 N 불순물영역(24)의 일부가 노출되도록 층간절연막(20), 게이트 산화막(16), 산화막(50)을 선택적으로 식각하여 콘택홀을 형성한 다음에 금속을 데포지션시켜서 소오스전극(28)을 형성시키고 반도체 기판(10)의 배면에도 드레인 전극(30)을 형성시킨다.

상술한 본 발명의 실시예 외에도 매몰절연층(26)을 형성하는 또 다른 실시예는 에피택셜층(14)상에 산화막과 질화막을 순차적으로 적층하고 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각한 다음에, 질화막의 제거로 노출된 산화막의 표면으로부터 소정 깊이로 식각하여 요홈을 형성하고, 요홈의 노출된 표면을 산화시켜서 매몰절연층을 형성하고 남겨진 질화막을 제거하여서 형성할 수도 있다.

이상과 같이 구성되고 제조되는 본 발명의 트랜지스터는 매몰절연층의 두께에 따라 용량 대 전압 특성이 제21도에 도시한 바와 같이 나타나게 된다. 즉, 매몰절연층의 두께가 1㎛이상이면 용량성분의 감소 효과가 있음을 알 수 있다. 제22도는 본 발명에 따른 전력용 트랜지스터와 종래의 전력용 트랜지스터가 동일한 동작조건하에서 사용될 경우 입력용량의 크기를 상대 비교하여 나타낸 것으로서, 매몰되는 산화막의 두께 및 측면거리에 따라서, 상당한 감소효과가 있음을 나타내고 있다.

이상과 같이 본 발명에서는 게이트와 드레인 사이에 매몰절연층을 형성함으로써 게이트 드레인간 입력용량을 줄일 수 있어서 고속동작을 가능하게 한다.

Claims (11)

1. 고농도의 제 1 전도형의 반도체 기판 상에 훨씬 낮은 불순물농도를 갖도록 성장된 제 1 전도형의 에피택셜층; 상기 에피택셜층의 상부의 소정영역에 형성된 게이트 산화막상에 형성된 게이트 전극; 상기의 게이트 전극을 덮는 층간절연막; 상기 게이트 전극에 셀프얼라인되며 제 1 깊이로 상기 에피택셜층(14)의 표면근방에 형성된 제 2 전도형의 불순물영역; 상기 게이트 전극에 셀프얼라인되며 상기 제 2 전도형의 불순물영역내의 표면근방에 상기 제 1 깊이보다는 더 낮은 제 2 깊이로 형성된 제 1 전도형의 불순물영역; 상기 게이트 전극 하방의 반도체 기판의 표면근방에 상기 게이트 전극의 하방으로 확산된 제 2 전도형의 불순물영역과 측방으로 소정 거리로 이격되어 형성된 매몰절연층; 상기 제 2 전도형의 불순물영역과 제 1 전도형의 불순물영역의 노출된 표면과 상기 층간절연막의 표면에 형성된 소오스전극; 및 상기 반도체 기판의 에피택셜층이 형성된 면의 반대 표면에 형성된 드레인 전극을 구비한 것을 특징으로 하는 전력용 트랜지스터.
2. 제1항에 있어서, 상기 반도체 기판은 P형 또는 N형임을 특징으로 하는 전력용 트랜지스터.
3. 제1 또는 2항에 있어서, 상기 에피택셜층은 적어도 하나 이상의 층으로 이루어짐을 특징으로 하는 전력용 트랜지스터.
4. 제1항에 있어서, 상기 매몰절연층의 두께가 1㎛이상이며, 인접하는 제 2 전도형의 불순물영역과의 거리가 5㎛이상임을 특징으로 하는 전력용 트랜지스터.
5. 제1항에 있어서, 상기 매몰절연층의 유전상수가 실리콘의 유전상수보다 더 작은 유전상수를 가지는 물질로 구성되는 것을 특징으로 하는 전력용 트랜지스터.
6. 고농도의 제 1 전도형의 반도체 기판상에 저농도의 제 1 전도형의 에피택셜층을 형성하는 단계; 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 상기 결과물의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 불순물 주입 마스크로 사용하여 제 2 전도형의 불순물을 도핑하며 게이트 전극에 셀프얼라인되고 상기 매몰절연층과 소정 거리 이격되도록 제 1 깊이로 제 2 전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극이 형성되지 않은 영역의 중앙부의 게이트 절연막상에 마스크패턴을 형성하는 단계; 상기 마스크패턴과 게이트 전극을 불순물 주입 마스크로 사용하여 상기 제 2 불순물영역 내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제 1 깊이 보다는 더 낮은 제 2 깊이로 제 1 전도형의 불순물영역을 형성하는 단계; 상기 결과물상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제 2 전도형의 불순물영역의 일부와 제 1 전도형의 불순물영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 결과물 상에 금속을 도포하여 소오스전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인 전극을 형성하는 단계를 구비한 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
7. 제6항에 있어서, 상기 매몰절연층을 형성한 후에 결과물의표면에 마스크패턴을 형성하는 단계; 상기 마스크 패턴을 불순물 주입 마스크로 사용하여 상기 게이트 전극이 형성되지 않은 영역의 중앙부에 상기 에피택셜층의 표면으로부터 상기 제 1 깊이 보다 더 깊은 제 3 깊이로 고농도의 제 2 전도형의 불순물 영역과 불순물영역을 형성한 후에 마스크 패턴을 제거하는 공정을 더 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
8. 제6항에 있어서, 상기 매몰절연층을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적층하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 질화막 제거에 의해 노출된 산화막을 국부적으로 성장시키는 단계; 상기 에피택셜층의 표면이 드러나도록 질화막과 산화막을 제거하여 매몰절연층을 남기는 단계를 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
9. 제6항에 있어서, 상기 매몰절연층을 형성하는 방법은 상기 에피택셜층의 표면근방에 소정 깊이의 요홈을 형성하는 단계; 상기 요홈이 형성된 에피택셜층의 표면을 산화시키는 단계; 상기 결과물의 주표면을 폴리싱하여 에피택셜층이 드러나도록 산화막을 제거하여 매몰절연층을 남기는 단계를 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
10. 제6항에 있어서, 상기 매몰절연층을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적충하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 질화막의 제거로 노출된 산화막의 표면으로부터 소정 깊이로 식각하여 요홈을 형성하는 단계; 상기 요홈의 노출된 표면을 산화시켜서 매몰절연층을 형성하는 단계; 상기 남겨진 질화막을 제거하는 단계를 구비하는 것을 특징을로 하는 전력용 트랜지스터의 제조방법.
11. 고농도의 제 1 전도형의 반도체 기판상에 저농도의 제 1 전도형의 에피택셜층을 형성하는 단계; 상기 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 상기 매몰절연층을 형성한 후에 결과물의 표면에 제 1 마스크패턴을 형성하는 단계; 상기 제 1 마스크 패턴을 불순물 주입 마스크로 사용하여 상기 게이트 전극이 형성되지 않은 영역의 중앙부에 상기 에피택셜층의 표면으로부터 상기 제 1 깊이 보다 더 깊은 제 3 깊이로 고농도의 제 2 전도형의 불순물 영역과 이 불순물영역상에 산화막을 동시에 형성하는 단계; 상기 산화막상에 식각저지층을 형성하고 상기 제 1 마스크패턴을 제거하는 단계; 상기 식각저지층을 제거하여 상기 고농도의 제 2 전도형의 불순물영역상에만 산화막을 남기는 단계; 상기 결과물의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 마스크로 사용하여 제 2 전도형의 불순물을 도핑하여 게이트 전극에 셀프얼라인되고 상기 매몰절연층과 소정 거리 이격되도록 제 1 깊이로 제 2 전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 주입 마스크로 사용자가 상기 제 2 불순물 영역내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제 1 깊이 보다는 더 낮은 제 2 깊이로 제 1 전도형의 불순물영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제 2 전도형의 불순물영역의 일부와 제 1 전도형의 불순물영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 결과물 상에 금속을 도포하여 소오스전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인 전극을 형성하는 단계를 구비한 것을 특징으로 하는 전력용 트랜지스터의 제조방법.