KR0183669B1 - 고전압용 반도체소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 제1도전형의 불순물이 도우프되어 있는 드레인영역, 상기 드레인영역 상에 형성되고 제1도전형의 불순물이 도우프되어 있는 에피텍셜층, 에피텍셜층과는 게이트산화막에 의해 분리되고 상기 에피텍셜층을 파고드는 형태로 형성되며 서로 분리된 두 개의 게이트전극들, 상기 게이트전극들 사이에 형성되고 다이오드의 한쪽 전극에 의해 서로 분리되며 제1도전형의 불순물이 도우프되어 있는 두 개의 소오스영역들, 상기 소오스영역들 사이에 형성되고 제2도전형의 불순물이 도우프되어 있는 다이오드의 한쪽 전극, 및 상기 두 개의 소오스 영역 및 다이오드의 한쪽 전극을 감싸는 형태로 형성되고 제2도전형의 불순물이 도우프되어 있는 웰을 포함하는 고전압용 반도체소자 및 그 제조방법을 제공한다, 따라서, 제조공정의 단순화, 고집적화 및 빠른 스위칭동작이 가능한 고전압용 반도체소자를 얻을 수 있다.
Description
제1도는 종래 방법에 의해 제조된 고전압용 반도체소자를 도시한 단면도.
제2도는 본 발명의 방법에 의해 제조된 고전압용 반도체 소자를 도시한 단면도.
제3도 내지 제7도는 본 발명에 의한 고전압용 반도체소자의 제조방법을 설명하기 위해 도시된 단면도들.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 PN다이오드를 내장한 DMOS(Double-Diffused MOS) 소자의 집적도 및 전기적 특성을 향상시킨 고전압용 반도체소자 및 그 제조방법에 관한 것이다.
집적회로가 고전압을 사용하는 외부시스템을 직접 제어하는 경우 집적회로 내부에 외부시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 되며, 또한 높은 브레이크다운 전압이 필요로되는 회로에서 고전압용의 특수한 구조의 소자를 필요로 하게 된다. 고전압이 직접 인가되는 트랜지스터의 드레인영역 또는 소오스영역에 있어서는 드레인영역 및 소오스영역과 반도체기판 사이의 펀치스루우(Punch through) 전압과, 상기 드레인영역 및 소오스 영역과 윌(또는 기판) 사이의 브레이크다운(Breakdown) 전압이 상기 고전압 보다 커야 한다.
일반적으로, 고전압용 반도체소자로서 PN다이오드를 내장한 DMOS 소자가 많이 사용되고 있는데, 이는 드레인 영역을 이중의 불순물확산영역으로 형성하여 트랜지스터의 펀치스루우 전압과 브레이크다운 전압을 높이고, 소오스영역 및 드레인영역 사이에 PN다이오드를 형성하여 오프(OFF)시 과다전압에 의해 소자가 파괴되는 현상을 방지함으로써, 트랜지스터가 온/오프 된 두 경우 모두 고전압으로 부터 소자가 파괴되는 것을 효과적으로 방지해줄 수 있기 때문이다.
제1도는 종래 방법에 의해 제조된 고전압용 반도체소자를 도시한 단면도로서, 게이트전극(50)을 중심으로 좌,우측에 각각 하나씩 DMOS 소자가 형성되어 있다.
상기 DMOS 소자는 반도체기판에 N형(인(P) 또는 아세닉(As) 등의 5가 이온)의 불순물을 고농도로 도우프하여 형성된 N+드레인영역(10), 상기 드레인영역 전면에 형성되고 N형의 불순물이 저농도로 도우프 되어 있는 N-에피텍셜층(20), 게이트산화막(32)을 게재하여 상기 에피텍셜층 상에 형성된 게이트전극(50), 상기 게이트전극의 양쪽에 형성되고 상기 게이트전극의 하면으로 확장된 형태로 형성되며 P형의 불순물이 저농도로 도우프되어 있는 P웰(30), 상기 P웰 내에 형성되며 상기 게이트전극과는 자기정합적으로, 형성되고 N형의 불순물이 고농도로 도우프되어 있는 N+소오스영역(34), 및 상기 소오스영역과 접촉하는 소오스전국(40)으로 구성되어 있다.
VG(Vth (VG; 게이트전압, Vth : 문턱전압)인 전압이 되면 N-에피텍셜층(20)에는 전자가 유도되지만 상기 P웰(30)에 채널이 형성되지 않기 때문에 전류가 흐르지 않고, VGVth 인 전압이 되면 P웰에 인버젼영역(inversion layer)이 형성되고 N-에피텍셜층에는 더 많은 전자들이 축적되어 N+드레인영역(10)으로 전류가 흐르게 된다. 이때, 게이트전압 H(High)에서 L(low)로 되면 턴-온(Turn-on) 갑자기 턴오프(Turn-off)가 되므로 LN- 에피텍셜층에 모여 있는 전자를 빨리 제거하는 스위칭 동작을 해야하는데, 상기 제1도에 도시된 DMOS 소장의 경우, P웰과 N-에피텍셜층이 PN 다이오드의 역할을 함으로써 가능하다.
이상적인 고전압용 반도체소자는 고전압에도 견딜수 있을 정도의 높은 브레이크다운 전압과 빠른 스위칭시간을 가져야 하는데, 전자는 상기 N-에피텍셜층의 불순물농도를 낮추거나 그 두께를 두껍게 하는 방법 및 웰의 불순물농도를 낮추는 방법에 의해 가능하고, 후자는, 첫째
상기 식(1) 처럼 DMOS 소자의 저항값(R)을 낮추거나 커패시턴스(C)를 낮추는 방법, 둘째 PN다이오드의 성능을 더욱 향상시키는 방법에 의해 가능하다. 하지만, 상기 저항값을 낮추기 위하여 N-에피텍셜층의 불순물농도를 높일 경우 상기 불순물농도에 의해 브레이크다운 전압은 오히려 낮아져서 고내압특성를 저하시킨다. 이에 상기 N-에피텍셜층 및 P웰의 농도를 고정시키고 상기 커패시턴스를 감소시키는 방법 및 PN다이오드의 성능 향상에 의해 상기 고전압용 반도체소자의 전기적 특성 향상을 꾀하였다.
하지만, 제1도에 소개된 종래 방법에 의한 고전압용 반도체소자의 경우,
첫째, P웰을 형성하는데 별도의 마스크 공정이 요구된다.
둘째, P웰과 N-에피텍셜층에 의해 형성되는 PN 다이오드의 성능이 좋지않아 빠른 스위칭동작을 하지 못한다.
셋째, 게이트전극과 드레인영역(N-에피텍셜층)에 의해 형성되는 커패시턴스(C)가 크기때문에(상기 게이트전극과 드레인영역의 겹쳐지는 부분(L)이 크기때문) 스위칭속도를 저하시킨다 등의 문제점들이 지적되었다.
본 발명의 목적은 빠른 스위칭속도를 가지는 고전압용 반도체소자를 제공하는데 있다.
본 발명의 다른 목적은 고집적화 및 공정단순화에 유리한 고전압용 반도체소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 반도체소자를 제고하는데 있어서 적합한 제조방법을 제공하는데 있다.
본 발명의 상기 목적들은, 제1도전형의 불순물이 도우프되어 있는 드레인영역, 상기 드레인영역 상에 형성되고 제1도전형의 불순물이 도우프되어 있는 에피텍셜층, 에피텍셜층과는 게이트산화막에 의해 분리되고 상기 에피텍셜층을 파고드는 형태로 형성되며 서로 분리된 두 개의 게이트전국들, 상기 게이트전극들 사이에 형성되고 다이오드의 한쪽 전극에 의해 서로 분리되며 제1도전형의 불순물이 도우프되어 있는 두 개의 소오스영역들, 상기 소오스영역들 사이에 형성되고 제2도전형의 불순물이 도우프되어 있는 다이오드의 한쪽 전극, 및 상기 두 개의 소오스영역 및 다이오드의 한쪽 전극을 감싸는 형태로 형성되고 제2도전형의 불순물이 도우프되어 있는 웰을 포함하는 고전압용 반도체소자에 의해 달성된다.
본 발명의 상기 다른 목적은, 반도체기판 전면에 제1도전형의 불순물을 도우프하여 드레인영역을 형성하는 공정, 드레인영역 전면에 제1도전형의 불순물이 도우프된 에피텍셜층을 형성하는 공정, 상기 에피텍셜층의 표면에 소자분리막들을 형성하는 공정, 결과물 전면에 제2도전형의 불순물을 도우프하여 웰을 형성하는 공정, 상기 소자분리막들을 제거하는 공정, 결과물 전면에 게이트산화막을 형성하는 공정, 결과물 전면에 도전물질을 증착하는 공정, 게이트산화막의 표면이 드러날 때까지 상기 도전물질을 에치백하는 공정, 결과물 전면에 제1도전형의 불순물을 도우프하여 소오스영역을 형성하는 공정, 및 상기 소오스영역의 중앙부에 제2도전형의 불순물을 도우프하는 공정을 포함하는 고전압용 반도체소자의 제조방법에 의해 달성된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제2도는 본 발명의 방법에 의해 제조된 고전압용 반도체소자를 도시한 단면도로서, 제1도전형의 불순물이 도우프되어 있는 드레인영역(10), 상기 드레인영역 상에 형성되고 제1도전형의 불순물이 도우프되어 있는 에피텍셜층(20), 에피텍셜층과는 게이트산화막(62)에 의해 분리되고 상기 에피텍셜층을 파고드는 형태로 형성되며 서로 분리된 두 개의 게이트전극(66)들, 상기 게이트전국들 사이에 형성되고 다이오드의 한쪽 전극(70)에 의해 서로 분리되며 제1도전형의 불순물이 도우프되어 있는 두 개의 소오스영역(68)들, 상기 소오스영역들 사이에 형성되고 제2도전형의 불순물이 도우프되어 있는 다이오드 한쪽 전극(70), 상기 두 개의 소오스영역 및 다이오드의 한쪽 전극을 감싸는 형태로 형성하고 제2도전형의 불순물이 도우프되어 있는 웰(30), 중간절연층(72)에 형성된 콘택홀을 통해 상기 소오스영역들 및 다이오드의 한쪽 전극과 접촉하는 전극(74)들을 포함하는 고전압용 반도체소자를 보여준다.
이때, 상기 제1도전형은 인(P), 아세닉(As) 등의 5가 이온을 (N형), 상기 제2도전형은 보론(B), 갈리움(Ga) 또는 인듐(In) 등의 3가 이온(P형)을 의미하고, 상기 다이오드의 한쪽 전극이란 PN다이오드의 P형 전극을 의미한다. 본 발명의 바람직한 일실시예에 의하면, 상기 드레인영역(10)에는 N형의 불순물이 고농도로(이하, N+드레인영역이라 칭함). 상기 에피텍셜층(20)에는 N형의 불순물이 저농도로(이하, N-에피층이라 칭함), 상기 소오스영역(68)에는 N형의 불순물이 고농도로(이하, N+소오스영역이라 칭함), 상기 다이오드의 한쪽 전극(70)에는 P형의 불순물이 고농도로(이하, P+형 전극이라 칭함), 그리고 상기 웰(30)에는 P형의 불순물이 저농도로 (이하, P웰이라 칭함) 도우프된다. 그리고, 상기 P+형 전극은 상기 N+소오스영역 보다 상대적으로 깊게 형성되고 상기 P웰은 상기 P+형 전극 보다 상대적으로 깊게 형성됨이 바람직하다.
제3도 내지 제7도는 본 발명에 의한 고전압용 반도체소자의 제조방법을 설명하기 위해 도시된 단면도들이다.
먼저, 제3도는 N+드레인영역(10), N-에피층(20), 필드산화막(60) 및 P웰(30)을 형성하는 공정을 도시한 것으로서, 반도체기판 전면에, 예컨대 인(P), 아세닉(As)등과 같은 5가 이온을 고농도를 도우프하여 상기 N+드레인영역(10)을 형성하는 제1공정, 결과물 전면에 N형의 불순물이 저농도로 도우프 된 N-에피층(20)을 기르는 제2공정, 게이트전극이 형성될 영역의 N-에피층 표면에 상기 에피층을 소정깊이로 파고드는 형태의 필드산화막(60)을 형성하는 제3공정, 결과물 전면에, 예컨대 보론(B), 갈리움(Ga), 인듐(In) 등의 3가 이온을 저농도로 도우프하여 상기 P웰(30)을 형성하는 제4공정으로 진행된다.
이때, 상기 N-에피층의 농도 및 두께, 및 상기 P웰의 불순물농도는 브레이크다운 전압을 결정하는 커다란 용인이 되므로 그 농도 및 두께 조절에 유의해야 하며(이는, 본 발명이 개선하고자 하는 기술적분야가 아니므로 자세한 수치적 설명을 생략한다.) 상기 필드산화막(60)은, 예컨대 선택한 화법(LOCOS ; LOCal Oxidation of Silicon)과 같은 방법에 의해 형성된다.
그리고 상기 P웰(30)은 보론 이온을 약 3.7E13 전자/㎠, 120keV로 도우즈하여 형성한다.
제3도에 의하면, 필드산화막에 자기정합되게 상기 P웰(30)을 형성하므로, 상기P웰 형성을 위해 별도의 마스크 공정이 필요하던 종래 방법에 비해 공정이 단순화된다는 것과, 필드산화막의 크기조절로 게이트전극과 드레인영역 사이에 생기는 커패시턴스를 줄일 수 있으므로(이후 공정에서 설명) 소자의 스위칭속도를 향상시킬 수 있다는 것을 알 수 있다.
제4도는 게이트산화막(62) 및 도전물질층(64)을 형성하는 공정을 도시한 것으로서, 완충산화막에천트(Buffered Oxide Etchant (BOE) ; NH4F 와 HF를 일정한 비율로 혼합한 용액) 등과 같은 산화물 식각용액을 사용하여 상기 필드산화막(60)을 제거하는 제1공정, 결과물 전면에, 예컨대 고온산화막과 같은 순수산화막을 약 500Å∼1,000Å 정도의 두께로 성장시킴으로써 상기 게이트산화막(62)을 형성하는 제2공정, 게이트산화막 전면에, 예컨대 다결정실리콘과 같은 물질을 증착하여 상기 도전물질층(64)을 형성하는 제3공정으로 진행된다.
이때, 상기 도전물질층(64)은 상기 필드산화막이 에피층을 파고든 깊이 이상의 두께로 증착되어야 한다.
제5도는 게이트전극(66)을 형성하는 공정을 도시한 것으로서, 예컨대 CMP기술 - J. Electrochem. Soc., Vol.138, No.8, August 1991 A Two-Dimensional Process Model for Chemimechanical Polish Planarization 참조 - 과 같은 평탄화기술을 이용하여 게이트산화막의 최상부 표면이 드러날 때까지 상기 도전물질층을 에치백하므로써 그 표면은 상기 게이트산화막의 최상부 표면과 일치하고 그 하부는 상기 에피층을 파고드는 형태로 형성된 상기 게이트전극(66)을 형성한다.
상기 제5도를 참조하면, 상기 필드산화막의 크기에 의해 P웰의 크기 및 게이트전극과 드레인영역(N- 에피층)이 겹치는 크기가 좌우된다는 것을 알 수 있는데, 이는 상기 필드산화막의 크기를 줄이는 것에 의해 게이트전극과 드레인영역 사이의 커패시턴스를 줄일 수 있음을 의미한다.
제6도는 N+소오스영역(68) 및 P+형 전극(70)을 형성하는 공정을 도시한 것으로서, 인(P), 아세닉(As) 등의 5가 이온을 결과물 전면에 고농도로 도우프하여 상기 게이트전극 사이에 N+소오스영역(68)을 형성하는 제1공정, 및 상기 소오스영역의 중앙부에 P형 불순물을 고농도로 도우프하여 P+형 전극(70)을 형성하는 제2공정으로 진행된다.
이때, 상기 P+형 전극(70)과 상기 N-에피층(20)은 P+N 다다이오드를 형성하여소자가 온(ON)에서 오프(Off)로 동작될 때, 상기 에피층에 축적되어 있는 전자들을 빠른 속도로 없애주기 때문에 소자의 스위칭속도를 향상시킨다. 상기 P+N 다이오드는 종래 방법에서 제조된 PN 다이오드 보다 그 성능면에서 우수하다. 또한 상기 제6도에 의하면 P+형 전극은 N+소오스영역 보다 상대적으로 더 깊게 형성되고, P웰은 P+형 전극보다 상대적으로 더 깊게 형성되어 있으며, 이들은 모두 두 개의 게이트전극 사이에 존재한다는 것을 알 수 있다.
제7도는 전극(74)을 형성하는 공정을 도시한 것으로서, 결과물 전면에, 예컨대 고온산화막과 같은 순수산화막을 도포하여 층간절연층(72)을 형성하는 제1공정, 상기 N+소오스영역 및 P+형 전극이 드러나도록 상기 층간절연층을 사진식각하여 콘택홀을 형성하는 제2공정, 결과물 전면에, 예컨대 알루미늄과 같은 금속물질을 증착하는 제3공정, 및 금속물질을 패터닝하여 상기 전극(74)을 형성하는 제4공정으로 진행된다.
따라서, 본 발명에 의한 고전압용 반도체소자 및 그 제조방법에 의하면, 별도의 마스크공정 없이 웰을 형성할 수 있으므로 소자 제조공정을 단순화하였고, 필드산화막의 크기를 조절하여 소자의 집적도 및 스위칭속도를 향상할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (3)
- 반도체기판 전면에 제1도전형의 불순물을 도우프하여 드레인영역을 형성하는 공정, 드레인영역 전면에 제1도전형의 불순물이 도우프된 에피텍셜층을 형성하는 공정, 상기 에피텍셜층의 표면에 소자분리막을 형성하는 공정, 결과물 전면에 제2도전형의 불순물을 도우프하여 웰을 형성하는 공정, 상기 소자분리막을 제거하는 공정, 결과물 전면에 게이트산화막을 형성하는 공정, 결과물 전면에 도전물질을 증착하는 공정, 게이트산화막의 표면이 드러날 때까지 상기 도전물질을 에치백하는 공정, 결과물 전면에 제1도전형의 불순물을 도우프하여 소오스영역을 형성하는 공정, 및 상기 소오스영역의 중앙부에 제2도전형의 불순물을 도우프하는 공정을 포함하는 고전압용 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 소자분리막들은 소정깊이 만큼 에피텍셜층을 파고드는 형태로 형성되는 것을 특징으로 하는 고전압용 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 도전물질은 상기 소정깊이 이상의 두께로 증착된는 것을 특징으로 하는 고전압용 반도체 소자의 제조방법.
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| KR1019920011776A KR0183669B1 (ko) | 1992-07-02 | 1992-07-02 | 고전압용 반도체소자 및 그 제조방법 |
Country Status (1)
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Families Citing this family (2)
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1992
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Also Published As
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