KR20090051213A - Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터 - Google Patents
Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터 Download PDFInfo
- Publication number
- KR20090051213A KR20090051213A KR1020097004961A KR20097004961A KR20090051213A KR 20090051213 A KR20090051213 A KR 20090051213A KR 1020097004961 A KR1020097004961 A KR 1020097004961A KR 20097004961 A KR20097004961 A KR 20097004961A KR 20090051213 A KR20090051213 A KR 20090051213A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate
- channel
- source
- drain
- Prior art date
Links
- 229910052710 silicon Inorganic materials 0.000 title description 9
- 239000010703 silicon Substances 0.000 title description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 97
- 229920005591 polysilicon Polymers 0.000 claims abstract description 96
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 29
- 230000005669 field effect Effects 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 47
- 239000007943 implant Substances 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 22
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- 230000002708 enhancing effect Effects 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 235000012239 silicon dioxide Nutrition 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 7
- 229910021341 titanium silicide Inorganic materials 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 238000009987 spinning Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000012212 insulator Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- -1 BF2 ions Chemical class 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
백게이트에 대한 표면 컨택트를 갖지 않고 채널 내의 트랜스컨덕턴스를 2배로 하며 더 높은 스위칭 속도를 갖는 접합 전계 효과 트랜지스터는, 게이트 영역과 채널-웰 PN 접합을 의도적으로 단락시킴으로써 달성된다. 이것은 활성 영역의 측벽들을 채널-웰 PN 접합 또는 웰과 전기 접촉을 이루고 있는 매립 게이트까지 노출시키도록, 적어도 게이트 영역 내의 활성 영역 외측의 전계 산화물을 의도적으로 에칭 제거함으로써 달성된다. 그리고나서, 트렌치에 폴리실리콘이 성막되고, 고농도로 도핑되며, 어닐링 단계는, 불순물을 채널 영역의 상단 및 측벽들 내로 이동시키고, 이에 의해 채널 영역의 측벽들 아래에서 채널-웰 PN 접합까지 도달하는 "랩-어라운드(wrap-around)" 게이트 영역을 형성하는데 이용된다. 이에 의해, 게이트 단자에 인가된 바이어스가 또한 웰에도 인가되어, 게이트-채널 PN 접합과 채널-웰 PN 접합 모두 주위의 공핍 영역들에 대한 채널 컨덕턴스가 조절된다.
접합 전계 효과 트랜지스터, 게이트 컨택트, 매립 게이트, 웰 영역, 트렌치, 이온 임플란테이션
Description
반도체 기판의 활성 영역이 전계 산화물에 의해 둘러싸이는 반도체 기판 내의 활성 영역에 접합 전계효과 트랜지스터(JFET)가 구성된다. 활성 영역에서, 웰(well)로 지칭되는 도전성 영역이 형성되고, 그 웰은 벌크형 기판과 PN 접합을 형성한다. 그 PN 접합은 백게이트로 지칭되며, 여러 목적으로 웰 영역에 바이어스가 인가될 수 있도록 웰에 대한 표면 컨택트를 형성하는 것이 통상적이다. 웰을 위한 이러한 별도의 컨택트는 칩면적을 점유하게 되어, 임의의 웨이퍼 상에 형성될 수 있는 소자(device)의 전체 개수를 감소시킨다.
웰에서, 도전성 채널 영역이 형성되고, 그 채널 영역에는 도전성 소스, 드레인 및 게이트 영역들이 형성된다. 이들 소스, 드레인 및 게이트 영역은 채널 영역과의 PN 접합을 형성한다. 본 발명의 양수인에 의해 이전에 출원된 특허 출원의 기술 요지인 새로운 부류의 공정 및 구조에서, 이들 소스, 드레인 및 게이트 영역은 매우 얕게 형성되고, 소스, 드레인 및 게이트 영역의 각각은 표면 컨택트를 갖는다.
JFET는 소스 컨택트와 드레인 컨택트 간의 전류 흐름을 선택적으로 스위칭하도록 기능한다. 이러한 스위칭은, 소스 및 드레인에 적합한 전압을 인가하고, 또 한 전류 흐름이 요구되지 않을 때에는 핀치오프(pinchoff)를 야기함과 아울러 전류 흐름이 요구될 때에는 채널을 개방시키기 위해 게이트 컨택트에 바이어스 전압을 인가함으로써 이루어진다. 핀치오프는 게이트-채널 접합으로부터의 공핍 영역 및 채널 기판 접합으로부터의 공핍 영역이 채널 내의 소수 캐리어의 부족으로 인해 전류 흐름을 충족(meet) 및 차단하는 상태를 의미한다. n 채널 증가-모드(enhancement-mode) JFET에서, 공핍 영역이 만나지 않도록 하기에 충분한 양의 전압으로 게이트가 바이어스될 때에 전류가 흐르게 되어, 채널을 도전 상태로 개방시킨다. 핀치오프는 게이트를 그라운드 또는 음전압으로 유지함으로써 달성된다. 소스-드레인 바이어스가 인가되고 또한 게이트 전압이 핀치오프 전압 아래(below)인 때에 정상적으로 도전 상태가 되는 공핍 모드 소자도 이용 가능하다. 이들 소자에서, 게이트는 핀치오프에 의해 전류 흐름이 차단되도록 하기에 적합한 전압으로 구동되어야 한다.
이들 소자 모두가, 설계된 바대로 동작하기 위해서는 쉘로우 PN 게이트-채널 접합의 적절한 동작을 필요로 한다. 이 접합이 단락되면, 소자는 정상적인 4개의 단자(terminal) JFET로서 동작하지 못한다.
JFET를 구성함에 있어서, 이산화규소로 이루어진 층이 활성 영역을 포함한 전체 구조 위에 성막되는 일련의 공정이 존재한다. 이 산화물층이 에칭되어 개구부가 형성되고, 이 개구부에는 소스, 드레인 및 게이트와 백게이트 표면 컨택트가 형성될 것이다. 그러나, 산화물층은 박막이며, 활성 영역의 에지에 있는 전계 산화물을 과에칭(overetching)하여 침식시킬 수 있는 에칭으로 제거하는 공정으로 개 구부가 에칭되어, 활성 영역의 측벽부가 노출된다. 과에칭이 정도가 충분할 만큼 심하면, 게이트-채널, 소스-채널 및 드레인-채널 PN 접합이 노출될 수 있다. 그러므로, 도전성 다결정 실리콘(이후, 폴리실리콘으로 지칭함) 또는 금속이 개구부 내에 성막되어 표면 컨택트를 형성할 때에는, 게이트-채널, 소스-채널 및 드레인-채널 PN 접합부가 단락될 수 있다. 이에 의해 소자가 부적절하게 동작하게 될 수 있지만, 백게이트에 대한 표면 컨택트를 제거하는 이점을 위해 사용될 수도 있다.
본 발명의 교시는, 채널-웰 PN 접합을 노출시키기 위해 게이트 표면 컨택트에 대한 개구부를 에칭할 때에 활성 영역 외측의 전계 산화물을 의도적으로 과에칭하고, 그리고나서 그 개구부 내에 P+ 폴리실리콘을 성막하는 것을 심사숙고 한다. P+ 폴리실리콘은 개구부를 채우고, 도 1에 도시된 바와 같이 활성 영역 외측의 노치(notch) 내에까지 피복(spill)된다. P+ 폴리실리콘으로부터의 도전율 향상 불순물은 확산에 의해 채널 영역 내로 이동되어 P+ 게이트 영역을 형성한다. 과에칭에 의해, P+ 게이트 영역은 채널 영역의 노출된 측벽 아래로 연장되고, 채널-웰 PN 접합과 만나게 된다. 이에 의해 채널-웰 PN 접합이 단락되고, 웰에 대한 표면 컨택트의 필요성을 제거한다. 이와 같이 형성된 소자에서, 웰은 채널-웰 접합에 접촉하기에 충분한 정도로 연장하여 채널-웰 접합을 단락시키는 이러한 게이트 영역 때문에 항상 게이트와 동일한 바이어스 전압을 가질 것이다. 이로써 정상적인 4개의 단자를 갖는 JFET가 3개의 단자를 갖는 소자가 된다.
JFET가 본 명세서에 교시된 바와 같이 구성되면, 게이트 폴리실리콘이 활성 영역을 교차하고 전계 산화물 내에 에칭된 노치 내로 담궈지는(dip) 채널 영역의 측벽부 아래로, 게이트 영역이 연장하기 때문에, 웰은 항상 게이트 영역과 동일한 바이어스를 가질 것이다. 이에 의해 채널-웰 PN 접합이 단락되며, 이로써 웰이 게이트와 동일한 바이어스를 갖게 된다. 그러므로, 게이트-채널 PN 접합이 순방향으로 바이어스될 때, 이와 같이 하여 채널-웰 PN 접합이 이루어진다. 증가-모드 소자에서, 이것은, 이들 2개의 PN 접합 주위의 공핍 영역의 크기를 감소시킴으로써 채널을 통한 도전 경로로 개시(opening up)하게 된다는 것을 의미한다. 일반적으로, 본 발명의 교시에 따른 소자 내의 이러한 채널을 통해, 게이트-채널 접합이 순방향으로 바이어스되고 또한 웰이 접지되는 정상적인 4단자 증가-모드 JFET에서의 전류 흐름보다 대략 2배 더 많은 전류가 흐르게 된다. 웰이 접지될 때, 채널-웰 PN 접합에 미치는 영향이 없게 되고, 또한 그 공핍 영역이 채널 영역 내로 연장하게 됨으로써, 소수 캐리어의 채널 영역의 일부분을 공핍화시킨다. 채널 체적의 이러한 부분은 소스와 드레인 사이에 전류를 전도(conduct)시킬 수 없다. 본 명세서에 교시된 바와 같은 3단자 소자에서, 게이트-채널 접합이 순방향으로 바이어스될 때, 이와 같이 하여 채널-웰 접합이 된다. 이것은, 4단자 소자 내의 채널-웰 접합 주위의 공핍 영역에 의해 정상적으로 점유되는 채널 영역의 체적이 3단자 소자에서의 공핍 영역에 의해 점유되지 않고, 전도(conduction)를 위해 이용 가능하게 된다는 것을 의미한다. 따라서, 게이트가 소자를 핀치오프에서 벗어나도록 하기에 충분한 레벨로 바이어스될 때의 3단자 강화 JFET에서는 대략 2배의 소스-드레인 전류가 흐르게 되고, 트랜스컨덕턴스(소스-드레인 전류의 변화를 이러한 소스-드레인 전류의 변화에 의해 야기되는 게이트 전압의 변화로 나눈 것)가 2배가 된다. 대체 실시예에서, 반도체 웰 아래의 재료로 절연체가 가능하다. 이들 실시예에서, 반도체 소자의 제조는 절연 기판으로 개시되며, 그 위에 에피택셜 성장에 의해 반도체 영역을 형성한다. 이 반도체 영역은 웰을 형성하기 위해 도핑될 것이며, 웰의 일부분을 활성 영역으로 규정하기 위해 전계 산화물이 형성될 것이다. 이 후, 본 발명의 교시에 따른 구조를 형성하기 위한 공정이 본 명세서의 여러 곳에 개시된다. 웰-기판 PN 접합의 제거에 의하여, 그 접합의 기생 커패시턴스가 제거되며, 이에 의해 소자의 동작을 고속화할 수 있다.
본 발명은 백게이트 컨택트에 의해 점유되는 면적 및 그 주변의 모든 디자인 룰 공차(design rule tolerances)뿐만 아니라 백게이트에 관련된 기생 커패시턴스를 제거할 수 있다. 백게이트 컨택트 기생 커패시턴스의 제거에 의해, 본 발명의 교시에 따른 구조는 4단자 JFET보다 더 빠른 스위칭 속도를 갖게 된다. 그 이유는, 이 구조가 P-웰과의 P+ 백게이트 컨택트 계면에 관련된 기생 접합 커패시턴스를 제거하기 때문이다. 더 나아가, 절연 기판 상에 구축된 본 발명의 바람직한 실시예의 구조 또한 P+ 웰과 그 하부의 N-도핑 벌크 기판 사이의 접합의 기생 접합 커패시턴스를 제거하며, 이에 의해 소자의 최대 스위칭 속도를 향상시킨다.
도 1은 도 2의 단면 라인 A-A'를 따라 절취하여 게이트 폴리실리콘 및 그 아래의 N-채널 소자의 게이트 영역, 채널, P-웰 및 기판을 나타내고 있는 본 발명의 교시에 따라 구성된 JFET의 횡단면도이다.
도 2는 전계 산화물에 의해 둘러싸인 활성 영역 경계(boundary)를 도시하고 또한 게이트, 소스 및 드레인 폴리실리콘 영역이 어떻게 활성 영역을 연장하고 있는지를 보여주는 활성 영역의 평면도이다.
도 3은 채널을 통해 소스에서 드레인으로의 전류 흐름을 발생시키기 위해 전형적인 공핍 모드 소자에서 게이트와 웰이 바어이스되는 방법을 나타내는 종래의 JFET에 대한 기호가 병기된 개략도이다.
도 4는 게이트와 웰 영역의 전압 상태에 대한 본 발명의 구조에 대한 이용 효과를 예시하는 도면이다.
도 5는 본 발명의 3단자 증가-모드 JFET 소자에서의 다양한 소스-드레인 전류 흐름 동작 조건 및 이 조건을 발생시키는 프론트 게이트 바이어스를 예시하는 도표이다.
도 6A, 6B, 6C 및 6D로 구성된 도 6은, 부록 A에서의 공정 단계 1-4의 결과를 나타내는 도면으로, 도 6D는 활성 영역의 평면도이다. 도 6A는 도 6D의 단면 라인 AA'를 따라 절취한 단면도이고, 도 6B는 도 6d의 단면 라인 BB'를 따라 절취한 단면도이며, 도 6C는 도 6D의 단면 라인 CC'를 따라 절취한 단면도이다.
도 7A, 7B, 7C 및 7D로 구성된 도 7은, CVD 산화물 및 질화물층을 성막하고 이들을 다시 폴리싱하는 공정의 단계 5를 수행한 후의 구조의 상태를 나타내는 도면으로, 도 7A, 도 7B 및 도 7C는 각각 도 7D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다.
도 8A, 8B, 8C 및 8D로 구성된 도 8은, 게이트, 소스 및 드레인 컨택트의 윈 도우를 개방시키는 공정의 단계 6을 수행한 후의 구조의 상태를 나타내는 도면으로, 도 8A, 도 8B 및 도 8C는 각각 도 8D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다.
도 9A, 9B, 9C 및 9D로 구성된 도 9는, 매립 게이트(buried gate)를 형성하도록 마스크 및 주입을 행하는 공정의 단계 7을 수행한 후의 구조의 상태를 나타내는 도면으로, 도 9A, 도 9B 및 도 9C는 각각 도 9D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다.
도 10A, 10B, 10C 및 10D로 구성된 도 10은, N+ 소스 및 드레인 영역을 형성하도록 마스크 및 임플란트를 행하는 공정의 단계 9 및 10을 수행한 후의 구조의 상태를 나타내는 도면으로, 도 10A, 도 10B 및 도 10C는 각각 도 10D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다.
도 11A, 11B, 11C 및 11D로 구성된 도 11은, 활성 영역 단결정 실리콘의 측벽부를 노출시키도록 전계 산화물을 선택적으로 에칭하는 공정의 단계 11을 수행한 후의 구조의 상태를 나타내는 도면이다.
도 12A, 12B, 12C 및 12D로 구성된 도 12는, 전체 구조 위에 도핑되지 않은 폴리실리콘을 성막하는 공정의 단계 12를 수행한 후의 구조의 상태를 나타내는 도면이다.
도 13A, 13B, 13C 및 13D로 구성된 도 13은, 잉여의(excess) 폴리실리콘을 폴리싱으로 제거(polish off)하고 별도의(separate) 소스, 드레인 및 게이트 컨택트를 형성하는 공정의 단계 13을 수행한 후의 구조의 상태를 나타내는 도면이다.
도 14A, 14B, 14C 및 14D로 구성된 도 14는, 포토레지스트를 스핀 온(spin on)으로 형성하고 이를 마스크 및 현상하여 게이트 컨택트 폴리실리콘을 노출시키는 공정의 단계 14를 수행한 후의 구조의 상태를 나타내는 도면이다.
도 15A, 15B, 15C 및 15D로 구성된 도 15는, 소스 및 드레인 폴리실리콘 컨택트 N+를 도핑하여 소스 및 드레인 영역을 형성하는 공정의 단계 15를 수행한 후의 구조의 상태를 나타내는 도면이다.
도 16A, 16B, 16C 및 16D로 구성된 도 16은, 소자를 완성하는 공정의 단계 16을 수행한 후의 구조의 상태를 나타내는 도면이다.
도 1은 도 2의 단면 라인 A-A'를 따라 절취하여 게이트 폴리실리콘(20) 및 그 아래의 N-채널 소자의 게이트 영역(28), 채널 영역(18), P-웰(16) 및 기판(10)을 나타내고 있는, 본 발명의 교시에 따라 구성된 JFET의 횡단면도이다. 기판(10)은 사파이어 등의 절연 재료인 것이 바람직하지만, P-도핑 실리콘도 이용 가능하다. 일부 실시예에서, 기판(10)으로는 <100> N-도핑 실리콘이 가능하다. 이 후, 기판(10)은 그 재료에 상관없이 주로 기판으로만 지칭될 것이다. 웰(16), 채널 영역(18) 및 게이트 영역(28)이 각각 반도체이도록 하는 것만이 필요하다. 기판을 절연체로 구성하는 것은, 웰-기판 계면에서의 PN 접합이 제거되고, 이에 의해 그와 관련된 기생 커패시턴스가 제거되고 또한 소자를 더 고속화할 수 있기 때문에, 실제로 바람직하다.
기판이 후속 설명 내용에서 반도체로서 지칭될 수도 있지만, 당업자는 이것 을 웰 아래의 기판으로서 절연 재료를 포함하는 것으로 이해하여야 한다. 또한, N-채널 소자가 도시되어 있지만, 본 발명의 교시는 또한 P-채널 소자에도 적용 가능하며, 본 발명의 교시는 증가-모드 및 공핍-모드 소자 모두에 동등하게 적용 가능하다.
N-도핑 기판(10)은 소자가 형성될 반도체 재료를 제공한다. 활성 영역(12)(도 2를 참조)은 활성 영역을 둘러싸는 전계 산화물(14)의 영역에 의해 이 기판에 형성된다. 이것은 전형적으로 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI)이다. 이 기판에 P-도핑 웰(16)(도 1)이 형성된다. 통상적으로 종래의 JFET에서, 이 웰은 P-웰이 요구되는 어떠한 전압으로도 바이어스될 수 있도록 표면 컨택트를 가질 것이다. 본 발명에 의하면, 이 표면 컨택트가 필요없게 된다. 전계 산화물 개념의 노칭(notching)이 더욱 명확히 이해될 수 있도록, 도 2의 간략한 설명 후에 도 1의 추가의 설명이 이루어질 것이다.
도 2는 전계 산화물(14)에 의해 둘러싸인 활성 영역 경계(12)를 나타내고 또한 게이트, 소스 및 드레인 폴리실리콘 영역이 어떻게 활성 영역을 가로질러 연장하는지를 나타내는 활성 영역의 평면도이다. 폴리실리콘 영역(20)은 게이트 컨택트를 나타낸다. 이 게이트 폴리실리콘을 관통하는 단면 라인 A-A'은 도 1에 도시된 구조를 형성하는 단면 라인이다. 게이트 폴리실리콘(20)은 또한 회로 내의 다른 단자에 게이트 컨택트를 접속시키기 위한 상호접속으로서도 사용되므로 활성 영역 경계를 지나 연장한다. 그러한 사실이 문제점의 일부가 된다. 게이트 폴리실리콘이 활성 영역의 경계를 지나 연장하기 때문에, 폴리실리콘으로 채워질 개구부 를 에칭하여 게이트 컨택트 및 상호접속을 형성하기 위해서는, 기판의 표면에 성막되는 이산화규소막을 관통하여 아래로 에칭하는 것이 요구된다. 문제는, 에천트(etchant)가 활성 영역 외측의 기판의 표면에 도달할 때, 더 많은 이산화규소를 만나게 되고, 자동적으로 멈추지 못한다는 것이다. 이러한 문제점은 이산화규소막을 성막하기 전에 먼저 기판 위를 모두 실리콘 질화물층으로 성막함으로써 본 발명의 양수인에 귀속되는 다른 방법으로 처리된다. 실리콘 질화물은 에치 스톱으로서 작용한다. 실리콘 질화물막의 사용이 없다면, 본 발명을 이용하지 않는 JFET 구조에서의 과에칭은 기판의 표면에서 정지하도록 에칭 시간을 맞춤으로써 방지된다. 에칭 속도는 정확하게 예측할 수 있는 것이 아니고 또한 에칭되는 막이 극히 박막이기 때문에, 과에칭은 회피하기가 곤란하다. 본 발명은 이러한 문제점을 제거한다.
소스 폴리실리콘 컨택트(22) 및 드레인 폴리실리콘 컨택트(24) 또한 활성 영역의 경계를 지나 연장한다. 소스-채널 접합 및 드레인-채널 접합의 단락을 방지하기 위해, 기판의 유형에 따라 다양한 예방조치(precaution)가 취해진다. 절연체 기판의 경우, 소스 및 드레인 영역이 도 10A 및 도 10B에 도시된 바와 같이 활성 영역의 표면에서부터 절연 기판까지 모든 방향으로 연장하도록 하기에 충분한 에너지로 N+ 소스 및 드레인 임플란트가 수행된다. 반도체 N- 기판의 경우에, 소스 및 드레인 임플란트는 (소스 접합과 드레인 접합 양자에 대한) N+/P- 소스-채널 접합이 P+ 백게이트 아래에 있지만 P-/N- 웰-기판 접합 위에 있도록 충분한 에너지로 실행되며, 따라서 도 10A에서의 S/S N+ 폴리층(46, 50) 아래에 N+/P-/N- 층들이 있 게 될 것이다. 그러므로, N+/P- 소스 또는 드레인 채널 접합은, "랩 어라운드(wrap around)" 게이트 영역에 의해 내부 단락이 형성될 때에 단락되지 않도록 충분히 깊게 될 것이다.
다시 도 1을 참조하면, 게이트 컨택트 및 상호접속을 위한 개구부가 형성될 때, 질화물 에치 스톱층이 사용되지 않으며, 채널-웰 PN 접합(26)을 노출시키거나 또는 적어도 채널-웰 PN 접합(26)과 똑같게 되도록 충분히 멀리 전계 산화물 아래로 에칭이 진행하도록 허용된다. 이 점은, 이와 같이 이루어지지 않으면, 채널-웰 PN 접합(26)과 게이트 영역을 단락시키는 본 발명의 목적이 달성될 수 없기 때문에 중요하다. 이를 달성하기 위해, PN 접합(26) 아래까지 또는 PN 접합(26)을 지나 전계 산화물을 에칭하는 것이 달성된 후, 게이트 컨택트 및 게이트 상호접속을 형성하는 P+ 도핑 폴리실리콘(20)이 이것을 위해 에칭된 개구부에 성막된다. 그 후, P+ 폴리실리콘으로부터의 불순물을 P+ 폴리실리콘(20)이 접촉하고 있는 모든 표면에서 N- 도핑 채널(18) 내로 이동하도록 확산 단계가 수행된다. 이 확산 단계는 P-웰(16)까지 모든 방향으로 채널 영역(18)의 노출 표면을 따라 게이트 영역을 형성하여, PN 접합(26)을 단락시킨다. 이에 의해 P-웰(16)이 항상 게이트 영역(28)과 동일한 바이어스를 갖게 될 것이다. 이로써, P-웰(16)에 대한 별도의 표면 컨택트에 대한 필요성이 제거되며, 이 P-웰 컨택트를 위한 표면 개구부 주위의 디지인 룰 공차에 의해 점유되는 칩 면적 및 표면 컨택트의 크기가 절감된다. 이에 의해, 그 결과의 JFET의 단자의 수가 4개에서 3개로 감소된다.
도 3은 본 발명의 교시를 이용하지 않은 종래 기술의 JFET의 기호가 병기된 개략도이다. 본 도면은 게이트 및 웰이 통상적인 증가-모드 소자에서 어떻게 바이어스되어 소스로부터 채널을 통해 드레인으로 전류 흐름을 발생시키는지를 보여준다. 채널 영역(18)은 전류 I가 흐르는 영역이다. 증가-모드 소자에서, 이 전류는 게이트 영역(20)이 소스(22)에 비해 약 0.5 볼트 또는 그 미만만큼의 양의 전압으로 바이어스될 때에 흐른다. P-웰(16)은 소스에 비하여 양의 전압으로 접지 또는 구동된다. 게이트 및 웰의 이러한 전압 조건은 증가-모드 소자에서 접합(26, 34) 주위의 공핍 영역이 축소되도록 함으로써 소자가 핀치오프에서 벗어나 소스(22)와 드레인(24) 사이의 도전성 채널(conductive channel)을 개방시키고, 이를 통해 전류 I가 흐르게 된다. 이것이 증가-모드 JFET의 경우에는 온 상태이다. 이 증가-모드 소자에서 게이트(20) 및 P-웰이 접지될 때, 채널(18)은 핀치오프된다. 즉, 접합(26, 34)의 공핍 영역의 에지(30, 32)가 닿게 되어 접합(26, 34) 사이에 하나의 연속적인 공핍 영역을 형성한다. 이것이 증가-모드 JFET에 대해서는 오프 상태이다. 도 4는 게이트 및 웰 영역의 전압 상태에 대한 본 발명의 구조의 이용에 따른 효과를 개략적으로 예시한다. 게이트 영역(20)은 채널-웰 영역(26)을 단락시키는 게이트 영역에 의해 항상 웰 영역에 인가된 것과 동일한 바이어스 전압이 인가될 것이다. 이러한 단락은 배선 "38"로 나타내어져 있다.
도 5는 본 발명의 3단자 증가-모드 JFET 소자에서의 다양한 소스-드레인 전류 흐름 동작 조건 및 이 조건을 발생시키는 프론트 게이트 바이어스를 예시하는 도표이다. 케이스 1의 경우, PN 접합(34)으로 나타내진 프론트 게이트는 제로(0) 바이어스가 인가되고, PN 접합(26)으로 나타내진 백게이트 또한 제로 바이어스가 인가된다. 이 상태에서, 소자가 증가-모드 JFET이기 때문에, 핀치오프 상태가 존재하며, 거의 제로이거나 또는 제로의 소스-드레인 전류 흐름 i가 존재한다.
케이스 2는 프론트 게이트에 +0.5 볼트가 인가되고, 백게이트가 접지되는 도 3에 도시된 종래 기술의 경우를 나타낸다. 이 경우에, 소스-드레인 전류 흐름은 i이다.
케이스 3은 프론트 게이트에 +0.5 볼트가 인가되고, 백게이트에 +0.5의 동일한 바이어스가 자동으로 인가되는 본 발명의 교시에 따른 경우이다. 이 경우는 도 4에 나타내어져 있다. 이 경우는 2i의 소스-드레인 전류 흐름을 발생시킨다. 케이스 3에서 전류 흐름이 2i인 이유는 프론트 게이트 및 백게이트 모두가 순방향으로 바이어스되기 때문이다. 이에 의해, 공핍 영역이 접합(26, 34) 모두의 주위에서 상당히 축소되거나 사라지게 된다. 이것은 전류를 흐르게 할 수 있는 채널의 체적을 2배로 하고, 또한 그에 비례하여 저항을 감소시키는 효과가 있다. 이것은 전류 흐름을 백게이트가 접지될 때의 종래 기술의 레벨의 2배로 증가시킨다. 물론, 2i의 전류 흐름은, 백게이트 접합을 순방향으로 바이어스하도록 백게이트의 표면 컨택트를 이용함으로써 종래 기술의 구조에서도 달성될 수 있다.
바람직한 에피택셜 온 인슐레이터(Epi on Insulator)
실시예
구조 및 공정
부록 A는 바람직한 실시예를 구성하기 위한 공정 단계, 및 그 단계의 결과가 예시되어 있는 도면 번호 및 단계 번호를 제공하는 표이다.
도 6A, 6B, 6C 및 6D로 구성된 도 6은, 부록 A의 공정 단계 1 내지 4의 결과를 도시하는 도면이다. 도 6D는 활성 영역의 평면도이다. 도 6A는 도 6D의 단면 라인 AA'를 따라 절취한 단면도이고, 도 6B는 도 6d의 단면 라인 BB'를 따라 절취한 단면도이며, 도 6C는 도 6D의 단면 라인 CC'를 따라 절취한 단면도이다. 도 6A, 6B, 6C 및 6D로 구성된 도 6은, 1) 절연 기판(10) 상에 실리콘(또는 다른 반도체)의 P- 에피택셜층을 성장시키고; 당업자에 의해 STI, 바람직하게는 쉘로우 트렌치 아이솔레이션으로 지칭되는 활성 영역 주위의 쉘로우 트렌치에 전계 산화물(14)의 형성에 의해 활성 영역(12)(통상적으로 40∼20㎚)을 규정하고; 채널 영역(18)을 형성하기 위해 N-채널 임플란트를 구성한 후의 본 발명의 바람직한 실시예의 구성 상태를 도시하고 있다. N-채널 임플란트는 대략 40㎚의 결과적인 채널-웰 PN 접합(22)에 대한 깊이를 달성하도록 설정된 에너지 레벨을 갖는다. N-채널 임플란트는 입방 센티미터당 대략 1018개의 도펀트 원자의 농도를 달성하도록 행해진다. 임플란트 에너지는 약 40 내지 50 nm에서 채널-기판 접합(86)을 구축(establish)하도록 설정된다. 핀치 오프를 달성하고 또한 동작(증가-모드 동작)을 정상적으로 오프하도록 추후에 형성될 게이트 영역의 깊이 및 도핑 농도와 연동할 수 있다면 다른 깊이 및 도핑 농도가 선택될 수도 있지만, 채널 및 게이트 영역 도핑 레벨과 게이트-채널 및 채널-웰 접합 깊이를 적합하게 조절함으로써 공핍-모드 소자가 형성될 수도 있다. 전형적인 채널 임플란트는 정상 오프 N-채널 JFET에 대한 최적의 도핑 프로파일을 달성하기 위해 37 KEV에서 4E11의 다른 임플란트가 후속되는 15 KEV에서의 1E13 도즈량(dosage)이다.
에피택셜층(16)은 N-채널 JFET의 P-웰이 될 것이며, N-임플란트 영역은 N-채 널 JFET의 채널(18)을 형성할 것이다.
절연 기판 상에 에피택셜 실리콘을 성장시키기 위한 공정은 널리 공지되어 있다.
쉘로우 트렌치 아이솔레이션은 활성 영역 주위의 에피택셜 실리콘 내에 트렌치를 에칭하여 CVD 이산화규소(전계 산화물)로 채우는 것과, 그 결과의 구조를 평탄화하기 위해 폴리싱하는 것을 포함한다. 이에 의해, 작은 활성 영역은, 전계 산화물이 그 주위의 트렌치에 성막되는 것과 반대로 활성 영역 주위에 성장될 때에 형성된 "새의 부리(bird's beak)"로 지칭되는 산화물에 의해 활성 영역 내로의 잠식의 양의 불확실성 없이 더욱 정밀하게 규정된다.
도 7A, 7B, 7C 및 7D로 구성된 도 7은, CVD 산화물 및 질화물층을 성막하고 이들을 다시 폴리싱하는 공정의 단계 5를 수행한 후의 구조의 상태를 나타내는 도면으로, 도 7A, 도 7B 및 도 7C는 각각 도 7D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 공정의 단계 5는 대략 500 내지 1000 Å의 CVD 이산화규소(이후 산화물로 지칭)가 바람직한 절연 재료층(42)의 형성을 수반한다. 산화물층(42)을 성막한 후, CVD 산화물층의 상면에 질화물층(44)이 형성된다. 질화물층(44)은 대략 50 Å의 두께가 된다.
도 8A, 8B, 8C 및 8D로 구성된 도 8은, 게이트, 소스 및 드레인 컨택트의 윈도우를 개방시키는 공정의 단계 6을 수행한 후의 구조의 상태를 나타내는 도면으로, 도 8A, 도 8B 및 도 8C는 각각 도 8D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 소스 개구부(46), 게이트 개구부(48) 및 드레인 개구부(50)가 형성될 곳을 규정하는 마스크를 이용하여 포토레지스트가 스핀 온되어 현상된다. 그리고나서, 소스, 드레인 및 게이트 개구부를 활성 영역까지 아래로 형성하기 위해 질화물층(44) 및 CVD 산화물층(42)이 플라즈마 에칭된다. 이들 개구부는, 폴리실리콘을 성막하고 또한 소스 및 드레인 개구부 내의 폴리실리콘을 N+ 도전율 향상 불순물로 이온 임플란트하고, 게이트 개구부 내의 폴리실리콘을 P+ 도전율 향상 불순물로 임플란트함으로써 소스, 게이트 및 드레인 컨택트가 형성될 곳을 규정한다.
소스, 게이트 및 드레인 개구부는, 소스-채널 또는 드레인-채널 접합을 단락시키는 것이 바람직하지 않기 때문에, 에칭 공정이 활성 영역 외측의 전계 산화물에 도달할 때에는 중지되어야 한다. 도 8D에서는, 소스, 게이트 및 드레인 개구부(46, 48, 50)가 전계 산화물(14) 위에 덮여지도록 활성 영역의 주변을 지나 연장한다는 것에 유의하기 바란다. 소스, 게이트 및 드레인 개구부를 에칭하기 위해 이용된 플라즈마 에칭 공정이 CVD 산화물을 관통하는 에칭이므로, 전계 이산화물 내로 하향 에칭을 지속할 위험이 있다. 전계 산화물을 충분히 멀리까지 에칭하면, 소스-채널 또는 드레인-채널 접합을 노출시켜 원하지 않은 단락을 야기하기에 충분한 깊이로 활성 영역의 측벽부를 노출시킬 수 있다. 본 발명은 유일하게 게이트 영역 아래의 채널-웰 접합을 단락시키는 것을 교시한다. 따라서, 소스, 게이트 및 드레인 개구부(46, 48, 50)를 각각 형성하기 위한 플라즈마 에칭은, 전계 산화물에 도달할 때에는 중지되어야 한다. 이를 위해, 실리콘 원자가 에칭 공정에 의해 생성된 플라즈마 내에 존재하는 때를 감지하기 위해 플라즈마 에칭기의 성능이 이용 된다. 실리콘 원자는 에칭 공정이 CVD 산화물을 관통하는 에칭을 완료하여 활성 영역의 실리콘과 접촉하게 될 때에 에칭에 의해 생성된 플라즈마 혼합물(plasma mix)에 존재한다. 에칭 공정을 중지시키는 이 공정이 즉각적으로 이루어지는 것이 아니므로, 일부에서는 과에칭이 발생할 수 있다. 이 과에칭이 소스-채널 또는 드레인-채널 PN 접합을 단락시키는 것을 방지하기 위해, 소스-채널 또는 드레인-채널 PN 접합이 종래 기술의 JFET에서의 일반적인 깊이보다 더 깊게 이루어진다.
도 9A, 9B, 9C 및 9D로 구성된 도 9는, 매립 게이트를 형성하도록 마스크 및 임플란트를 행하는 공정의 단계 7을 수행한 후의 구조의 상태를 나타내는 도면으로, 도 9A, 도 9B 및 도 9C는 각각 도 9D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 게이트 개구부(48) 위의 영역을 제외한 기판의 모든 영역을 P+ 임플란트로부터 보호하기 위해 포토레지스트층(56)이 스핀 온되어 현상된다. 그 후, 채널(18) 바로 아래에 매립 게이트(54)를 형성하기에 충분한 에너지 레벨 및 농도 레벨로 P+ 도전율 향상 불순물 임플란트가 수행된다. 매립 게이트(54)는 증가-모드 소자에서의 제로 바이어스 핀치오프의 더욱 우수한 제어를 달성하기 위해 선호되지만, 일부 실시예에서는 생략될 수 있다. 이 P+ 매립 게이트 임플란트는 채널 임플란트의 전 또는 후에 수행될 수 있으며, 통상적으로 채널-웰 영역(26) 아래에 대부분의 P-형 불순물을 성막시키기 위해 약 50 KEV 내지 200 KEV의 에너지 레벨로 하나 이상의 임플란트에서 주입된 붕소 또는 BF2이다.
도 10A, 10B, 10C 및 10D로 구성된 도 10은, N+ 소스 영역 및 드레인 영역을 형성하도록 마스크 및 임플란트를 행하는 공정의 단계 9 및 10을 수행한 후의 구조 의 상태를 나타내는 도면이다. 도 10A, 도 10B 및 도 10C는 각각 도 10D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 소스 및 드레인 홀(hole)들(46, 50)을 N+ 도전율 향상 임플란트까지 노출시키기 위해 포토레지스트층이 스핀 온 및 마스크되어 현상된다. 도즈량(Dosage)은 N+ 도전성을 나타내도록 설정된다. 소스 및 드레인 영역(62, 64)이 각각 웰(16)을 통과하여 절연체(10)까지 모든 방향으로 연장하도록 에너지가 설정되는 것이 바람직하다. 이러한 임플란테이션은, 채널-웰 접합이 의도적으로 단락되거나 또는 소스 및 드레인 영역에 대해서는 절연체까지 모든 방향으로 연장할 때에 단락되는 것을 방지하기에 적어도 충분한 깊이를 갖는 소스-채널 및 드레인-채널 접합을 구축하기에 충분한 에너지 레벨로 행해져야 한다. 이것이 소스 및 드레인 영역에서의 전계 산화물의 어떠한 우발적인 과에칭이 소스-채널 또는 드레인-채널 접합을 단락시키는 결과를 초래하지 않도록 하기 위한 예방조치이다. 소스 및 드레인 영역은, 절연체까지 모든 방향으로 연장할 필요가 없지만, 그 영역들은, 소스 및 드레인 폴리실리콘 컨택트가 N+ 도전성으로 임플란트되고 어닐링이 N-형 불순물의 일부를 채널 영역 내로 이동시킬 때에, 전계 산화물 내로의 CVD 이산화규소층(42)의 과에칭이 소스-채널 또는 드레인-채널 접합을 단락시킬 기회가 없도록 충분한 깊이로 이루어져야 한다. 불순물을 활성화시키고 그리고나서 소스 및 드레인 영역 내의 반도체 격자 내로 진입되도록 하기 위해 상이한 에너지 레벨에서의 복수의 임플란트 및 짧은(0.5초 내지 1초) 어닐링 단계가 이용된다. 통상적으로, 소스 및 드레인 임플란트는 1E15의 총 도즈량으로 20 KEV 내지 100 KEV에서 복수의 임플란트를 이용하여 비소(As)로 행해진다. 어닐링 시간은 1000 ℃에서 통상 5초이다.
도 11A, 11B, 11C 및 11D로 구성된 도 11은, 활성 영역 단결정 실리콘의 측벽부를 노출시키도록 전계 산화물을 선택적으로 에칭하는 공정의 단계 11을 수행한 후의 구조의 상태를 나타내는 도면이다. 도 11A, 도 11B 및 도 11C는 각각 도 11D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 도 11의 상태에 도달하기 위해, 기판 상의 잔여 포토레지스트가 벗겨내진다. 그 후, 소스, 게이트 및 드레인 컨택트 개구부를 통해 활성 영역 외측의 이산화규소 전계 산화물을 에칭하여 에피택셜 성장 단결정 실리콘의 활성 영역의 측벽부를 노출시키기 위해 알려진 높은 선택성의 플라즈마 에칭 공정(highly selective plasma etching process)이 이용된다. 이 에칭의 깊이는 통상적으로 약 50 ㎚이며, 채널 P-웰 접합을 노출시키기에 충분해야만 한다. 도 11B에 도시된 예에서, 에칭은 채널-웰 접합(26)뿐만 아니라 P+ 매립 게이트와 P-웰(16) 사이의 접합(27)을 노출시키기에 충분한 깊이로 이루어진다. 그러나, 에칭은 채널 영역의 측벽부들(또는 적어도 하나의 측벽부)을 적어도 매립 게이트(54)까지 노출시키기에 충분한 깊이로 되도록만 요구된다. 선택적 에칭 공정 방법은 "Selective/Etch Rate Trade off in Deep and High A/R Oxide Etching"(Solid State technology, 2005년 2월)이라는 명칭의 논문으로 A.A. Chambers에 의해 공개되어 있으며, 이 논문은 발명의 일부로서 본 명세서에 원용되어 있다. 선택적 에칭은 활성 영역의 양측면에 트렌치(66)를 남기지만, 채널 영역의 하나의 측벽부만을 매립 게이트 또는 채널 영역과 웰 영역 사이의 PN 접합까지 노출시키는 선택적 에칭은 게이트 영역과 웰 영역 사이의 내부 접속을 발생시켜 백게이트에 대한 표면 컨택트를 제거하기에 충분할 것이다.
도 12A, 12B, 12C 및 12D로 구성된 도 12는, 전체 구조 위에 도핑되지 않은 폴리실리콘을 성막하는 공정의 단계 12를 수행한 후의 구조의 상태를 나타내는 도면이다. 도 12A, 도 12B 및 도 12C는 각각 도 12D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 이전의 단계에서 활성 영역 주위에 에칭된 트렌치는 화학적 증기 성막(CVD) 또는 폴리실리콘을 성막시키기에 적합한 임의의 다른 공정에 의해 비도핑된 폴리실리콘으로 채워진다. 폴리실리콘은 활성 영역 주위의 트렌치를 채우고 또한 컨택트 홀을 채워 질화물층(44) 위로 솟아오르는 두께로 성막되면 된다. 통상, 약 2000 Å 두께로 충분할 것이다.
도 13A, 13B, 13C 및 13D로 구성된 도 13은, 잉여의 폴리실리콘을 폴리싱으로 제거하고 별도의 소스, 드레인 및 게이트 컨택트를 형성하는 공정의 단계 13을 수행한 후의 구조의 상태를 나타내는 도면이다. 도 13A, 도 13B 및 도 13C는 각각 도 13D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 잉여의 폴리실리콘을 폴리싱으로 제거하기 위해 화학적 기계적 폴리싱 공정이 이용된다. 폴리싱은 실리콘 질화물 폴리싱 정지층(stop layer)(44)에서 정지된다. 잉여의 폴리실리콘의 제거는 별도의 소스, 게이트 및 드레인 컨택트(70, 72, 74)를 각각 생성한다. 대안적인 실시예는, 폴리실리콘이 CVD 성막 동안 스스로 평탄(level)하게 될 것이므로 표면이 상당히 평탄하게 되도록 예컨대 4000 Å의 충분히 두꺼운 폴리실리콘을 성막시키는 것을 포함한다. 폴리실리콘 성막 후, 잉여의 폴리실리콘을 질화물층(44)까지 제거하여 별도의 소스, 드레인 및 게이트 컨택트를 규정하기 위해 플라즈마 에치 백이 사용된다. 도 14A, 14B, 14C 및 14D로 구성된 도 14는, 포토레지스트를 스핀 온(spin on)하고 이를 마스크 및 현상하여 게이트 컨택트 폴리실리콘을 노출시키는 공정의 단계 14를 수행한 후의 구조의 상태를 나타내는 도면이다. 도 14A, 도 14B 및 도 14C는 각각 도 14D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 포토레지스트층(76)은 게이트 폴리실리콘 컨택트(72)와, 활성 영역(12), 채널 영역(18) 및 매립 게이트(54)를 둘러싸는 도 14B의 폴리실리콘(68)을 노출시키도록 마스크되어 현상된다. 노출된 폴리실리콘은 그 후 P-형 도전성-향상 불순물이 임플란트된다. 게이트 폴리실리콘, 구체적으로 활성 영역의 어느 한 측면의 트렌치에서 도 14B에 도면 부호 "80" 및 "82"로 나타낸 영역 내의 폴리실리콘 전반에 걸쳐, 불순물의 양호한 분포를 보장하기 위해 복수의 임플란트를 상이한 에너지 레벨로 이용하는 것이 바람직하다. 통상의 임플란트 에너지 및 도즈량은 20 KEV 및 40 KEV에서 복수 임플란트로 주입된 BF2 이온으로, 5E15의 총 도즈량을 갖는다. 통상, 20 KEV 및 40 KEV에서 BF2는 5E15의 총 도즈량을 갖는다. 도즈량은 게이트 컨택트 폴리실리콘을 P+ 도핑 상태로 잔류시키도록 설정된다. 이것은 활성 영역의 노출된 채널 영역의 상단 및 측벽 위의 게이트 영역의 생성을 위한 스테이지를 생성한다. 아래의 단계 16에서 형성될 게이트 영역은 노출된 채널 영역 및 매립 게이트의 측벽들 아래로 연장시켜, 게이트 영역을 웰에 대해 단락시키고 백게이트에 대한 필요성을 제거할 것이다.
도 15A, 15B, 15C 및 15D로 구성된 도 15는, 소스 및 드레인 폴리실리콘 컨 택트 N+를 도핑하여 소스 및 드레인 영역을 형성하는 공정의 단계 15를 수행한 이후의 구조의 상태를 나타내는 도면이다. 도 15A, 도 15B 및 도 15C는 각각 도 15D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 먼저, 이전의 포토레지스트를 벗겨낸다. 그리고나서, 소스 및 드레인 폴리실리콘 컨택트(70, 74)를 각각 노출시키기 위해 새로운 포토레지스트가 스핀 온, 마스크 및 현상된다. 그 후, 소스 및 드레인 폴리실리콘 컨택트를 N+로 도핑하기 위한 농도 레벨로 N-형 도전성-향상 불순물이 이온 임플란트된다. 이온 임플란테이션은 소스 및 드레인 컨택트 폴리실리콘 전반에 걸쳐 불순물의 양호한 분포를 보장하기 위해 복수의 임플란트 및 상이한 에너지 레벨로 행해질 수 있다. 그 결과, N+ 도핑된 폴리실리콘 소스 컨택트(70) 및 N+ 도핑된 폴리실리콘 드레인 컨택트(72)가 형성된다.
도 16A, 16B, 16C 및 16D로 구성된 도 16는, N+ 및 P+ 도핑된 폴리실리콘을 어닐링하고 또한 채널-웰 접합을 단락시키는 게이트 영역 및 쉘로우 게이트 접합을 형성하는 공정의 단계 15를 수행한 후의 구조의 상태를 나타내는 도면이다. 도 16A, 도 16B 및 도 16C는 각각 도 16D의 평면도에서의 단면 라인 AA', BB' 및 CC'를 따라 절취한 구조의 단면도이다. 단계 14에서 게이트 컨택트 폴리실리콘 컨택트(72) P+를 임플란트하고 또한 소스 및 드레인 컨택트 폴리실리콘 컨택트(70, 74)에 각각 N+ 불순물을 임플란트한 후, 불순물이 활성화되고 소스 및 드레인에 대한 오믹 컨택트(ohmic contacts)와 쉘로우 게이트 접합 및 게이트 영역을 형성하기 위해 이들 불순물이 어닐링되어야 한다.
게이트 영역 및 쉘로우 게이트 접합을 형성하기 위해, 이 구조는 임플란트된 불순물을 활성화하기 위해 900 ℃에서 1초 이하(one second or less) 동안 어닐링된다. 이 어닐링 단계에 의해, 게이트 컨택트(72) 내의 P-형 불순물이 도 16B 및 도 1에서 도면 부호 "28"로 나타낸 바와 같이, 상단 위의 활성 영역 채널 및 노출된 측벽 내로 확산하게 된다. 이러한 P+ 게이트 영역은 P+ 매립 게이트(54)와 접촉하게 되고, 이에 의해 채널-웰 접합(26)(도 1)을 단락시키며, 이로써 게이트 전압이 인가될 때에 "하단(bottom)" 및 "상단(top)" 게이트(도 1에서의 PN 접합(34)이 "상단" 게이트이고, 도 1에서의 PN 접합(36)이 하단 게이트임) 둘 다 채널 트랜스컨덕턴스를 변화시키도록 3단자 소자를 형성한다. 상단 및 하단 게이트는 이들 PN 접합(34, 26)의 각각을 둘러싸는 공핍 영역 내에 얼마나 많은 채널 영역이 있는지를 제어함으로써 소스 및 드레인 단자 간의 전류 흐름이 존재하는지를 제어한다. 각각의 PN 접합(34, 26)이 그 접합을 순방향 바이어스되는 쪽으로 이동시키는 이러한 방식으로 인가된 양의 전압을 가질 때, 각각의 접합 주위의 공핍 영역의 경계가 접합을 향해 이동하며, 이에 의해 더 많은 채널(18)이 도전성(conduction)에 있어 자유롭게 된다. 상단 게이트가 접합(34)을 순방향 바이어스 상태로 이동시키는 인가된 게이트 전압을 가질 때, 하단 게이트(26) 또한 순방향 바이어스 상태로 이동된다. 상단 및 전부 게이트 양자의 주위의 수축(shrinking) 공핍 영역은 전류 전도를 위한 채널 횡단면 면적의 대략 2배로 됨으로써, 트랜스컨덕턴스가 대략 2배가 된다.
게이트 영역에 의한 채널-웰 PN 접합(26)의 단락은 또한 웰(16)에 대한 표면 컨택트를 불필요하게 한다. 이로써, 웰(16)에 대한 표면 컨택트에 의해 점유되는 상당한 표면적이 절감된다.
또한, 어닐링 단계에 의해, 소스 및 드레인 컨택트로부터의 N-형 도전율 향상 불순물이 그 아래의 활성 영역 소스 및 드레인 영역 내로 확산하되도록 하여, 전형적으로는 영역 "84"인 오믹 컨택트를 형성한다. 도 16은 또한 JFET 소자의 소스, 게이트 및 드레인 컨택트를 회로 내의 다른 노드에 접속시키는 N+ 및 P+ 폴리실리콘 라인의 각각의 상단에 실리사이드(86)를 형성한 후의 구조의 상태를 나타낸다. 각각의 JFET의 소스, 게이트 및 드레인을 회로 내의 다른 노드에 접속시키는 공정에서, 간혹 P+ 폴리실리콘 라인이 N+ 폴리실리콘 라인에 연결되는 경우가 발생한다. 이에 의해, 다이오드 성질 및 접합 커패시턴스를 갖는 바람직하지 않은 기생 소자가 형성되어, 소자의 속도를 저하시킬 수 있다. 기생 다이오드 및 그에 관련된 기생 커패시턴스가 형성되는 것을 방지하기 위해, 각각의 폴리실리콘 라인의 상단에 실리사이드가 형성된다. 실리사이드는, 티타늄의 층을 성막시키고, 이 층을 약 700 ℃에서 그 아래의 폴리실리콘과 반응하도록 하여 실리사이드를 형성하기에 충분한 긴 시간 동안 가열하고, 그 후 잔여 티타늄을 디핑 공정(dipping)으로 제거하는 종래의 방식으로 형성된다.
최종 단계들은, 1) SiO2 또는 다른 적합한 유전체의 두꺼운 층을 전체 구조 위에 성막시키고, 2) 폴리실리콘 라인에 대한 컨택트 개구부를 형성하며, 3) 전체 웨이퍼 상에 금속층을 성막시키고, 4) 회로의 상호접속을 규정하기 위해 금속층을 에칭하는 단계이다. 이로써 소자가 완성된다.
본 발명은 본 명세서에 개시된 바람직한 실시예 및 대체 실시예에 의해 설명되었지만, 본 기술분야의 당업자는 본 발명의 사상 및 범위에서 일탈하지 않는 본원에 개시된 교시들에 대한 대체 실시예 및 다른 실시예도 가능함을 이해할 것이다. 이러한 대체 실시예 및 다른 실시예 모두 본 명세서에 첨부된 청구범위의 범위 내에 포함되는 것으로 간주된다.
부록 A
| 도면 | 단계 | 공정 단계 |
| 6 | 1 | 절연 기판으로 시작됨 |
| 6 | 2 | 1E15 농도 또는 10 내지 20 옴-cm 저항률을 달성하기 위한 레벨로 P- 도핑된 에피택셜 실리콘 온 인슐레이터를 성장시킴. 이것은 P- 웰(16)이 될 것임. |
| 6 | 3 | 전계 산화물에 의해 둘러싸인 고립된 아일랜드 활성 영역(12)을 규정함. 활성 영역을 규정하는 바람직한 방법은 쉘로우 트렌치 아이솔레이션이다. 청구범위에서, 활성 영역의 상단은 절연 기판으로부터 가장 먼 웨이퍼의 표면이거나, 또는 반도체 기판 상에 구성된 소자의 경우에는 채널-웰 접합의 게이트 영역측 상의 웨이퍼 표면이 될 것이다. |
| 6 | 4 | 대략 40 내지 50 ㎚의 채널-웰 PN 접합 깊이를 갖는 채널 영역을 형성하기 위해 에피택셜 실리콘 내에 N-채널 임플란트를 행함. 15 KEV 1E13 이후에 37 KEV 4E11이 후속되는 복수의 임플란트가 바람직함 |
| 7 | 5 | 전체 기판 위에 500 내지 1000 Å의 CVD 이산화규소(CVD 산화물층)를 성막시키고, 대략 50 Å두께의 실리콘 질화물층(질화물층)을 형성함. 청구범위에서 언급된 바와 같은 이 층의 상단 표면은 활성 영역의 상단 표면 위의 표면이 된다. |
| 8 | 6 | 포토레지스트를 현상하기 위한 게이트, 소스 및 드레인 컨택트용의 마스크를 이용하여 CVD 산화물 및 질화물층 내의 창을 개방시키고, 그 후 활성 영역까지 소스, 게이트 및 드레인 개구부를 형성하기 위해 질화물 및 CVD 산화물층을 플라즈마 에칭함. 활성 영역의 표면에 닿은 후 가능한 빨리 에치를 정지함. 이 곳에 폴리실리콘이 성막되어, 소스, 게이트 및 드레인 컨택트를 형성하기 위해 이온 임플란트됨. |
| 9 | 7 | 이전의 포토레지스트를 제거하고, 새로운 포토레지스트를 스핀 온하고, P+ 매립 게이트 임플란트에 대한 영역을 규정하도록 마스크함. |
| 9 | 8 | 매립 게이트를 형성하기 위해 P+를 임플란트하고, 레지스트를 벗겨냄. 1 KEV 내지 200 KEV에서 붕소 또는 BF2가 이용됨(에너지는 대부분의 불순물이 채널-웰 PN 접합 아래에 있도록 설정됨). |
| 10 | 9 | 이전의 포토레지스트를 제거하고, 새로운 포토레지스트를 스핀 온하고, 소스 및 드레인 임플란트가 가능하게 되도록 소스 및 드레인 개구부를 노출시키기 위해 마스크 및 현상을 행함. |
| 10 | 10 | N+ 소스 및 드레인 영역을 형성하기 위해 N+ 도전율 향상 불순물을 임플란트함. 채널-웰 접합이 의도적으로 단락될 때에는 단락을 방지하고, 또는 소스 및 드레인 영역에 대해서는 절연체까지 모든 방향으로 연장하기에 충분한 정도로 깊게 소스-채널 및 드레인-채널 접합을 구축하기에 충분한 에너지 레벨을 이용함. |
| 11 | 11 | 잔여의 포로레지스트를 벗겨내고, 활성 영역의 측벽을 노출시키기 위해 소스, 게이트 및 드레인 홀을 통해 활성 영역 외측의 이산화규소 전계 산화물을 선택적으로 에칭함으로써 트렌치를 형성함. 단결정 실리콘을 에칭함이 없이 이산화규소를 에칭하기 위해 알려진 선택성이 강한 에칭 공정을 이용함. |
| 12 | 12 | 상기 트렌치 및 상기 소스, 게이트 및 드레인에 대한 컨택트 개구부를 채우도록 전체 구조 위에 폴리실리콘을 성막함. |
| 13 | 13 | 잉여의 폴리실리콘을 기판 상단 위의 이산화규소층(42)의 상단 위의 질화물 폴리싱 정지층(44)까지 폴리싱으로 제거하기 위해 화학적 기계적 폴리싱 공정을 이용함. |
| 14 | 14 | 포토레지스트를 스핀 온하고, P+ 게이트 영역을 생성하기 위해 P+ 도전율 향상 불순물이 임플란트되는 게이트 컨택트의 영역을 노출시키도록 마스크 및 현상을 행함. 게이트 컨택트와, 채널 측벽 및 매립 게이트 측벽을 둘러싸는 폴리실리콘을 도핑하기 위해 P+를 임플란트함. |
| 15 | 15 | 이전의 포토레지스트를 벗겨냄. 새로운 포토레지스트를 스핀 온하고, 소스 및 드레인 폴리실리콘 컨택트를 마스크 및 현상함. 소스 및 드레인 폴리실리콘 컨택트 내에의 N+ 도전율 향상 불순물의 이온 임플란테이션에 의해 소스 및 드레인 컨택트를 형성함. 소스 및 드레인 폴리실리콘을 N+ 도핑 상태로 잔류시키기 위한 도즈량으로 임플란트함. |
| 16 | 16 | 활성 영역의 상단 및 노출된 측벽 상의 P+ 게이트 영역 및 쉘로우 게이트 접합을 채널-웰 접합까지 모든 방향으로 형성하여 채널-웰 접합을 단락시키고 3단자 소자를 형성하기 위해, P+ 및 N+ 임플란트된 불순물을 900 ℃에서 대략 1초 이하 동안 어닐링함. P+ 폴리실리콘 게이트 컨택트로부터의 불순물을 채널 영역 내로 확산시킴으로써, 채널 영역에 약 10 ㎚의 깊이로 게이트-채널 접합이 형성됨. 소스 및 드레인 폴리실리콘으로부터의 N+ 불순물을 활성 영역의 N+ 소스 및 드레인 영역에 각각 확산시켜 오믹 컨택트를 형성함. 이에 의하여 트랜스컨덕턴스가 2배로 되고, 더 이상 필요치 않은 백게이트 표면 컨택트에 의해 점유되는 칩면적을 절감시킴. |
| 16 | 17 | 소스, 게이트 및 드레인 컨택트에 접속된 폴리 실리콘 라인들의 저항률을 감소시키기 위해 실리사이드를 형성함. 실리사이드는 P+ 폴리실리콘 라인이 N+ 폴리실리콘 라인에 연결될 때에 교차부에 형성되는 PN 접합 다이오드를 단락시킴. |
| 도시되지 않음 | 18 | 전체 구조 위에 SiO2 또는 다른 적합한 유전체로 이루어진 두꺼운 층을 성막시키고, 그 후 폴리실리콘 라인에 대한 컨택트 개구부를 형성함. 그리고나서, 전체 웨이퍼 위에 금속을 성막하고, 회로의 상호접속을 규정하기 위해 에칭함. 이로써 소자가 완성됨. |
Claims (20)
- 접합 전계 효과 트랜지스터로서,절연 재료에 의해 둘러싸인 단결정 반도체를 포함하는 활성 영역;제1 도전형(conductivity type)으로 도핑된, 상기 활성 영역 내의 웰 영역(well region);제2 도전형으로 도핑되고 또한 상기 웰 영역과 함께 PN 접합을 형성하도록 위치된, 상기 활성 영역 내의 채널 영역;상기 PN 접합을 노출시키도록 상기 활성 영역의 벽(wall)의 적어도 일부분을 노출시키도록 상기 절연 재료에 형성된 트렌치(trench);상기 트렌치를 채우고, 상기 제1 도전형의 도전율 향상 불순물(conductivity-enhancing impurity)로 고농도로 도핑된 게이트 컨택트 폴리실리콘; 및상기 채널 영역 내에 위치되고, 상기 제1 도전형 불순물로 도핑되는 게이트 영역 - 상기 게이트 영역은, 상기 PN 접합과의 전기 접촉을 이루기 위해 상기 활성 영역의 상기 벽의 노출된 부분을 따라 연장함 -을 포함하는 접합 전계 효과 트랜지스터.
- 제1항에 있어서,상기 활성 영역의 상기 단결정 반도체가 위에 형성되는 절연 기판을 더 포함 하는 접합 전계 효과 트랜지스터.
- 제1항에 있어서,상기 활성 영역은 단결정 반도체 기판에 형성되며, 상기 웰 영역은 상기 활성 영역의 상단 표면으로부터 대략 40 내지 50 ㎚의 채널-웰 PN 접합을 갖도록 형성되는 접합 전계 효과 트랜지스터.
- 제1항에 있어서,제2 도전형의 도전율 향상 불순물로 도핑된 소스 및 드레인 영역들을 더 포함하며, 상기 소스 및 드레인 영역들은, 상기 채널 영역을 관통하여 상기 웰 영역 내로 연장하고 또한 상기 활성 영역의 벽의 상기 일부분의 표면으로부터 충분히 멀리 떨어진 PN 접합들을 형성하도록 형성되어, 상기 게이트 영역과 전기 접촉되지 않게 되는 접합 전계 효과 트랜지스터.
- 제2항에 있어서,제2 도전형의 도전율 향상 불순물로 도핑된 소스 및 드레인 영역들을 더 포함하며, 상기 소스 및 드레인 영역들은 상기 채널 영역 및 상기 웰 영역을 관통하여 상기 절연 기판까지 모든 방향으로 연장하도록 형성되는 접합 전계 효과 트랜지스터.
- 제1항에 있어서,상기 트렌치는, 상기 활성 영역 주변(perimeter)의 대향 측들 상의 적어도 2개의 상이한 지점(place)에서 상기 채널 영역과 상기 웰 영역 사이의 상기 PN 접합을 노출시키기 위해, 상기 활성 영역의 상단 표면으로부터 충분히 아래쪽으로 먼 상기 활성 영역의 2개의 벽들을 노출시키도록 형성되는 접합 전계 효과 트랜지스터.
- 제5항에 있어서,상기 활성 영역의 상단 표면 상에 및 상기 활성 영역을 규정하는 상기 절연 재료 위에 형성된 제1 절연 재료층;절연 재료로 이루어진 상기 제1 층 위에 형성된 실리콘 질화물을 포함하는 제2 절연 재료층;상기 활성 영역 위의 제1 절연 재료층 및 제2 절연 재료층에 형성된, 상기 소스 영역 위의 소스 개구부(opening), 상기 드레인 영역 위의 드레인 개구부, 및 상기 게이트 영역 위의 게이트 개구부; 및상기 소스 및 상기 드레인 홀(hole)들 내에 상기 제2 도전형의 불순물로 도핑되고, 제2 절연 재료층과 동일 평면이 되도록(flush) 다시 폴리싱되는 폴리실리콘을 더 포함하며,상기 게이트 컨택트의 상기 폴리실리콘은 상기 제2 절연 재료층과 동일 평면 이 되도록 다시 폴리싱되는 접합 전계 효과 트랜지스터.
- 제7항에 있어서,상기 폴리실리콘 소스, 드레인 및 게이트 컨택트들 각각의 상단 상에 형성된 티타늄 실리사이드의 층을 더 포함하는 접합 전계 효과 트랜지스터.
- 제8항에 있어서,전체 구조 위에 형성되고, 상기 소스, 드레인 및 게이트 컨택트들 각각을 노출시키기 위해 그 안에 개구부를 갖는 유전체층과, 상기 소스, 드레인 및 게이트 컨택트들 각각과 전기 접촉을 이루는 금속 상호접속 라인들을 더 포함하는 접합 전계 효과 트랜지스터.
- 접합 전계 효과 트랜지스터로서,절연 기판;상기 절연 기판 상에 성장되고, 절연 재료에 의해 둘러싸여 규정되는 활성 영역을 가지며, 제1 도전형으로 도핑된 단결정 반도체의 층;제1 도전형으로 도핑된 상기 단결정 실리콘의 일부분을 포함하는 웰 영역;상기 웰 영역에 인접하고, 제2 도전형으로 도핑된 상기 단결정 반도체의 일부분을 포함하며, 상기 웰 영역과 함께 PN 접합을 형성하는 채널 영역;적어도 상기 채널 영역과 상기 웰 영역 사이의 상기 PN 접합까지 상기 채널 영역의 적어도 하나의 측벽을 노출시키기 위해, 상기 활성 영역의 복수의 측들 중의 적어도 하나의 측을 따라 형성된 트렌치를 갖는 상기 활성 영역을 규정하는 상기 절연 재료;상기 채널 영역 위의 상기 활성 영역의 표면 상에 위치되고, 그 안에 소스, 드레인 및 게이트 개구부들을 가지며, 적어도 상기 게이트 개구부가 상기 활성 영역의 주변을 지나 연장하고 있는, 절연층;상기 게이트 개구부 내에 폴리실리콘으로 형성되고, 상기 트렌치를 채우며, 상기 폴리실리콘이 상기 제1 도전형의 도전율 향상 불순물로 고농도로 도핑된, 게이트 컨택트;상기 제1 도전형으로 도핑되고, 상기 게이트 컨택트 아래에 위치되어 상기 게이트 컨택트와 전기 접촉하며, 상기 웰 영역과 전기 접촉을 이루기 위해 상기 채널 영역의 상기 적어도 하나의 측벽 아래로 연장되는 게이트 영역;상기 제2 도전형의 불순물로 고농도로 도핑된 폴리실리콘으로 형성되고, 상기 소스 개구부 내에 위치되는 소스 컨택트;상기 소스 컨택트 개구부 아래에 위치되고, 상기 게이트 영역과의 전기 접촉을 방지하기에 충분한 정도로 멀리 상기 채널 영역 및 상기 웰 영역 내로 연장되는 소스 영역;상기 제2 도전형의 불순물로 고농도로 도핑된 폴리실리콘으로 형성되고, 상기 드레인 개구부 내에 위치된 드레인 컨택트;상기 드레인 컨택트 개구부 아래에 위치되고, 상기 게이트 영역과의 전기 접 촉을 방지하기에 충분한 정도로 멀리 상기 채널 영역 및 상기 웰 영역 내로 연장되는 드레인 영역; 및상기 소스, 게이트 및 드레인 폴리실리콘 컨택트들 각각의 표면 상에 형성되어, 이들의 저항을 낮추고 또한 N-도핑된 폴리실리콘에 대한 P-도핑된 폴리실리콘의 접속에 의해 야기된 임의의 PN 다이오드들을 단락시키는 실리사이드를 포함하는 접합 전계 효과 트랜지스터.
- 제10항에 있어서,전체 구조 위에 형성되고, 소스, 게이트 및 드레인 컨택트들과 접촉을 이루기 위해 그 안에 개구부들을 갖는 유전체층 및 상기 컨택트들을 회로 내의 다른 노드들과 접속시키기 위해 상기 개구부들 내에 형성된 복수의 금속 상호접속 라인을 더 포함하는 접합 전계 효과 트랜지스터.
- 제11항에 있어서,상기 단결정 실리콘은 에피택셜로 성장되며, 상기 절연 재료는 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation)이며, 상기 채널 영역은 상기 활성 영역의 상단 표면으로부터 대략 40 내지 50 ㎚의 채널-웰 PN 접합을 갖도록 형성되는 접합 전계 효과 트랜지스터.
- 제11항에 있어서,상기 활성 영역은 4개의 측들을 가지며,상기 트렌치는 상기 활성 영역의 2개의 반대 측들 상의 상기 활성 영역을 규정하는 상기 절연 재료 내로 에칭되어, 상기 게이트 영역이, 상기 에칭 단계에 의해 노출되어 있던 상기 활성 영역의 양측면 아래로, 적어도 상기 채널-웰 PN 접합과 전기 접촉이 이루어지는 지점까지 연장되는 접합 전계 효과 트랜지스터.
- 제11항에 있어서,상기 웰 영역 내에 및 상기 채널-웰 PN 접합에서의 상기 게이트 컨택트 아래에 위치되고, 상기 제1 도전형으로 도핑된 매립 게이트를 더 포함하는 접합 전계 효과 트랜지스터.
- 접합 전계 효과 트랜지스터로서,제1 도전형의 도전율 향상 불순물로 도핑된 반도체 기판;상기 절연 기판 상에 성장되고, 쉘로우 트렌치 아이솔레이션에 의해 둘러싸여 규정되는 직사각 또는 정사각의 활성 영역을 가지며, 제1 도전형으로 도핑된 단결정 반도체의 층;제1 도전형으로 도핑된 상기 단결정 실리콘의 일부분을 포함하는 웰 영역;상기 웰 영역에 인접하고, 제2 도전형으로 도핑된 상기 단결정 반도체의 일부분을 포함하며, 상기 웰 영역과 함께 상기 활성 영역의 상단 표면으로부터 대략 40 내지 50 ㎚의 PN 접합을 형성하는 채널 영역;상기 채널-웰 PN 접합에서의 상기 웰 영역 내에 위치하고, 상기 제1 도전형으로 도핑된 매립 게이트;적어도 상기 매립 게이트 또는 상기 채널-웰 PN 접합까지 상기 채널 영역의 적어도 하나의 측벽을 노출시키기 위해, 상기 활성 영역의 2개의 반대 측들을 따라 형성된 트렌치를 갖는 상기 활성 영역을 규정하는 절연 재료;상기 채널 영역 위의 상기 활성 영역의 표면 상에 위치되고, 그 안에 소스, 드레인 및 게이트 개구부들을 가지며, 적어도 상기 게이트 개구부가 상기 활성 영역의 주변을 지나 연장하고 있는, 절연층;상기 게이트 개구부 내에 폴리실리콘으로 형성되고, 상기 트렌치를 채우며, 상기 폴리실리콘이 상기 제1 도전형의 도전율 향상 불순물로 고농도로 도핑된, 게이트 컨택트;상기 제1 도전형으로 도핑되고, 상기 게이트 컨택트 아래에 위치되어 상기 게이트 컨택트와 전기 접촉하며, 상기 매립 게이트 또는 상기 웰 영역과 전기 접촉을 이루기 위해 상기 채널 영역의 상기 적어도 하나의 측벽 아래로 연장하는 게이트 영역;상기 제2 도전형의 불순물로 고농도로 도핑된 폴리실리콘으로 형성되고, 상기 소스 개구부 내에 위치되는 소스 컨택트;상기 소스 컨택트 개구부 아래에 위치되고, 상기 게이트 영역과의 전기 접촉을 방지하기에 충분한 정도로 멀리 상기 채널 영역 및 상기 웰 영역 내로 연장하는 소스 영역;상기 제2 도전형의 불순물로 고농도로 도핑된 폴리실리콘으로 형성되고, 상기 드레인 개구부 내에 위치된 드레인 컨택트;상기 드레인 컨택트 개구부 아래에 위치되고, 상기 게이트 영역과의 전기 접촉을 방지하기에 충분한 정도로 멀리 상기 채널 영역 및 상기 웰 영역 내로 연장하는 드레인 영역; 및상기 소스, 게이트 및 드레인 폴리실리콘 컨택트들 각각의 표면 상에 형성되어, 이들의 저항을 낮추고 또한 N-도핑된 폴리실리콘에 대한 P-도핑된 폴리실리콘의 접속에 의해 야기된 임의의 PN 다이오드들을 단락시키는 실리사이드를 포함하는 접합 전계 효과 트랜지스터.
- 접합 전계 효과 트랜지스터를 구성하는 방법으로서,반도체를 절연 기판 상에 에피택셜로 성장시키고, 제1 도전형의 불순물로 도핑하여 웰 영역을 형성하는 단계;유전체 재료를 이용하여 상기 웰 영역 내에 활성 영역을 규정하는 단계;하나 이상의 이온 임플란테이션을 이용하여 상기 웰 영역 내로 제2 도전형의 도전율 향상 불순물을 임플란트하여 채널 영역을 형성하고, 대략 40 내지 50 ㎚의 채널-웰 PN 접합 깊이를 달성하도록 에너지 레벨(들)을 설정하는 단계;상기 활성 영역의 표면을 피복하기 위해 구조의 상단 위에 화학적 증기 성막(chemical vapor deposition, CVD)에 의해 이산화규소층(이하 CVD 산화물층으로 지칭함)을 성막시키는 단계;상기 CVD 산화물층의 상단 표면 상에 실리콘 질화물층을 형성하는 단계;포토레지스트를 스핀 온하고, 상기 질화물층 및 상기 CVD 산화물층을 마스크 및 플라즈마 에칭하여, 소스, 드레인 및 게이트 컨택트들에 대한 개구부들을 상기 활성 영역까지 생성하는 단계;이전의 포토레지스트를 제거하고, 새로운 포토레지스트를 스핀 온하며, 매립 게이트를 형성하기 위한 이온 임플란테이션이 수행될 수 있도록 하는 상기 게이트 개구부 상의 개구부를 규정하도록 마스크하는 단계;이온 임플란테이션을 이용하여, 상기 게이트 개구부 아래 및 상기 채널-웰 PN 접합 바로 아래에 위치된 제1 도전형의 매립 게이트를 형성하는 단계;이전의 포토레지스트를 제거하고, 새로운 포토레지스트를 스핀 온하며, 소스 및 드레인 컨택트 개구부들을 노출시키고 게이트 컨택트 개구부는 차단하도록 마스크하는 단계;하나 이상의 이온 임플란테이션을 이용하여, 제2 도전형의 도전율 향상 불순물로 도핑된 소스 및 드레인 영역들을 형성하고, 상기 게이트 영역이 형성될 때에 단락되는 것을 방지하기 위해 상기 활성 영역의 상단 표면에 대하여 충분한 깊이로 소스-채널 및 드레인-채널 접합들을 구축(establish)하기에 충분한 에너지 레벨들을 이용하는 단계;잔여 포토레지스트를 벗겨내고, 또한 활성 영역의 적어도 하나의 벽을 노출시키도록 상기 활성 영역의 단결정 실리콘을 에칭하지 않고서도 상기 활성 영역 외측의 이산화규소 전계 산화물을 에칭하기 위해 소스, 게이트 및 드레인 홀들을 관 통하여 선택적으로 플라즈마 에칭함으로써, 상기 활성 영역의 적어도 하나의 벽을 노출시키는 트렌치를 형성하는 단계 - 에칭 길이는 상기 채널-웰 PN 접합 또는 상기 매립 게이트를 노출시키기에 충분한 정도로 김 -;상기 트렌치 및 상기 컨택트 개구부들을 채우기 위해 구조의 표면 위에 폴리실리콘을 성막하는 단계;화학적 기계적 폴리싱을 이용하여, 개별적인 소스, 게이트 및 드레인 컨택트들을 형성하도록 잉여의(excess) 폴리실리콘을 상기 질화물층까지 폴리싱으로 제거하는 단계;새로운 포로레지스트를 스핀 온하고, 게이트 컨택트를 노출시키도록 마스크하는 단계;이온 임플란테이션을 이용하여, 제1 도전형의 도전율 향상 불순물로 게이트 컨택트를 도핑하는 단계;잔여 포토레지스트를 벗겨내고, 새로운 포토레지스트를 스핀 온하며, 소스 및 드레인 컨택트들을 노출시키도록 마스크하는 단계;이온 임플란테이션을 이용하여, 제2 도전형의 도전율 향상 불순물을 소스 및 드레인 컨택트들의 폴리실리콘 내로 임플란트하는 단계;임플란트된 도전율 향상 불순물을 활성화시켜 이 도전율 향상 불순물이 상기 폴리실리콘 소스, 드레인 및 게이트 컨택트들로부터 상기 활성 영역 단결정 실리콘 내로 확산하게 되도록 하여, 상기 소스 및 드레인 영역들 및 상기 트렌치 내의 상기 폴리실리콘과 접촉하게 되는 상기 채널 영역의 측벽들 아래로 연장하는 게이트 영역에 오믹 컨택트를 형성하여, 직접 또는 상기 매립 게이트를 통해 상기 웰 영역과 전기 접촉을 이루게 되도록 하기에 충분한 정도로 높은 온도 및 장기간 동안 상기 구조를 어닐링하는 단계;상기 소스, 게이트 및 드레인 컨택트들의 상단 표면들 상에 티타늄 실리사이드를 형성하는 단계;상기 구조의 표면 상에 유전체층을 성막시키고, 상기 소스, 게이트 및 드레인 컨택트들과의 전기 접촉이 가능하게 되도록 하기에 충분한 개구부들을 상기 유전체층에 형성하는 단계; 및개구부들을 채우기 위해 금속을 성막시키고, 상기 소스, 게이트 및 드레인 컨택트들에 대한 전기 접속을 허용하기 위한 상호접속을 형성하기 위해 금속을 마스크 및 에칭하는 단계를 포함하는 접합 전계 효과 트랜지스터의 구성 방법.
- 제16항에 있어서,상기 활성 영역을 규정하는 단계는 쉘로우 트렌치 아이솔레이션을 이용하는 단계를 포함하는 접합 전계 효과 트랜지스터의 구성 방법.
- 접합 전계 효과 트랜지스터를 제조하는 방법으로서,기판층 상에 웰 영역을 형성하는 단계;상기 웰 영역 상에 채널 영역을 형성하는 단계; 및상기 채널 영역 상에, 상기 채널 영역을 둘러싸고 상기 웰 영역과 접촉하는 게이트 영역을 형성하는 단계를 포함하는 접합 전계 효과 트랜지스터의 제조 방법.
- 제18항에 있어서,상기 게이트 영역 상에 게이트 컨택트 영역을 형성하는 단계를 더 포함하는 접합 전계 효과 트랜지스터의 제조 방법.
- 제19항에 있어서,상기 게이트 컨택트 영역은 상기 게이트 영역을 둘러싸고, 상기 웰 영역과 접촉하게 되는 접합 전계 효과 트랜지스터의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/502,172 | 2006-08-10 | ||
| US11/502,172 US7557393B2 (en) | 2006-08-10 | 2006-08-10 | JFET with built in back gate in either SOI or bulk silicon |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090051213A true KR20090051213A (ko) | 2009-05-21 |
Family
ID=38704771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097004961A KR20090051213A (ko) | 2006-08-10 | 2007-08-09 | Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7557393B2 (ko) |
| EP (1) | EP2057671A1 (ko) |
| JP (1) | JP2010500765A (ko) |
| KR (1) | KR20090051213A (ko) |
| CN (1) | CN101501828A (ko) |
| CA (1) | CA2658567A1 (ko) |
| TW (1) | TW200818494A (ko) |
| WO (1) | WO2008021919A1 (ko) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8957511B2 (en) | 2005-08-22 | 2015-02-17 | Madhukar B. Vora | Apparatus and methods for high-density chip connectivity |
| US7745301B2 (en) | 2005-08-22 | 2010-06-29 | Terapede, Llc | Methods and apparatus for high-density chip connectivity |
| WO2008137483A1 (en) * | 2007-05-01 | 2008-11-13 | Dsm Solutions, Inc. | Double gate jfet and fabrication method therefor |
| WO2008137627A1 (en) * | 2007-05-03 | 2008-11-13 | Dsm Solutions, Inc. | Semiconductor device having a fin structure and fabrication method thereof |
| US8017995B2 (en) * | 2007-11-20 | 2011-09-13 | International Business Machines Corporation | Deep trench semiconductor structure and method |
| US7700449B2 (en) * | 2008-06-20 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming ESD diodes and BJTs using FinFET compatible processes |
| KR101565750B1 (ko) | 2009-04-10 | 2015-11-05 | 삼성전자 주식회사 | 고감도 이미지 센서 |
| US8058674B2 (en) * | 2009-10-07 | 2011-11-15 | Moxtek, Inc. | Alternate 4-terminal JFET geometry to reduce gate to source capacitance |
| CN101915624B (zh) * | 2010-05-06 | 2012-07-25 | 北京大学 | 一种实时监测晶体管温度的热表征方法及结构 |
| CN102254818B (zh) * | 2010-05-19 | 2013-05-01 | 中国科学院微电子研究所 | 一种半导体结型二极管器件及其制造方法 |
| US8481380B2 (en) | 2010-09-23 | 2013-07-09 | International Business Machines Corporation | Asymmetric wedge JFET, related method and design structure |
| CN102751190B (zh) * | 2011-04-22 | 2014-12-03 | 科轩微电子股份有限公司 | 具快速切换能力的沟渠式功率金氧半导体结构及制造方法 |
| JP5870546B2 (ja) * | 2011-08-23 | 2016-03-01 | ソニー株式会社 | 表示装置及び電子機器 |
| US8946787B2 (en) * | 2012-10-06 | 2015-02-03 | Infineon Technologies Austria Ag | Reduced charge transistor |
| FR3006832A1 (fr) * | 2013-06-07 | 2014-12-12 | St Microelectronics Sa | Circuit et procede de correction de decalage temporel |
| CN106253880B (zh) * | 2016-08-23 | 2024-08-16 | 格科微电子（上海）有限公司 | 防止逻辑信号误翻转的电路 |
| ES2745740B2 (es) | 2018-08-31 | 2020-07-30 | Consejo Superior Investigacion | Transistor de efecto de campo de union, metodo de obtencion y uso del mismo |
| JP7128136B2 (ja) | 2019-03-08 | 2022-08-30 | 株式会社東芝 | 接合型電界効果トランジスタ |
| US11094834B2 (en) | 2019-09-24 | 2021-08-17 | Globalfoundries U.S. Inc. | Junction field effect transistor (JFET) structure and methods to form same |
| CN111863616A (zh) * | 2020-08-03 | 2020-10-30 | 江苏晟驰微电子有限公司 | 一种5g基站保护芯片制造工艺 |
| US11527626B2 (en) * | 2020-10-30 | 2022-12-13 | Monolithic Power Systems, Inc. | Field-plate trench FET and associated method for manufacturing |
| GB2610476A (en) * | 2021-07-07 | 2023-03-08 | Skyworks Solutions Inc | Improved body contact FET |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755012A (en) | 1971-03-19 | 1973-08-28 | Motorola Inc | Controlled anisotropic etching process for fabricating dielectrically isolated field effect transistor |
| FR2472838A1 (fr) | 1979-12-26 | 1981-07-03 | Radiotechnique Compelec | Transistor a effet de champ du type a jonction et son procede de realisation |
| FR2663464B1 (fr) | 1990-06-19 | 1992-09-11 | Commissariat Energie Atomique | Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication. |
| US5652153A (en) | 1994-07-22 | 1997-07-29 | Harris Corporation | Method of making JFET structures for semiconductor devices with complementary bipolar transistors |
| JP2713205B2 (ja) | 1995-02-21 | 1998-02-16 | 日本電気株式会社 | 半導体装置 |
| KR100521369B1 (ko) | 2002-12-18 | 2005-10-12 | 삼성전자주식회사 | 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법 |
| JP2006525667A (ja) | 2003-05-02 | 2006-11-09 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 高周波数用途向けの電界効果トランジスタを備えた電子デバイス |
| US7132333B2 (en) | 2004-09-10 | 2006-11-07 | Infineon Technologies Ag | Transistor, memory cell array and method of manufacturing a transistor |
| DE102004051081A1 (de) | 2004-10-19 | 2006-04-27 | Austriamicrosystems Ag | JFET und Herstellungsverfahren |
| US7560755B2 (en) * | 2006-06-09 | 2009-07-14 | Dsm Solutions, Inc. | Self aligned gate JFET structure and method |
-
2006
- 2006-08-10 US US11/502,172 patent/US7557393B2/en not_active Expired - Fee Related
-
2007
- 2007-08-09 TW TW096129399A patent/TW200818494A/zh unknown
- 2007-08-09 CN CNA2007800298428A patent/CN101501828A/zh active Pending
- 2007-08-09 KR KR1020097004961A patent/KR20090051213A/ko not_active Application Discontinuation
- 2007-08-09 WO PCT/US2007/075535 patent/WO2008021919A1/en active Application Filing
- 2007-08-09 CA CA002658567A patent/CA2658567A1/en not_active Abandoned
- 2007-08-09 JP JP2009523987A patent/JP2010500765A/ja active Pending
- 2007-08-09 EP EP07813919A patent/EP2057671A1/en not_active Withdrawn
-
2008
- 2008-11-14 US US12/270,964 patent/US7645654B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20090075435A1 (en) | 2009-03-19 |
| EP2057671A1 (en) | 2009-05-13 |
| US7645654B2 (en) | 2010-01-12 |
| WO2008021919A1 (en) | 2008-02-21 |
| TW200818494A (en) | 2008-04-16 |
| JP2010500765A (ja) | 2010-01-07 |
| CA2658567A1 (en) | 2008-02-21 |
| US20080036009A1 (en) | 2008-02-14 |
| US7557393B2 (en) | 2009-07-07 |
| CN101501828A (zh) | 2009-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20090051213A (ko) | Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터 | |
| US7642566B2 (en) | Scalable process and structure of JFET for small and decreasing line widths | |
| US5304827A (en) | Performance lateral double-diffused MOS transistor | |
| EP0274278A1 (en) | MOS field effect transistor and method of manufacturing the same | |
| US5663079A (en) | Method of making increased density MOS-gated semiconductor devices | |
| KR20010092309A (ko) | 디커플링 캐패시터 및 그 제조 방법 | |
| US20070034895A1 (en) | Folded-gate MOS transistor | |
| KR100199465B1 (ko) | 반도체 디바이스용으로 제조되는 접점구조물 및 이를 제조하는 방법 | |
| US5105253A (en) | Structure for a substrate tap in a bipolar structure | |
| KR100368847B1 (ko) | 절연게이트반도체장치및그제조방법 | |
| US5814541A (en) | Method for manufacturing semiconductor device | |
| GB2045525A (en) | Field effect transistor construction | |
| US6249025B1 (en) | Using epitaxially grown wells for reducing junction capacitances | |
| EP0078571A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR0174546B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| KR100707900B1 (ko) | 반도체 장치의 제조 방법 | |
| US4943536A (en) | Transistor isolation | |
| KR100281397B1 (ko) | 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법 | |
| US6110786A (en) | Semiconductor device having elevated gate electrode and elevated active regions and method of manufacture thereof | |
| US20060121666A1 (en) | Method for fabricating a voltage-stable PMOSFET semiconductor structure | |
| US6306717B1 (en) | Method of manufacturing an avalanche diode with an adjustable threshold | |
| KR0183669B1 (ko) | 고전압용 반도체소자 및 그 제조방법 | |
| EP0141571A2 (en) | High performance two layer metal cmos process using a reduced number of masks | |
| KR100305205B1 (ko) | 반도체소자의제조방법 | |
| KR0129960B1 (ko) | 드라이버 집적회로(Driver IC)용 모스 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |