KR0174546B1 - 반도체 디바이스 및 그 형성 방법 - Google Patents
반도체 디바이스 및 그 형성 방법 Download PDFInfo
- Publication number
- KR0174546B1 KR0174546B1 KR1019910020552A KR910020552A KR0174546B1 KR 0174546 B1 KR0174546 B1 KR 0174546B1 KR 1019910020552 A KR1019910020552 A KR 1019910020552A KR 910020552 A KR910020552 A KR 910020552A KR 0174546 B1 KR0174546 B1 KR 0174546B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- regions
- contact
- punch
- doped
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000002265 prevention Effects 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 125000004437 phosphorous atom Chemical group 0.000 claims 1
- 238000004080 punching Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 6
- 239000007943 implant Substances 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 description 21
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
인접한 매립 접촉부(11,12,13)는 반도체 디바이스의 기판 영역(14) 또는 웰의 주요한 표면에 형성되고, 각각은 하나의 전도성 타입의 도프된 접촉부 영역(29,30,31)을 가지며 도프된 접촉부 영역의 하부 주위에 반대 전도성 타입의 펀치-스로우 방지 영역(36,37,38)이 제공된다. 펀치-스로우 방지 영역은 유리하게 기판과 같은 전도성 타입일 수 있다. 유전체층이 제위치에 남아 있는 것을 통해 접촉부를 에치하도록 마스크동안 여분의 주입 또는 불순물 도입 단계를 수행함으로써 펀치-스로우 보호된 매립 접촉부 제공을 위한 절차는 여분의 마스크를 위한 필요성없이 현 공정으로 쉽게 집적될 수 있다. 상기 구조 및 절차는 매립 접촉부가 웰 영역(14)을 오버-도핑(over-doping)함이 없이 함께 밀접하게 위치되도록 하며 여기서 소스-드레인 영역(40,42,44,46) 또한 형성되어 디바이스 성능 저하를 회피한다.
Description
제1도는 본 발명에 따라 형성된 복수개의 매립 접촉부(buried contacts)를 도시하는 반도체 디바이스의 회로 부분에 대한 평면도.
제2도는 본 발명에 따라 형성된 두 인접한 매립 접촉부를 도시하는 제1도의 라인 2-2를 따라 취해진 단면도.
제3도는 필드 절연 영역(field isolation region)에 의해 매립 접촉부로부터 분리된 트랜지스터와 본 발명에 따라 형성된 매립 접촉부를 갖는 회로의 일부분을 도시하는 제1도의 라인 3-3을 따라 취해진 단면도.
제4도 및 제5도는 본 발명에 따르는 공정 단계 단면도.
제6도는 본 발명에 따라 형성된 매립 접촉부를 통해 도핑 프로필(doping profile)을 도시하는 컴퓨터 발생 플로트(computer generated plot).
제7도는 펀치-스로우 방지 도핑 농축(punch-through prevention doping concentrations)에 대한 필드 절연 영역 양단의 누설 전류 대 전압을 도시하는 본 발명에 따라 형성된 구조로부터 취해진 실험 데이타의 플로트.
* 도면의 주요부분에 대한 부호의 설명
11,12,13 : 매립 접촉부 14 : 웰 영역
23 : 폴리실리콘 층 42,44,46 : 소스-드레인 영역
본 발명은 반도체 디바이스와 그 제조 방법에 관한 것으로, 특히 MOS 트랜지스터의 소스-드레인 영역과 같은, 밑에 도프된 영역에 매립 접촉부를 갖는 반도체 디바이스와 그의 제조 방법에 관한 것이다.
집접 회로에서, 일반 특징은 매립 접촉부이며, 그것은 소스-드레인 영역 또는 웰 영역과 같은 도프된 반도체 기판 영역에, 금속, 금속 실리사이드 또는 도프된 다결정 실리콘(폴리실리콘)과 같은 전도성 물질의 스트립(strip)의 접촉부이다. 매립 접촉부의 형성시 통상적인 절차는 먼저 기판 자체의 도프된 표면상 또는 반도체 물질의 터브(tub) 또는 도프된 웰(well)의 표면에서 그리고 그위의 절연 영역 또는 복수개의 필드 산화물 형성을 수반한다. 실리콘 이산화물등과 같은 유전체 물질층은 다음에 기판위에 형성되고 접촉부 홀(contact holes)은 유전체 물질을 통해 커트(cut)된다. 기판으로의 접촉부는 홀 또는 그위에 적어도 부분 통로로 연장하는 도프된 폴리실리콘의 층을 형성하고, 기판내에 도프된 접촉부 영역을 형성하도록 기판내에 폴리실리콘으로부터 불순물 원자를 확산시킴에 의해 얻어진다.
어쨌든, 고밀도 집적(VLSI) 디바이스는 보다 적게 만들어지고 디바이스내 콤포넌츠의 수는 증가하며, 절연 영역이 양측상에 위치된 매립 접촉부와 같은 접촉부는 함께 더욱 가깝게 위치되어야 한다. 디바이스내 매립 접촉부이 가까운 위치는 각 접촉부의 도프된 접촉부 영역과 관련된 소모(depletion)영역의 오버랩(overlap)을 초래할 수 있다. 소모 영역의 오버랩은 접촉부 사이에 누설 전류를 초래한다. 상기 문제점은 래터럴 펀치-스로우(lateral punch-through)이라 불리우며, n형 또는 p형 도펀트(dopant)도 도프된 매립 접촉부에서 발생할 수 있다. 래터럴 펀치-스로우는 디바이스 특징이 보다 적어지고 매립 접촉부가 함께 더욱 가깝게 간격을 이룰때 특별한 문제이다. 버티칼(vertical) 펀치-스로우는 또한 기판에 반대의 전도성 타입(type)의 웰을 통해 매립 접촉부 영역으로부터 발생할 수 있으며, 그것은 매립 접촉부 영역과 같은 전도성 타입이다.
소스 및 드레인 영역과 같은 도프된 영역 주위 추가 도핑의 층 또는 영역은 일반적으로 공지되어 있지 않다. 예로, 여섯개의 스태틱-랜덤-억세스-메모리(SRAM셀은 보통 p형 드레인 영역내에 다이오드와 n형 웰(well) 영역내에 전계 효과 트랜지스터로 형성된다. 어쨌든, 여섯개의 트랜지스터 SRAM셀내에 존재하는 매립 접촉부는 펀치-스로우 보호되지 않는다. 덧붙이면, 공지된 카운터(counter) 도프된 소스 및 드레인 영역은 금속-산화물-반도체(MOS) 트랜지스터의 소스 및 드레인 영역 주위에 많이 도프된 영역을 갖는다. 여섯개의 트랜지스터 SRAM에 사용된 주위 특징과 카운트 도프된 소스-드레인은 각개의 트랜지스터내 또는 부분이며 어떠한 종류의 전기적인 펀치-스로우 방지를 위해 올바르게 도포되지 않는다. 그리하여, 종래 기술의 디바이스는 서로 가까운 위치에 개별 디바이스와 관련된 매립 접촉부를 위해 펀치-스로우 방지 기능을 제공하지 않는다.
본 발명 실시에서는, 복수개의 펀치-스로우 보호된 매립 접촉부를 갖는 반도체 디바이스가 제공된다. 본 발명의 한 실시예에 따르면, 제공된 제1전도성 타입의 반도체 기판은 주요한(principal) 표면을 갖는다. 절연 영역은 주요한 표면의 제1부분 위에 좋이고 유전체 층은 주요한 표면의 제2부분 위에 놓인다. 복수개의 접촉부 개구(openings)는 절연 영역에 인접한 유전체 층에서 형성된다. 제1전도성 타입의 도프된 펀치-스로우 방지 영역은 접촉부 개구 아래 기판에 위치된다. 제2전도성 타입의 도프된 접촉부 영역은 주요한 표면으로부터 펀치-스로우 방지 영역을 분리하는 펀치-스로우 방지 영역에 각 접촉부 개구내 주요한 표면으로부터 연장한다. 적어도 하나의 전도성 층은 절연 영역의 일부분과 유전체 층의 일부분 위에 놓이며 적어도 기판내 도프된 접촉부 영역에 전기적인 접촉부를 형성하는 접촉부 개구의 일부분에서 안으로 연장한다.
여기에 기술된 실시예의 내용에서는, n형 접촉부는 n형 기판내 p형 웰 영역에 형성된 n형 소스-드레인 영역으로 만들어진다고 가정되었다. 본 발명은 또한 p형 기판내 n형 웰 영역에 형성된 p형 소스-드레인 영역으로 만들어진 p형 접촉부와 같은 상황의 역(reverse) 전도성 타입에 응용한다. 게다가, 어떤 응용에서는 웰 영역이 존재하지 않을 수 있으며 접촉부는 자체 벌크 기판(bulk substrate)에 형성된 도프된 영역에 직접 만들어진다. 더우기, 어떤 응용에서는 웰 영역이 단결정(single crystal) 반도체 기판위에 놓인 반도체 물질의 도프된 애피택셜층으로 제외할 수 있다. 본 발명의 접근법은 누설 전류를 피하도록 국부적으로 도핑 레벨을 증가시키는 것이다. 이것은 접촉부 영역보다 다른 전도성 타입인 도프된 접촉부 영역 아래 도핑의 층 또는 여분의 영역을 생성하지만, 디바이스가 제조된 웰 영역 또는 벌크 기판과 같은 도핑 타입이다. TN 접합은 펀치-스로우 방지 수단으로서 형성되어 서로 접촉부를 전기적으로 절연시킨다.
제1도에서 평면도로 도시된 것은 본 발명에 따라 제조된 반도체 디바이스의 회로부(10)에 대한 한 실시예이다.
제1도에 도시된 특징은 매립 접촉부(11,12 및 13), 필드 절연 영역(18) 및 분리 전도성 층(33,34 및 35)을 포함한다. MOS 트랜지스터(15)의 게이트를 형성하는 전도성 층(34)의 부분은 소스-드레인 영역(40및 42)을 갖는다. 매립 접촉부(11,12 및 13)는 필드 절연 영역(18)에 인접하고 각각 소스-드레인 영역(44,42 및 46)과 전기적 접촉을 이루도록 전도성 층(35,33및 34)위에 놓인 수단을 제공한다. 예시의 명확성을 위해 다른 MOS 트랜지스터와 관련된 소스-드레인 영역(46 및 44)은 제1도에 도시되지 않는다. 제1도에 도시된 특정 실시예에서, 디바이스 특징은 단결정 반도체 기판(16)의 웰 영역(14)에 형성되며 도시된 구조는 SRAM 디바이스내 메모리 어레이의 부분이다. 어쨌든, 본 발명은 또한 BiCMOS SRAM 디바이스, DRAM(다이나믹-랜덤-억세스-메모리) 디바이스, 마이크로 프로세서 디바이스등과 같은 매립 접촉부를 갖는 많은 다른 MOS 및 BiCMOS(바이폴라-상보(Complementary)-MOS)에 사용될 수 있다.
라인 2-2을 따라 취해진 단면부는 매립 접촉부(11 및 12)를 그리는 제2도에 도시된다. 도프된 접촉부 영역(29 및 30)은 필드 절연 영역(18)에 인접한 웰 영역(14)에 형성되고 각각 도프된 펀치-스로우 방지 영역(36 및 37)위에 놓인다. 웰 영역(14)에 위치한 채널 스톱(stop)(20)은 밑에 놓이고 필드 절연 영역(18)과 같은 공간에 걸쳐 있다. 제2도의 단면부에서, 채널 스톱(20)은 도프된 접촉부 영역(29 및 30) 사이에 연장함을 알 수 있다. 패드(pad)산화물 층(22)은 필드 절연 영역(18)의 양측상의 웰 영역(14)의 표면 일부분 위에 놓인다. 전도성 층(33 및 35)은 필드 절연층(18)의 일부와 패드 산화물 층(22)의 일부 위에 놓이며 패드 산화물 층(22)내 접촉부 개구를 통해 도프된 접촉부 영역(29 및 30)에 전기적인 접촉을 만든다. 폴리실리콘 전도성 층의 경우에서, 소스-드레인 영역(42 및 44)으로의 옴(ohmic)의 접촉부 형성은 전도성 층(33 및 35)이 도프된 접촉부 영역(29 및 30)과 같은 전도성 타입이라면 보다 쉽게 이룩된다.
제2도에 도시된 본 발명의 구조는 종래 기술과는 독특한 장점을 제공하는데 여기서 단지 인접한 매립 접촉부 사이의 펀치-스로우 방치는 채널 스톱(20)과 같은 채널 스톱이다. 접촉부 영역(29 및 30)의 하부(lower portion) 주위기판 또는 웰내에 깊은 펀치-스로우 방지 영역(36 및 37)의 형성은 매립 접촉부가 VLSI 디바이스의 엄중한 설계 요구에 부합하도록 함께 가까와지고 매립 접촉부 사이의 전류 누설은 일어나지 않는다.
제2도에 도시된 바와 같이, 전도성 층(33 및 35)은 패드 산화물 층(22)내 전체 접촉부 개구 위에 놓인다. 어쨌든, 약간의 오정력(mis-alignment) 결과로서, 또는 예로, 제2전도성 층에 의해 접촉부를 수납하도록 패드 산화물 층(22)내에 큰 접촉부 개구를 형성하도록 원해진 경우에, 전도성 층(33 및 35)은 접촉부 개구내 웰 영역의 주요한 표면 일부 위에만 놓일 수 있다. 단면부의 제3도는 제1도의 라인 3-3을 따라 취해진 회로부(10)의 영역을 도시한다. 제3도에서 도시된 것은 트랜지스터(15)로부터 매립 접촉부(13)를 분리하는 필드 절연 영역(18)의 일부분이다. 제1도를 참조로 알 수 있는 바와같이, 전도성 층(34)은 한 측에 트랜지스터(15)의 게이트를 형성하고 반대측에 매립 접촉부(13)를 통해 소스-드레인 영역(46)에 접촉부를 만든다. 펀치-스로우 방지 영역(38)은 소스-드레인 영역(42)으로부터 전기적으로 매립 접촉부(13)를 절연시킨다. 채널 스톱(20)의 일부분은 도프된 접촉부 영역(31)과 드레인 영역(42) 사이에 연장한다. 그리하여, 매립 접촉부(11,12 및 13)는 본 발명에 따라 형성된 펀치-스로우 방지 영역에 의해 인접 트랜지스터의 소스-드레인 영역으로부터 그리고 서로 전기적으로 절연된다. 본 기술에 숙련된 자는 하나의 집적 회로 구조(structure)의 일부만이 제1도에 도시되었고 펀치-스로우 보호된 매립 접촉부를 갖는 많은 다른 설계(layout) 장치가 가능함을 알 것이다.
회로부(10) 제조에 사용된 공정(porcess)의 한 실시예는 제4도 및 5도에 도시되어 있다. 예시 목적으로, 단지 제2도에 도시된 특징의 제조 즉, 인접한 매립 접촉부(11및 12)만이 기술될 것이다. 본 기술에 익숙한 자는 제1도에 도시된 모든 특징의 제조에 유사한 기술을 응용할 수 있다. 제4도에 도시된 바와 같이, 접촉부(11 및 12)는 양호하게 두꺼운 SiO2필드 산화물인 필드 절연 영역(18)의 반대측상에 형성된다. 임의의 채널 스톱(20)은 필드 절연 영역(18) 형성전에 기판(14)에 형성될 수 있다. 양호한 공정에서, 얇은 패드 산화물 층(22)은 차후의 임플랜츠(subsequent implants)를 위해 스크린으로서 사용하도록 형성되고 또한 회로의 다른 부분에 게이트 산화물 층으로서의 기능을 수행할 수 있다. 패드 산화물 층(22)이 형성된 후, 제1폴리실리콘 층(23)은 패드 산화물 층(22)내에 증착된다. 다음에, 포토레지스트(photoresist)(24)의 층이 제공되고 도프된 영역(36 및 37)을 한정하는 두개의 접촉부 개구(26 및 28)를 형성하도록 표준 사직 석판술(photolithographic techniques)을 이용하여 패턴화한다.
포토레지스트 패턴(24)이 제위치에 있다면, 이온 주입은 웰 영역(14)에 펀치-스로우 방지 영역(36 및 37)으로부터 제1폴리실리콘 층(23) 및 패드 산화물 층(22)을 통해 수행된다. 대안으로, 접촉부 개구(26 및 28)에 의해 노출된 패드 산화물 층(22)의 부분은 노출하는 웰 영역(14)의 주요한 표면이 에치될 수 있다. 접촉부 개구가 패드 산화물(22)에 이미 형성되어 있다면, 불순물은 확산 또는 다른 직접 수단을 통해 도입될 수 있다. 본 발명의 양호한 공정에서, 웰 영역(14)과 같은 전도성 타입의 도펀트 불순물은 제4도에 도시된 바와 같이, 펀치-스로우 방지 영역(36 및 37)을 형성하도록 도입된다. 주입 에너지 및 분량(doed)은 매립 접촉부(11 및 12)아래 국부적으로 많은 도핑을 발생하도록 조정될 수 있다. 예로, p형 펀치-스로우 방지 영역의 경우에서, 제곱 센티미터당 약 1×1012내지 1×1014이온의 붕소 주입 분량은 기판의 주요한 표면 아래 약 450 내지 650나노미터에서 최대 농축인 모든 열 처리 주기 완료 다음에 영역 형성에 사용될 수 있는 약 160 내지 260keV의 에너지로 주입된다. 본 기술에 숙련된 자는 상기 주어진 특별한 분량 및 에너지 범위가 여기에 기술된 예시적인 실시예에서 펀치-스로우 방지 작업을 수행하기에 적합한 기판내 도펀트 농축을 초래하며, 다른 디바이스 접합 심도 요구, 도펀트(dopant) 전도성 및 구조 장치, 다른 분량 및 에너지 조합이 사용된다는 것을 알고 있다.
펀치-스로우 방지 영역(36 및 37)형성후, 전도성 층(32)은 제5도에 도시된 바와 같이 제1폴리실리콘 층(23)위에 놓도록 전도성 물질의 제2층을 증착시킴으로써 형성된다. 전도성 물질의 제2층은 CVD 시스템내에 증착(deposition)동안 도펀트 가스 도입에 의해, 또는 대안으로 전도성 층(32)이 형성된 후 도펀트 주입에 의해 증착동안 n형 도펀트와 더불어 화학 증기 침전(CVD) 폴리실리콘 도프된다. 대안으로, 전도성 물질의 제2층은 텅스텐, 코발트, 티타늄, 몰리브데늄, 탄탈륨등과 같은 내화성 금속일 수 있다.
다음에, 도프된 접촉부 영역(29 및 30)은 양호한 실시예에서, 제5도에 도시된 바와 같이 패드 산화물 층(22)내 접촉부 개구 아래의 웰 영역(14)내로 전도성 층(32)으로부터 도펀트 원자를 확산시킴으로써 형성된다. 최종 도펀트 농축 그레디언트(gradient)와 접촉부 영역(29 및 30) 아래 펀치-스로우 방지 영역(36 및 37)내 도펀트 원자의 공간 분배는 상기 공정에서 사용된 특수 열 처리 주기와 특정 주입 분량 및 에너지에 의해 결정된다. 접촉부 영역(29 및 30) 형성에 사용된 열 처리동안, 펀치-스로우 보호 영역(36 및 37) 형성을 위해 기판내에 주입된 붕소 원자는 접촉부 영역(36 및 37) 아래 웰 영역내에 보다 깊이 확산한다. 웰 영역(14)내 최종 붕소 도펀트 분배는 차후의 열 처리에 의해 결정되지만, 펀치-스로우 방지 영역(36 및 37)내 붕소 도펀트 농축은 웰 영역(14)의 것보다 크게 남아 있어서 PN 접합은 접촉부 영역(29 및 30)과 펀치-스로우 방지 영역(36 및 37) 사이에 형성된다.
예로, 상술된 붕소 주입과 더불어 펀치-스로우 방지 영역(36 및 37)이 형성되면, 여기서 전도성 층(32) 약 25 내지 35W/제곱의 시트(sheet) 저항에 인과 더불어 폴리실리콘 n 도프되며, 도펀트 원자는 약 1 내지 2시간동안 약 섭씨 900도 내지 1000도로 열 처리 수행됨으로써 기판내에 전도성 층(32)으로부터 확산된다. 접촉부 영역(29 및 30) 형성 다음에, 포토레지스트 패턴(25)은 제5도에 도시된 바와 같이 한정되며, 전도성 층(32)은 제2도에 도시된 패턴화된 전도성 층(33 및 35) 형성을 위해 비등방성으로 에치된다. 소스-드레인 영역(42 및 44)은 웰 영역(14)내에 인 또는 비소와 같은 n형 도펀트를 주입하고 p 채널 디바이스(도시되지 않음)를 보호하도록 소스-드레인 포토레지스트 패턴을 한정함으로써 종래 방식으로 양호하게 형성된다. 열 처리는 기판의 주요한 표면 아래 약 250 내지 350 나노미터이 PN 접합을 형성하는 기판내에 붕소 도펀트를 확산시킨다.
본 발명의 특별한 장점은 매립 접촉부의 중간 근처에 펀치-스로우 방지 영역의 형성을 포함하고 소스-드레인 영역보다 깊다. 종래 기술의 공정은 웰 영역을 오버-도프(over-dope)하는 경향이 있으며, 여기서 소스-드레인 영역이 형성되어 트랜지스터 성능을 떨어뜨린다. 달리 보통 사용된 기술은 필드 절연 영역 아래 채널 스톱에서 도핑을 증가시키는 것이지만, 밀접하게 간격이진 매립 접촉부 사이의 전류 누설 스토핑(stopping)에는 효과적이라고 판명되지 않았다. 펀치-스로우 방지 영역(36 및 37)내 국부적으로 보다 높은 붕소 도핑으로부터의 전계는 펀치-오프(pinch-off)이며, 소모 영역은 필드 절연 영역 아래 두 폴리실리콘 노드(11 및 12)로부터 연장하여, 래터럴(lateral) 펀치-스로우 보호에 도움된다. 영역(36 및 37) 또한 웰 영역(14)의 것과 반대 전도성인 기판(16)으로 또는 매립 층으로 펀치-스로우 방지에 도움이 된다. 본 발명의 방법은 소스 및 드레인 영역(40 및 42)과 같은 액티브(active) 디바이스 영역내 샐로우 도핑 프로필을 유지하는 동안 추가 마스크없이 래터럴 및 버티칼 펀치-스로우 보호를 제공한다. 이하 설명된 컴퓨터 시뮬레이트된 도핑 프로필과 실험 결과는 웰 영역내 접촉부 영역 깊이 아래에 위치된 (36 및 37)과 같은 영역은 인접한 매립 접촉부 사이의 래터럴 및 버티칼 전기 펀치-스로우를 방지한다는 것이 논증되었다.
제6도에 도시된 것은 매립 접촉부 구조를 통한 도핑 프로필의 컴퓨터 시뮬레이션 플로트이다. 플로트는 웰 영역내에 심도의 기능으로서 웰 영역내의 도펀트 농축을 표시한다.
시뮬레이션 프로그램은 모든 주입과 열 사이클링(cycling)이 완료한 후 웰 영역내 도펀트 프로필을 산정하여 제조 시퀸스 완료시 디바이스내 실제적인 도펀트 프로필을 나타낸다.
플로트에서, 붕소 도펀트 농축 곡선은 B로 라벨되며 인 도펀트 농축 곡선은 P로 라벨된다. 플로트로부터 분명한 것은 피크(peak) 붕소 농축은 웰 영역이 표면 이하(X 축상의 0.00으로 표시됨)에 웰이 놓이며 또한 표면으로부터 약 500 나노미터의 피크 인 농축이하이다.
제7도에 도시된 것은 필드 절연 영역 양단 전압의 함수로서 인접한 매립 접촉부 사이의 필드 절연 영역(18)아래 누설 전류의 플로트이다. 플로트에서 도시된 세개의 곡선은 펀치-스로우 보호 영역(36 및 37)내 다른 도핑 농축을 나타낸다. 제어-종래 기술로 라벨된 상(top) 곡선은 펀치-스로우 보호가 부족한 종래 기술에 따라 형성된 디바이스내 누설 전류를 나타낸다. 플로트로부터 관찰될 수 있는 바와 같이, 상당한 누설 전류는 종래 기술인 디바이스에서 필드 절연 영역 양단의 매우 낮은 전압에서조차 계속하여 존재한다. 펀치-스로우 보호 영역(36 및 38)내 다른 도펀트 농축에서 누설 전류 데이타를 나타내는 두개의 곡선 또는 플로트에 도시되고 영역을 형성하는데 사용된 주입 분량(implant dose)으로 라벨된다. 약 12 볼트 이하의 전압에서 누설 전류의 상당한 감소는 플로트에서 분명하다. 게다가, 영역을 형성하는데 사용된 특정 분량으로 누설 전류 감소의 감도는 제곱 센티미터당 1×1012내지 5×1012이온의 분량 증가와 더불어 약 9 및 12 볼트 사이의 누설 전류 감소에 의해 농축된다.
그리하여 본 발명에 따르면, 상기 장점에 완전히 부합하는 펀치-스로우 보호된 매립 접촉부를 갖는 반도체 디바이스가 제공된다. 본 발명 특정한 예시적인 실시예를 참조로 기술 및 예시되었을지라도, 본 발명이 상기 예시적인 실시예에 국한되는 것은 아니다. 본 기술에 숙련된 자에 의해 본 발명의 정신을 벗어남이 없이 변형 및 변화가 이루어질 수 있다는 것을 알아야 한다. 예로, 포커스된 분자 비임 증착과 같은 다른 도핑 기술이 사용될 수 있다. 부수적으로, 트렌치(trench) 절연 구조는 도면에 도시된 필드 절연 영역 대신에 사용될 수 있다. 게다가, 실리콘 질화물, 산화물/질화물 합성, 산소를 함유한 질화물등과 같은 다른 유전체 물질이 사용될 수 있다. 그러므로 첨부된 청구범위 이내에서의 모든 변화 및 변형은 본 발명내에 포함된다는 것이다.
Claims (5)
- 펀치-스로우(through) 보호된 매립 접촉부(11,12,13)를 갖는 반도체 디바이스에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 기판 영역(14)과, 주요한 표면의 제1부분 위에 놓인 절연 영역(18)과, 주요한 표면의 제2부분 위에 놓인 유전체 층(22)과, 절연 영역(18)에 인접한 유전체 층(22)내 복수개의 접촉부 개구와, 접촉부 개구 아래 기판 영역에서의 제1전도성 타입의 복수개의 도프된 펀치-스로우 방지 영역(36,37,38)과, 주요한 표면으로부터 펀치-스로우 방지 영역을 분리하는 도프된 펀치-스로우 방지 영역(36,37,38)에 연장하고 접촉부 개구 아래 주요한 표면에 있는 제2전도성 타입의 복수개의 도프된 접촉부 영역(29,30,31)과, 도프된 접촉부 영역(29,30,31)에 전기적인 접촉부를 형성하는 접촉부 개구내에 연장하고 유전체 층의 일부와 절연 영역의 일부 위에 놓인 적어도 하나의 전도성 층(33,34,35)을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 집적 회로를 위한 복수개의 인접한 펀치-스로우 보호된 매립 접촉부에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 영역(14)과, 주요한 표면 위에 놓인 유전체 층(22)과, 주요한 표면에 유전체 층을 통하는 복수개의 접촉부 개구와,복수개의 접촉부 개구를 서로 분리하는 절연 영역(18)과, 절연 영역(18)에 인접한 접촉부 개구 아래 반도체 층에서 제2전도성 타입의 복수개의 도프된 영역(29,30,31)과, 도프된 영역(29,30,31)에 의해 주요한 표면으로부터 분리되고 도프된 영역(29,30,31) 아래 반도체 층에서의 제1전도성 타입의 복수개의 도프된 펀치-스로우 방지 영역(36,37,38)과, 도프된 영역(29,30,31)과 전기적으로 접촉하는 도프된 영역의 최소한 일부와 유전체 층(22)상의 전도성 물질(33,34,35)의 층을 포함하는 것을 특징으로 하는 펀치-스로우 보호된 매립 접촉부.
- 복수개의 펀치-스로우 보호된 매립 접촉부(11,12,13)를 갖는 반도체 디바이스에 있어서, 주요한 표면을 갖는 제1전도성 타입의 반도체 기판 영역(14)과, 제1 및 제2측을 갖는 주요한 표면의 제1부분위에 놓인 절연 영역(18)과, 주요한 표면의 제2부분 위에 놓인 유전체 층(22)과, 절연 영역(18)의 제1측에 인접한 유전체 층(22)에서의 복수개의 접촉부 개구와, 접촉부 개구 아래 기판 영역에서의 제1전도성 타입의 복수개의 펀치-스로우 방지 영역(36,37,38)과, 주요한 표면으로부터 펀치-스로우 방지 영역을 분리하는 펀치-스로우 방지 영역(36,37,38)에 연장하고 접촉부 개구 아래 주요한 표면에 있는 제2전도성 타입의 복수개의 도프된 접촉부 영역(29,30,31)과, 도프된 접촉부 영역(29)에 전기적인 접촉부를 형성하는 접촉부 개구내에 연장하고 유전체 층(22)의 일부와 절연 영역(18)의 일부 위에 놓인 전도성 층(34)의 제1부분과, 절연 영역(18)의 제2측에 인접한 기판 영역에서의 드레인 영역(42)과, 기판 영역(14)에서의 소스 영역(40)과, 소스(40) 및 드레인 영역(42) 중간의 채널 영역과, 채널 영역 위에 놓인 유전체 층(22)의 일부분 위에 게이트 전극을 형성하는 전도성 층(34)의 제2부분을 포함하는것을 특징으로 하는 반도체 디바이스.
- 반도체 디바이스 형성 방법에 있어서, 절연 영역(18)에 의해 분리된 제1 및 제2액티브 영역을 갖고 주요한 표면을 갖는 제1전도성 타입의 반도체 디바이스 영역(14)을 제공하는 단계와, 제1 및 제2액티브 영역중 선택된 부분에서 제1전도성 타입의 표면 밑(subsurface)의 펀치-스로우 방지 영역(36,37,38) 형성 단계와, 주요한 표면과 밀접하게 접촉하는 일부분을 갖는 도프된 전도성 층(33,34,35) 형성 단계와, 주요한 표면으로부터 표면 밑의 펀치-스로우 방지 영역(36,37,38)까지 연장한 절연 영역(18)에 인접한 제1 및 제2액티브 영역에서 제2전도성 타입의 도프된 접촉부 영역(29,30,31) 형성 단계를 포함하고, 상기 표면밑 펀치-스로우 방지 영역(36,37,38)은 도프된 접촉부 영역(29,30,31)의 하부에 둘러싸이고 도프된 접촉부 영역(29,30,31)에 의해 주요한 표면으로부터 분리되는 것을 특징으로 하는 반도체 디바이스 형성 방법.
- 반도체 디바이스 형성 방법에 있어서, 주요한 표면을 갖는 웰 영역인 n형 웰 영역(14)을 갖는 n형 단결정 실리콘 기판(16)을 제공하는 단계와, 영역을 제1 및 제2액티브 영역으로 분리하는 웰 영역에서 필드 산화물 영역(18)을 형성하는 단계와, 제1 및 제2액티브 영역 위에 놓인 유전체 층(22)을 형성하도록 주요한 표면을 산화시키는 단계와, 필드 산화물 영역(18)에 인접한 제1 및 제2액티브 영역의 일부분에 정렬된 개구를 갖는 반도체 웰 영역(14)위에 놓인 포토레지스트 마스크 층(24) 형성 단계와, 웰 영역(14)에서 약 250 내지 350 나노미터이 깊이로 표면 밑의 펀치-스로우 방지 영역(36,37,38)을 형성하도록 개구를 통해 제1 및 제2액티브 영역으로 제곱 센티미터당 약 1×1012내지 1×1014이온의 분량과 약 160 내지 260keV의 에너지로 붕소 원자를 주입시키는 단계와, 주요한 표면의 일부분을 노출시키도록 포토레지스트 마스크 층(24)의 개구를 에치 마스크로서 사용하는 유전체 층(22)의 접촉 개구를 에칭하는 단계와, 포토레지스트 마스크 층(24)을 제거하는 단계와, 주요한 표면 접촉을 위해 적어도 하나의 개구내로 연장하는 일부분을 갖고 필드 산화물 층(18)의 적어도 일부분 위에 놓이도록 인-도프된 폴리실리콘 층(32)을 형성하는 단계와, 주요한 표면으로부터 펀치-스로우 방지 영역(36,37,38)을 분리하는 도프된 접촉부 영역(29,30,31)을 형성하도록 액티브 영역으로 폴리실리콘 층(32)으로부터 인 원자를 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/617,727 US5208168A (en) | 1990-11-26 | 1990-11-26 | Semiconductor device having punch-through protected buried contacts and method for making the same |
| US617,727 | 1990-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920010962A KR920010962A (ko) | 1992-06-27 |
| KR0174546B1 true KR0174546B1 (ko) | 1999-02-01 |
Family
ID=24474814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910020552A KR0174546B1 (ko) | 1990-11-26 | 1991-11-19 | 반도체 디바이스 및 그 형성 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5208168A (ko) |
| EP (1) | EP0487937B1 (ko) |
| JP (1) | JP2797798B2 (ko) |
| KR (1) | KR0174546B1 (ko) |
| DE (1) | DE69128925T2 (ko) |
| SG (1) | SG46296A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550074A (en) * | 1996-01-19 | 1996-08-27 | United Microelectronics Corp. | Process for fabricating MOS transistors having anti-punchthrough implant regions formed by the use of a phase-shift mask |
| US5721146A (en) * | 1996-04-29 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company Ltd | Method of forming buried contact architecture within a trench |
| US5705437A (en) * | 1996-09-25 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free process for SRAM |
| KR100239402B1 (ko) * | 1997-04-02 | 2000-02-01 | 김영환 | 반도체 소자의 웰과 그 형성방법 |
| US6399462B1 (en) * | 1997-06-30 | 2002-06-04 | Cypress Semiconductor Corporation | Method and structure for isolating integrated circuit components and/or semiconductor active devices |
| US6339244B1 (en) * | 2000-02-22 | 2002-01-15 | Advanced Micro Devices, Inc. | Fully depleted silicon on insulator semiconductor device and manufacturing method therefor |
| US9633857B1 (en) | 2016-03-31 | 2017-04-25 | Globalfoundries Inc. | Semiconductor structure including a trench capping layer and method for the formation thereof |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909320A (en) * | 1973-12-26 | 1975-09-30 | Signetics Corp | Method for forming MOS structure using double diffusion |
| US3996657A (en) * | 1974-12-30 | 1976-12-14 | Intel Corporation | Double polycrystalline silicon gate memory device |
| JPS5946107B2 (ja) * | 1975-06-04 | 1984-11-10 | 株式会社日立製作所 | Ｍｉｓ型半導体装置の製造法 |
| US4178674A (en) * | 1978-03-27 | 1979-12-18 | Intel Corporation | Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor |
| JPS5522480A (en) * | 1978-08-07 | 1980-02-18 | Kobe Steel Ltd | Material transfer device |
| JPS55105373A (en) * | 1978-12-04 | 1980-08-12 | Mostek Corp | Metal oxide semiconductor transistor and method of fabricating same |
| JPS5626471A (en) * | 1979-08-10 | 1981-03-14 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device |
| US4317273A (en) * | 1979-11-13 | 1982-03-02 | Texas Instruments Incorporated | Method of making high coupling ratio DMOS electrically programmable ROM |
| US4280855A (en) * | 1980-01-23 | 1981-07-28 | Ibm Corporation | Method of making a dual DMOS device by ion implantation and diffusion |
| US4613886A (en) * | 1981-07-09 | 1986-09-23 | Intel Corporation | CMOS static memory cell |
| JPS5810856A (ja) * | 1981-07-10 | 1983-01-21 | Nec Corp | 相補型半導体集積回路装置の製造方法 |
| US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
| US4500898A (en) * | 1982-07-06 | 1985-02-19 | General Electric Company | Semiconductor devices utilizing eutectic masks |
| DE3369030D1 (en) * | 1983-04-18 | 1987-02-12 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor |
| US4477310A (en) * | 1983-08-12 | 1984-10-16 | Tektronix, Inc. | Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas |
| JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| EP0157780B1 (en) * | 1983-09-30 | 1988-05-18 | Hughes Aircraft Company | High density mosfet with field oxide aligned channel stops and method of fabricating the same |
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
| US4745454A (en) * | 1985-01-07 | 1988-05-17 | Advanced Micro Devices, Inc. | High capacity semiconductor capacitance device structure |
| US4975751A (en) * | 1985-09-09 | 1990-12-04 | Harris Corporation | High breakdown active device structure with low series resistance |
| JPS6480073A (en) * | 1987-09-19 | 1989-03-24 | Fuji Electric Co Ltd | Semiconductor device |
| JPH02162739A (ja) * | 1988-12-15 | 1990-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-11-26 US US07/617,727 patent/US5208168A/en not_active Expired - Lifetime
-
1991
- 1991-11-04 SG SG1996002284A patent/SG46296A1/en unknown
- 1991-11-04 DE DE69128925T patent/DE69128925T2/de not_active Expired - Fee Related
- 1991-11-04 EP EP91118722A patent/EP0487937B1/en not_active Expired - Lifetime
- 1991-11-19 KR KR1019910020552A patent/KR0174546B1/ko not_active IP Right Cessation
- 1991-11-22 JP JP3332755A patent/JP2797798B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69128925D1 (de) | 1998-03-26 |
| SG46296A1 (en) | 1998-02-20 |
| US5208168A (en) | 1993-05-04 |
| DE69128925T2 (de) | 1998-09-10 |
| KR920010962A (ko) | 1992-06-27 |
| JPH04290223A (ja) | 1992-10-14 |
| EP0487937B1 (en) | 1998-02-18 |
| JP2797798B2 (ja) | 1998-09-17 |
| EP0487937A1 (en) | 1992-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100794811B1 (ko) | 트렌치 게이트 반도체 장치 및 그 제조 방법 | |
| KR950014112B1 (ko) | 고밀도 집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법 | |
| KR100363353B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100400079B1 (ko) | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 | |
| US5945710A (en) | Semiconductor device with doped contact impurity regions having particular doping levels | |
| KR20020090337A (ko) | 반도체장치 및 그 제조방법 | |
| KR20090051213A (ko) | Ｓｏｉ 또는 벌크형 실리콘 중의 하나에 백게이트가 구성된접합 전계 효과 트랜지스터 | |
| JPH07263694A (ja) | 浅い接合金属酸化物半導体電界効果トランジスタの製造方法 | |
| KR100282710B1 (ko) | 바이폴라 트랜지스터의 제조 방법 및 그 구조 | |
| KR100432887B1 (ko) | 다중격리구조를 갖는 반도체 소자 및 그 제조방법 | |
| KR100391959B1 (ko) | 반도체 장치 및 제조 방법 | |
| US5913122A (en) | Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions | |
| EP0689238B1 (en) | MOS-technology power device manufacturing process | |
| EP1011129A2 (en) | Method for manufacturing semiconductor device | |
| US6362025B1 (en) | Method of manufacturing a vertical-channel MOSFET | |
| KR0174546B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| US6800528B2 (en) | Method of fabricating LDMOS semiconductor devices | |
| US6162668A (en) | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region | |
| KR100267197B1 (ko) | 반도체장치및그제조방법 | |
| US6225180B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| KR100194204B1 (ko) | 모스 트랜지스터 및 그 제조방법 | |
| KR0167664B1 (ko) | 반도체소자 제조방법 | |
| KR100305205B1 (ko) | 반도체소자의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111025 Year of fee payment: 14 |
|
| EXPY | Expiration of term |