KR100239402B1 - 반도체 소자의 웰과 그 형성방법 - Google Patents

반도체 소자의 웰과 그 형성방법 Download PDF

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Abstract

고집적 소자에 적용하기에 알맞은 반도체 소자의 웰과 그 형성방법에 관한 것으로 이와 같은 반도체 소자의 웰은 셀영역과 페리영역이 정의된 제 1 도전형 반도체 기판, 상기 셀영역과 페리영역 전면의 반도체 기판내의 소정깊이에 형성되는 제 2 도전형 쉴드영역과, 상기 제 2 도전형 쉴드영역 상측의 상기 반도체 기판에 형성되는 제 1 도전형 웰과, 상기 셀 영역과 페리영역 경계면의 상기 제 2 도전형 쉴드영역과 상기 제 1 도전형 웰에 형성되는 제 2 도전형 쉴드측벽들, 상기 페리영역의 상기 제 2 도전형 쉴드영역에 형성되는 제 1 도전형 매몰영역, 그리고, 상기 제 1 도전형 매몰영역상의 상기 제 1 도전형 웰에 형성되는 제 2 도전형 웰을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자의 웰과 그 형성방법
본 발명은 반도체 소자의 제조방법에 대한 것으로 특히, 고집적 소자에 적용하기에 알맞은 반도체 소자의 웰과 그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 동작특성을 향상시키기 위하여 반도체 기판에 소자를 직접 형성하지 않고 기판 내에 기판과 반대 도전형의 불순물 이온을 주입하여 웰을 형성한 후 소자를 형성한다.
이러한 웰의 종류에는 그 형성방법에 따라 여러 가지가 있다.
먼저 소자 격리공정을 하기전에 기판의 전면 또는 부분적으로 이온 주입 및 확산 공정을 하여 단일 웰이나 트윈 웰(twin well) 또는 트리플 웰을 형성하는 확산 웰(diffused well)이 있고, 소자 격리 공정을 실시한후에 이온 주입 에너지의 크기를 조절하여 각각 다른 도전형의 웰을 형성하는 리트로그레이드 웰(Retrograde well)이 있고 또 다른 것으로 빌리(BILLI:Buried Implanted Layer for Lateral Isolation) 구조의 리트로그레이드 웰(Retrograde well)이 있다.
이중 확산 웰에 대하여 살펴보겠다. 상기 확산 웰 중 단일 웰이나 트윈 웰은 원하는 깊이까지 확산에 의하여 형성한다. 그러나 이러한 확산은 수직 방향과 수평 방향으로 진행되기 때문에 그 프로파일을 조절하기가 어렵고 또한 공정 마진도 적다.
이러한 이유로 인하여 근래에 들어서는 단일 웰이나 트윈 웰 보다는 트리플 웰을 형성하여 사용한다. 그러나 트리플 웰을 형성하기 위해서는 공정이 복잡하여 생산성이 떨어진다는 단점이 있다. 이에따라 공정을 단순화하여 생산성을 높일 수 있는 트리플 웰공정에 대한 연구가 진행되고 있다.
도면을 참조하여 종래 반도체 소자의 웰 형성방법을 설명하면 다음과 같다.
도 1a 내지 1d은 종래 반도체 소자의 웰 형성방법을 나타낸 공정단면도이다.
종래 반도체 소자의 트리플 웰은 셀 영역에 N 쉴드영역으로 감싸여서 형성된 P웰과 페리영역에 씨모스를 형성하기 위한 N웰과 P웰로 구성된다. 여기서 종래의 트리플 웰은 셀영역의 P웰과 페리영역의 P웰을 격리하는 데 그 핵심이 있다.
종래의 반도체 소자의 웰 형성방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 버퍼산화막(2)을 증착하고 반도체 기판(1)에 4 ㎛ 두께의 특수한 감광막(3)을 도포한다.
이후에 노광 및 현상공정으로 소정영역의 감광막(3)을 패터닝한다. 그리고 패터닝된 감광막(3)을 마스크로 이용하여 소정영역에 N형의 불순물 이온을 주입하여반도체 기판(1)의 소정 깊이에 N 쉴드영역(4)을 형성한다.
도 1b에 도시한 바와 같이 상기 감광막(3)을 제거하고 전면에 감광막(5)을 도포한다. 그리고 셀영역에 형성되는 상기 N 쉴드영역(4)의 양가장자리 상부의 감광막(5)을 노광 및 현상공정으로 선택적으로 패터닝한다. 동시에 셀영역과 일정간격을 갖는 페리영역의 소정영역이 노출되도록 감광막(5)을 패터닝한다.
다음에 상기 패터닝된 감광막(5)을 마스크로 이용하여 N형 불순물 이온을 주입하여 N 쉴드영역(4)의 양가장자리 상의 반도체 기판(1)에 N 쉴드측벽(6a)을 형성하고 N 쉴드측벽(6a)과 일정영역 떨어진 페리영역에 N웰(6b)을 형성한다.
도 1c에 도시한 바와 같이 상기 감광막(5)을 제거한 후 전면에 감광막(7)을 도포한다. 그리고 상기 N 쉴드측벽(6a)내의 상기 N 쉴드영역(4) 상측의 감광막(7)과 상기 N웰(6b)의 일측 상부의 감광막(7)을 노광 및 현상공정으로 선택적으로 패터닝한다.
상기 패터닝된 감광막(7)을 마스크로 이용하여 반도체 기판(1)에 P형 불순물 이온을 주입하여 상기 N 쉴드측벽(6a)내의 상기 N 쉴드영역(4)상의 반도체 기판(1)에 제 1 P웰(8a)을 형성하고 상기 N웰(6b)의 일측 반도체 기판(1)에 제 2 P웰(8b)을 형성한다.
도 1d에 도시한 바와 같이 상기 감광막(7)을 제거한 후 세정공정을 하여 종래에 따른 트리플 웰을 형성한다.
상기와 같은 종래 반도체 소자의 웰 형성방법은 다음과 같은 문제가 있다.
첫째, 3 번의 마스크 공정이 필요하고 이에따른 패터닝공정 및 세정공정을 하여야 하므로 공정이 복잡하여 생산성이 감소된다.
둘째, 고에너지로 이온 주입하여 반도체 기판의 소정 깊이에 N 쉴드영역을 형성하기 때문에 4 ㎛의 특수한 감광막을 사용하여야 하는 공정상의 번거로움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 마스크 수를 줄이고 래치업을 방지하기에 적당한 반도체 소자의 웰과 그 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d은 종래 반도체 소자의 웰 형성방법을 나타낸 공정단면도
도 2는 본 발명 반도체 소자의 웰을 나타낸 단면도
도 3a 내지 3d는 본 발명 반도체 소자의 웰 형성방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
21: 반도체 기판 22: 버퍼산화막
23: N 쉴드영역 24, 26: 감광막
25a: N 쉴드측벽 25b: 고농도 N 쉴드측벽
27a: 제 1 P웰 27b: 제 2 P웰
27c: P형 매몰영역 27d: 제 3 P웰
28: N웰
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 웰은 셀영역과 페리영역이 정의된 제 1 도전형 반도체 기판, 상기 셀영역과 페리영역 전면의 반도체 기판내의 소정깊이에 형성되는 제 2 도전형 쉴드영역과, 상기 제 2 도전형 쉴드영역 상측의 상기 반도체 기판에 형성되는 제 1 도전형 웰과, 상기 셀 영역과 페리영역 경계면의 상기 제 2 도전형 쉴드영역과 상기 제 1 도전형 웰에 형성되는 제 2 도전형 쉴드측벽들, 상기 페리영역의 상기 제 2 도전형 쉴드영역에 형성되는 제 1 도전형 매몰영역, 상기 제 1 도전형 매몰영역상의 상기 제 1 도전형 웰에 형성되는 제 2 도전형 웰을 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성되는 반도체 소자의 웰 형성방법은 셀영역과 페리영역에 트리플 웰을 형성하는 공정에 있어서, 상기 셀 영역과 상기 페리영역의 제 1 도전형 반도체 기판의 소정 깊이에 제 2 도전형 쉴드영역을 형성하는 공정과, 상기 셀영역의 제 2 도전형 쉴드영역과 일영역이 겹치고 일간격 떨어지도록 상기 반도체 기판에 제 2 도전형 쉴드측벽을 형성하는 공정과, 상기 페리영역의 상기 제 2 도전형 쉴드영역에 제 1 도전형 매몰영역을 형성하는 공정과 동시에 상기 셀 영역 및 상기 페리영역의 제 2 도전형 쉴드영역 상의 상기 반도체 기판에 제 1 도전형 웰을 형성하는 공정과, 상기 제 1 도전형 매몰영역상의 상기 반도체 기판에 제 2 도전형 웰을 형성하는 공정을 포함함을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 반도체 소자의 웰과 그 형성방법을 설명하면 다음과 같다.
도 2는 본 발명 반도체 소자의 웰을 나타낸 단면도이고, 도 3a 내지 3d는 본 발명 반도체 소자의 웰 형성방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 웰은 도 2에 도시한 바와 같이 셀영역과 페리영역이 정의된 셀영역과 페리영역 전면의 상기 반도체 기판(21)의 소정 깊이에 N 쉴드영역(23)이 형성되었고, 셀영역과 페리영역의 경계면의 상기 N 쉴드영역(23)과 일정간격 떨어지도록 N 쉴드측벽(25a,25b)이 형성되었다.
그리고 상기 셀영역과 페리영역을 격리하기 위하여 형성된 상기 N 쉴드측벽(25b)과 떨어진 N 쉴드영역(23)에 P형 매몰영역(27c)이 형성되어 있다.
그리고 상기 P형 매몰영역(27c)상의 반도체 기판(21)에 N웰(28)이 형성되어있다.
그리고 상기 N 쉴드측벽(25a) 내의 상기 N 쉴드영역(23) 상에 제 1 P웰(27a)이 형성되어 있으며, 상기 양 N 쉴드측벽(25a)일측의 상기 N 쉴드영역(23) 상의 반도체 기판(21)에 제 3 P웰(27d)이 형성되어 있다.
그리고 상기 N웰(28)일측의 반도체 기판(21)에 제 2 P웰(27b)이 형성되어있다.
이때 상기 P형 매몰영역(27c)은 N웰(28)과 N 쉴드측벽(25a) 사이에 형성된 제 3 P웰(27d)과 상기 N웰(28) 일측의 제 2 P웰(27b)과 연결되도록 형성되어 있고, P형 매몰영역(27c)에 의해 N웰(28)과 N 쉴드영역(23)이 격리되어 있다.
상기와 같이 구성되는 본 발명 반도체 소자의 웰 형성방법은 도 3a에 도시한 바와 같이 P형 반도체 기판(21)에 버퍼산화막(22)을 증착하고, 반도체 기판(21)의 전면에 고에너지 즉, 2 ㎛의 프로젝트 비(Rp:Proiected range)와 2*e13의 농도를 갖는 인(Phosphorus) 이온을 주입하여 반도체 기판(21)의 소정깊이에 N 쉴드영역(23)을 형성한다.
도 3b에 도시한 바와 같이 반도체 기판(21)에 감광막(24)을 도포한 후 N쉴드영역(23)에 일정간격을 갖고 떨어진 기둥 모양의 N쉴드 측벽(25a)을 형성하기 위하여 소정영역의 감광막(24)을 노광 및 현상공정으로 선택적으로 패터닝한다.
상기 패터닝된 감광막(24)을 마스크로 이용하여 N형의 고농도 불순물 이온을 상기 N 쉴드영역(23)까지 주입하여 N쉴드측벽(25a)을 형성한다. 상기 N쉴드측벽(25a)을 형성할 때의 프로젝트 비는 2 ㎛에서 표면까지 줄이면서 4*e13의 농도를 갖도록 주입한다.
이에 따라 상기 N 쉴드영역(23) 영역과 겹치는 N 쉴드측벽(25a)은 두 번 N형 이온으로 주입되기 때문에 고농도 N 쉴드측벽(25b)이 형성된다.
이어서 상기 감광막(24)을 제거하고 세정한다.
도 3c에 도시한 바와 같이 전면에 감광막(26)을 도포한 후 상기 N 쉴드측벽 (25a)상부 및 상기 N 쉴드측벽(25a)과 일정간격을 갖도록 페리영역의 일영역이 드러나도록 감광막(26)을 노광 및 현상공정으로 선택적으로 패터닝한다.
상기 패터닝된 감광막(26)을 마스크로 이용하여 3*e13의 농도를 갖는 보론(Boron) 이온을 1.2 ㎛의 프로젝트 비(Rp:Proiected range)로 상기 감광막(26)을 뚫을 수 있도록 고에너지로 주입한다. 그리고 N 쉴드영역(23)과 N 쉴드측벽(25a)으로 둘러싸인 반도체 기판(21)에 제 1 P웰(27a)을 형성하고, 상기 N 쉴드영역(23) 상의 상기 반도체 기판(21)에 제 2 P웰(27b)과 제 3 P웰(27d)을 형성하며 또한 페리영역의 드러난 반도체 기판(21)에 P형 매몰영역(27c)을 형성한다. 이때 제 2 P웰(27b)은 상기 페리영역의 N 쉴드영역(23)상의 반도체 기판(21)에 형성하고, 상기 제 3 P웰(27d)은 상기 제 1 P웰(27a) 양측의 N 쉴드측벽(25a)의 N 쉴드영역(23)상의 반도체 기판(21)에 형성한다. 이렇게 감광막을 뚫고 형성하는 이온주입을 빌리(BILLI)라고한다.
그리고 상기 공정에서 페리영역상의 N 쉴드영역(23)에 주입된 P형의 농도가 상기 N 쉴드영역(23)의 농도 보다 더 높으므로 P형 매몰영역(27c)이 형성된다. 여기서 P형 메몰영역(27c)은 제 2 P웰(27b) 및 제 3 P웰(27d)과 연결된다.
그리고 상기 N 쉴드영역(23)과 겹쳐진 N 쉴드측벽(25a)하부의 고농도 N 쉴드측벽(25b)은 두 번이나 N형 이온이 카운트 도핑되어 있으므로 보론이온을 주입하여도 N형을 그대로 유지한다.
이후에 낮은 에너지로 즉, 1㎛의 프로젝티드 비(Rp:Projected range)와 3*e13의 농도를 갖는 N형의 불순물 이온을 주입하여 패턴이 노출된 페리영역의 반도체 기판(21)에 N웰(28)을 형성한다.
도 3d에 도시한 바와 같이 감광막(26)을 제거하고 세정한다.
이와 같은 제조공정을 통하여 셀 영역에 형성된 제 1 P웰(27a)은 N 쉴드측벽(25a)과 N 쉴드영역(23)과 고농도 N 쉴드측벽(25b)에 의하여 보호된다.
그리고 페리영역의 N웰(28)이 P형 매몰영역(27c)에 의하여 N 쉴드영역(23)과 격리되기 때문에 셀영역의 바이어스에 전혀 영향을 받지 않도록 형성된다.
상기와 같은 본 발명 반도체 소자의 웰과 그 형성방법은 다음과 같은 효과가 있다.
첫째, 트리플 웰을 형성하기 위하여 종래에 비해 마스크의 수를 한개 줄일 수 있다.
둘째, 소자가 고집적될수록 페리영역에 형성되는 P형 매몰영역에 의하여 레치업이 일어나는 것을 방지할 수 있다.

Claims (15)

  1. 셀영역과 페리영역이 정의된 제 1 도전형 반도체 기판;
    상기 셀영역과 페리영역 전면의 반도체 기판내의 소정깊이에 형성되는 제 2 도전형 쉴드영역과,
    상기 제 2 도전형 쉴드영역 상측의 상기 반도체 기판에 형성되는 제 1 도전형 웰과;
    상기 셀 영역과 페리영역 경계면의 상기 제 2 도전형 쉴드영역과 상기 제 1 도전형 웰에 형성되는 제 2 도전형 쉴드측벽들;
    상기 페리영역의 상기 제 2 도전형 쉴드영역에 형성되는 제 1 도전형 매몰영역; 그리고,
    상기 제 1 도전형 매몰영역상의 상기 제 1 도전형 웰에 형성되는 제 2 도전형 웰을 포함하여 구성됨을 특징으로 하는 반도체 소자의 웰.
  2. 제 1 항에 있어서, 상기 제 2 도전형 쉴드측벽들내에 형성되어 있는 상기 제 1 도전형 웰은 상기 제 2 도전형 웰 일측의 제 1 도전형 웰과 격리되어 형성되는 것을 특징으로 하는 반도체 소자의 웰.
  3. 제 1 항에 있어서, 상기 제 1 도전형 매몰영역은 상기 제 2 도전형 웰 양측에 형성된 제 1 도전형 웰과 연결되도록 형성되는 것을 특징으로 하는 반도체 소자의 웰.
  4. 셀영역과 페리영역에 트리플 웰을 형성하는 공정에 있어서,
    상기 셀 영역과 상기 페리영역의 제 1 도전형 반도체 기판의 소정 깊이에 제 2 도전형 쉴드영역을 형성하는 공정과,
    상기 셀영역의 제 2 도전형 쉴드영역과 일영역이 겹치고 일간격 떨어지도록 상기 반도체 기판에 제 2 도전형 쉴드측벽을 형성하는 공정과,
    상기 페리영역의 상기 제 2 도전형 쉴드영역에 제 1 도전형 매몰영역을 형성하는 공정과 동시에 상기 셀 영역 및 상기 페리영역의 제 2 도전형 쉴드영역 상의 상기 반도체 기판에 제 1 도전형 웰을 형성하는 공정과,
    상기 제 1 도전형 매몰영역상의 상기 반도체 기판에 제 2 도전형 웰을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 웰 형성방법.
  5. 제 4 항에 있어서, 상기 제 2 도전형 쉴드영역은 마스크 없이 인(Phosphorus) 이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  6. 제 4 항에 있어서, 상기 제 2 도전형 쉴드영역의 형성은 프로젝티드 비(Rp)가 2㎛정도되고, 도핑 농도는 2*e13되도록 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  7. 제 4 항에 있어서, 상기 제 2 도전형 쉴드측벽은 프로젝티드 비(Rp)는 2㎛ 깊이에서 부터 상기 반도체 기판의 표면까지 줄이면서 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  8. 제 4 항에 있어서, 상기 제 2 도전형 쉴드측벽은 4*e13정도의 농도를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  9. 제 4 항에 있어서, 상기 제 1 도전형 매몰영역과 상기 제 1 도전형 웰은 상기 제 2 도전형 쉴드영역 보다 높은 농도로 주입하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  10. 제 4 항에 있어서, 상기 제 1 도전형 매몰영역과 상기 제 1 도전형 웰은 보론이온을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  11. 제 4 항에 있어서, 상기 제 1 도전형 매몰영역과 상기 제 1 도전형 웰을 형성하기 위한 프로젝티드 비(Rp)는 1.2㎛ 정도인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  12. 제 4 항에 있어서, 상기 제 1 도전형 매몰영역과 제 1 도전형 웰은 3*e13정도의 농도로 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  13. 제 4 항에 있어서, 상기 제 2 도전형 웰은 상기 제 1 도전형 웰 형성보다는 낮은 에너지로 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  14. 제 4 항에 있어서, 상기 제 2 도전형 웰을 형성하기 위한 프로젝티드 비(Rp)는 1.0㎛ 정도인 것을 특징으로 하는 반도체 소자의 웰 형성방법.
  15. 제 4 항에 있어서, 상기 제 2 도전형 웰은 3*e13정도의 농도를 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 웰 형성방법.
KR1019970012210A 1997-04-02 1997-04-02 반도체 소자의 웰과 그 형성방법 KR100239402B1 (ko)

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