JP2014011336A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1導電型の半導体基板と、半導体基板の第1の領域に形成された第1導電型の第1のウェルと、第1のウェル内に形成された第2導電型の第1のトランジスタと、第1の領域を囲う環状の第2の領域に形成され、第1のウェルの側面に接する第2導電型の第2のウェルと、第1のウェルの底面及び第2のウェルの底面に接して形成された第2導電型のディープウェル層と、第2の領域に隣接する第3の領域に形成された第2導電型の第3のウェルと、第3のウェル内に形成された第1導電型の第2のトランジスタとを有し、第2のウェルの不純物濃度が第3のウェルの不純物濃度よりも高くなっている。
【選択図】図1
Description
12…素子分離絶縁膜
14…シリコン酸化膜
16,20,24,28…フォトレジスト膜
16a,16b,20a,24a,24b,28a,28b…開口部
18a,18b,26a,26b,30b,50,52,60…N型不純物注入領域
22,30a,48,54,58…P型不純物注入領域
32,36,36a,40…Nウェル
34,38…Pウェル
36b…ディープNウェル
42,44…ゲート絶縁膜
46…ゲート電極
62,78…P型ソース/ドレイン領域
64,70,80…Nウェルタップ領域
66,74…N型ソース/ドレイン領域
68,76…Pウェルタップ領域
72…P型基板タップ領域
82…金属シリサイド膜
Claims (7)
- 第1導電型の半導体基板と、
前記半導体基板の第1の領域に形成された前記第1導電型の第1のウェルと、
前記第1のウェル内に形成された第2導電型の第1のトランジスタと、
前記第1の領域を囲う環状の第2の領域に形成され、前記第1のウェルの側面に接する前記第2導電型の第2のウェルと、
前記第1のウェルの底面及び前記第2のウェルの底面に接して形成された前記第2導電型のディープウェル層と、
前記第2の領域に隣接する第3の領域に形成された前記第2導電型の第3のウェルと、
前記第3のウェル内に形成された前記第1導電型の第2のトランジスタとを有し、
前記第2のウェルの不純物濃度は、前記第3のウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板の第4の領域に形成された前記第2導電型の第4のウェルを更に有し、
前記第1のウェルは、前記第3のウェルを形成する第1の不純物プロファイルと、前記第4のウェルを形成する第2の不純物プロファイルとの組み合わせからなる
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板の第4の領域に形成された前記第2導電型の第4のウェルと、
前記第4のウェル内に形成され、前記第1のトランジスタ及び前記第2のトランジスタよりも低電圧で動作する第3のトランジスタとを更に有し、
前記第1のウェルは、前記第4のウェルと同じ不純物プロファイルを有する
ことを特徴とする半導体装置。 - 請求項1乃至3のいずれか1項に記載の半導体装置において、
前記第2のウェルと前記第3のウェルとの間に、前記第1導電型の基板タップ領域を更に有する
ことを特徴とする半導体装置。 - 第1導電型の半導体基板の第1の領域を囲う第2の領域と、前記第2の領域に隣接する第3の領域に、第2導電型の第1の不純物をイオン注入する工程と、
前記半導体基板の前記第2の領域及び第4の領域に、前記第2導電型の第2の不純物をイオン注入する工程と、
前記半導体基板の前記第1の領域に、前記第1導電型の第3の不純物をイオン注入する工程と、
前記半導体基板の前記第1の領域に、前記第2導電型の第4の不純物をイオン注入する工程と、
前記第1の不純物、前記第2の不純物、前記第3の不純物及び前記第4の不純物を活性化し、前記第1の領域に形成され、前記第3の不純物よりなる前記第1導電型の第1のウェルと、前記第2の領域に前記第1のウェルの側面に接して形成され、前記第1の不純物及び前記第2の不純物よりなる前記第2導電型の第2のウェルと、前記第1のウェルの底面及び前記第2のウェルの底面に接して形成され、前記第4の不純物よりなる前記第2導電型のディープウェル層と、前記第3の領域に形成され、前記第1の不純物よりなる前記第2導電型の第3のウェルと、前記第4の領域に形成され、前記第2の不純物よりなる前記第2導電型の第4のウェルとを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記第1のウェル内に、前記第2導電型の第1のトランジスタを形成する工程と、
前記第3のウェル内に、前記第1導電型の第2のトランジスタを形成する工程と、
前記第4のウェル内に、前記第1のトランジスタ及び前記第2のトランジスタよりも低電圧で動作する前記第1導電型の第3のトランジスタを形成する工程と
を更に有することを特徴とする半導体装置の製造方法。 - 請求項5又は6記載の半導体装置の製造方法において、
前記第2のウェルと前記第3のウェルとの間に、前記半導体基板に電気的に接続された前記第1導電型の基板タップ領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2012147400A JP2014011336A (ja) | 2012-06-29 | 2012-06-29 | 半導体装置及びその製造方法 |
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JP2012147400A JP2014011336A (ja) | 2012-06-29 | 2012-06-29 | 半導体装置及びその製造方法 |
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JP2014011336A true JP2014011336A (ja) | 2014-01-20 |
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JP2012147400A Pending JP2014011336A (ja) | 2012-06-29 | 2012-06-29 | 半導体装置及びその製造方法 |
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JP (1) | JP2014011336A (ja) |
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-
2012
- 2012-06-29 JP JP2012147400A patent/JP2014011336A/ja active Pending
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