JPS62155555A - 相補型ｍｏｓトランジスタ - Google Patents
相補型ｍｏｓトランジスタInfo
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- JPS62155555A JPS62155555A JP60205660A JP20566085A JPS62155555A JP S62155555 A JPS62155555 A JP S62155555A JP 60205660 A JP60205660 A JP 60205660A JP 20566085 A JP20566085 A JP 20566085A JP S62155555 A JPS62155555 A JP S62155555A
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- Japan
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- well
- substrate
- latch
- channel transistor
- channel
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯ３ＩＣの構造に関するもので、特に０Ｍ
Ｏ３のラフチアツブを抑止する構造に関するものである
。
Ｏ３のラフチアツブを抑止する構造に関するものである
。
相補型ＭＯＳトランジスタにおいて、ラッチアップパス
に逆バイアスされた３個以上のＰＮ接合を設けることに
よって、ラッチアンプが生じないようにしたものである
。
に逆バイアスされた３個以上のＰＮ接合を設けることに
よって、ラッチアンプが生じないようにしたものである
。
０ＭＯ３ＩＣはその構造上、寄生サイリスクＰ” （Ｐ
チャンネルＦＥＴのソース） −Ｎ−（Ｎ基板またはＮ
ウェル）−Ｐ−（ＰウェルまたはＰ基板）−Ｎ” （Ｎ
チャンネルＦＥＴのソース）を有しており、素子が微細
化するにつれて、この寄生サイリスクがオンしやすくな
ってきている。
チャンネルＦＥＴのソース） −Ｎ−（Ｎ基板またはＮ
ウェル）−Ｐ−（ＰウェルまたはＰ基板）−Ｎ” （Ｎ
チャンネルＦＥＴのソース）を有しており、素子が微細
化するにつれて、この寄生サイリスクがオンしやすくな
ってきている。
例えば、Ｎｌｌ板台ウェル方式場合、ＰチャンネルＦＥ
ＴのドレインであるＰ９拡散層の電位が、Ｎ基板より高
くなれば、Ｎ基板へ正孔が注入され、横型ＰＮＰバイポ
ーラトランジスタ（Ｐ＋拡散層−Ｎ基板−Ｐウェル）が
オンしＰウェルへ正札が流れる。その結果Ｐウェルの電
位が上昇し、ＮチャンネルＦＥＴのソースのＮ゛拡散層
から電子がＰウェル中に注入される。この正札と電子の
流れによりＮ基板Ｐウェル間の逆バイアス状態が順方向
へ変化し寄生サイリスクがオンする。
ＴのドレインであるＰ９拡散層の電位が、Ｎ基板より高
くなれば、Ｎ基板へ正孔が注入され、横型ＰＮＰバイポ
ーラトランジスタ（Ｐ＋拡散層−Ｎ基板−Ｐウェル）が
オンしＰウェルへ正札が流れる。その結果Ｐウェルの電
位が上昇し、ＮチャンネルＦＥＴのソースのＮ゛拡散層
から電子がＰウェル中に注入される。この正札と電子の
流れによりＮ基板Ｐウェル間の逆バイアス状態が順方向
へ変化し寄生サイリスクがオンする。
ＮチャンネルＦＥＴのドレインであるＮ＋拡散層の電位
がＰウェルより低くなった場合はＰウェル中へ電子が注
入され、縦型ＮＰＮバイポーラトランジスタ（Ｎ”拡散
層−Ｐウェル−Ｎ−基板）がオンしＮ基板中へ電子が流
れる。その結果Ｎ基板の電位が低下し、ＰチャンネルＦ
ＥＴのソースのＰ゛拡散層からＮ基板中へ正孔が注入さ
れる。
がＰウェルより低くなった場合はＰウェル中へ電子が注
入され、縦型ＮＰＮバイポーラトランジスタ（Ｎ”拡散
層−Ｐウェル−Ｎ−基板）がオンしＮ基板中へ電子が流
れる。その結果Ｎ基板の電位が低下し、ＰチャンネルＦ
ＥＴのソースのＰ゛拡散層からＮ基板中へ正孔が注入さ
れる。
この電子と正札の流れにより上記と同様に寄生サイリス
クがオンする。
クがオンする。
このラッチアップ現象を抑止するために、現在、エビ基
板の使用キャリア・キラー、キャリア吸収層などの構造
上の変更をおこなうことがなされているが、コスト高や
工程の複雑さを招いている。
板の使用キャリア・キラー、キャリア吸収層などの構造
上の変更をおこなうことがなされているが、コスト高や
工程の複雑さを招いている。
この発明は、従来のＣ０Ｍ５プロセスを比較してそれ程
複雑にならないプロセスを用いてラッチアップ現象を抑
止するＣＭＯ３構造を提供しようとするものである。
複雑にならないプロセスを用いてラッチアップ現象を抑
止するＣＭＯ３構造を提供しようとするものである。
本発明の０ＭＯ３の構造に於けるラッチバスには３つの
逆バイアスされた接合が存在するので、従来の構造の０
ＭＯ３に比較してラフチアツブが生じにくくなっている
。
逆バイアスされた接合が存在するので、従来の構造の０
ＭＯ３に比較してラフチアツブが生じにくくなっている
。
本発明のＣＭＯ５構造の製造方法を簡単に述べる。
Ｐ−基板１内にＰ”を８００ｋｅｙの加速電圧で２Ｘ１
０１２個／ｃｍ”打ち込んだ後、１０５０℃で３０時間
アニールして深さ３．５μｍのＮ−ウェル２と３を形成
する。（第２図） Ｎ−ウェル２はそのままにして、Ｎ−ウェル３にはＢ１
を５５０ｋｅｖの加速電圧で８Ｘ１０”個／ ａｍ ’
打ち込み、１０００℃で３０分アニールして１．５μｍ
の深さのＰ−ウェル４を形成する（第３図）このＰ−ウ
ェル４はＰ−基板１とはＮ−ウェル３を介して電気的に
分離されていなければならない。
０１２個／ｃｍ”打ち込んだ後、１０５０℃で３０時間
アニールして深さ３．５μｍのＮ−ウェル２と３を形成
する。（第２図） Ｎ−ウェル２はそのままにして、Ｎ−ウェル３にはＢ１
を５５０ｋｅｖの加速電圧で８Ｘ１０”個／ ａｍ ’
打ち込み、１０００℃で３０分アニールして１．５μｍ
の深さのＰ−ウェル４を形成する（第３図）このＰ−ウ
ェル４はＰ−基板１とはＮ−ウェル３を介して電気的に
分離されていなければならない。
チャンネルストッパ、ＬＯＧＯ３工程の後、Ｎ−ウェル
２内にＰチャンネルトランジスタを、Ｐ−ウェル４内に
Ｎチャンネルトランジスタを形成する。
２内にＰチャンネルトランジスタを、Ｐ−ウェル４内に
Ｎチャンネルトランジスタを形成する。
全てのＮウェルはＶＤＤの電源電圧に、そして全てのＰ
ウェル領域は接地電圧に接続されて、その結果第４図（
ｂ）に示されるように本発明の構造の０ＭＯ３に於ては
ランチアップバスの３つの接合が逆バイアスに保たれる
。
ウェル領域は接地電圧に接続されて、その結果第４図（
ｂ）に示されるように本発明の構造の０ＭＯ３に於ては
ランチアップバスの３つの接合が逆バイアスに保たれる
。
ラッチアップを生じさせないようにするために第１図に
示されううような０ＭＯ３の構造を採用し、（ｉ）Ｐチ
ャンネルトランジスＡが形成されているＮウェル２とＰ
ウェル４を内部に含むＮウェル３をＰ基板１を介して電
気的に分離させ、（ｉｉ）Ｎチャンネルトランジスタが
形成されているＰウェル４とＰ基板１とをＮウェル３を
介して電気的に分離させ、（ｉｉｉ ）それぞれのウェ
ル及び基板に所定の電圧を加え第４図（ｂ）に示される
ようにランチアップバス中の３つの接合に逆バイアスを
加えることによって、前記問題点を解決した。
示されううような０ＭＯ３の構造を採用し、（ｉ）Ｐチ
ャンネルトランジスＡが形成されているＮウェル２とＰ
ウェル４を内部に含むＮウェル３をＰ基板１を介して電
気的に分離させ、（ｉｉ）Ｎチャンネルトランジスタが
形成されているＰウェル４とＰ基板１とをＮウェル３を
介して電気的に分離させ、（ｉｉｉ ）それぞれのウェ
ル及び基板に所定の電圧を加え第４図（ｂ）に示される
ようにランチアップバス中の３つの接合に逆バイアスを
加えることによって、前記問題点を解決した。
本構造ではラフチアツブ耐性が向上する。第１図の例で
は、ＰチャンネルＦＥＴのドレイン８からランチアップ
トリガとして注入された正孔は、縦型ＰＮＰ ）ランリ
スクを通してＰ基板１へ流れるが、Ｐウェル４は基板１
とは分離されているため、このＰウェル４には流れ込ま
ずにＰ基板ｌで外部へ吸収されてしまう。またＮチャン
ネルＦＥＴのドレイン１０からラッチアップトリガとし
て注入された電子は、縦型ＮＰＮ Ｉ−ランリスクを通
して、Ｎウェル３へ流れるが、Ｐｃｈｌ−ランリスクが
形成されているＮウェル２は、このＮウェル３とは分離
されているため、Ｎウェル２には流れ込まずに、Ｎウェ
ル３で外部へ吸収される。このようにしてランチアップ
の発生がおさえられる。
は、ＰチャンネルＦＥＴのドレイン８からランチアップ
トリガとして注入された正孔は、縦型ＰＮＰ ）ランリ
スクを通してＰ基板１へ流れるが、Ｐウェル４は基板１
とは分離されているため、このＰウェル４には流れ込ま
ずにＰ基板ｌで外部へ吸収されてしまう。またＮチャン
ネルＦＥＴのドレイン１０からラッチアップトリガとし
て注入された電子は、縦型ＮＰＮ Ｉ−ランリスクを通
して、Ｎウェル３へ流れるが、Ｐｃｈｌ−ランリスクが
形成されているＮウェル２は、このＮウェル３とは分離
されているため、Ｎウェル２には流れ込まずに、Ｎウェ
ル３で外部へ吸収される。このようにしてランチアップ
の発生がおさえられる。
以上の点を原理図で示したのが第４図である。
第４図（ａ）には従来の構造の０ＭＯ３のラッチアップ
パスが示されている。このラフチアツブパスＰ“Ｎ−Ｐ
−Ｎ＋は第５図における０ＭＯ３のＰチャンネルＦＥＴ
のソース１８−Ｎ基板１５−Ｐウェル１６−Ｎチャンネ
ルＦＥＴのドレイン２３のパスに対応する。この３つの
ＰＮ接合のうち逆バイアスのかかっているものは、Ｎ基
板１５とＰウェル１６間の接合のみである。（第４図（
ａ）に於て○印で示される接合） −力木発明のＣＭＯ５のラッチアップパスＰ“Ｎ −Ｐ
−Ｎ −Ｐ −Ｎ ”は、第１図におけるＣＭＯＳの
ＰチャンネルＦＥＴのドレイン８−Ｎ−ウェル２−Ｐ−
−板１−Ｎ−ウェル３−Ｐ−ウェル４−ＮチャンネルＦ
ＥＴのドレイン１２に対応している。このパスにある５
つの接合のうち、Ｎ−ウェル２とＰ−−板１との接合、
Ｐ−基基板色Ｎ−ウェル３の接合及びＰ−ウェル４とＮ
チャンネルＦＥＴのドレイン１２との３つの接合が逆バ
イアスとなっている。（第４図（ｂ）に於てＯ印で示さ
れる接合） 〔効果〕 ＣＭＯ５ＩＣでは、チップ外部からの雑音電流がランチ
アップトリガの主な要因となるが、本発明の構造のＣＭ
Ｏ５ＶＬＳＩを入出力回路に適用すればチップ面積のわ
ずかな増大のみでランチアンプ強度を充分に大きくでき
る。しかもその製造行程はウェルを一つ余分に製造する
行程が入るのみで従来のものに比較してそれ程複雑な行
程になることはない。
パスが示されている。このラフチアツブパスＰ“Ｎ−Ｐ
−Ｎ＋は第５図における０ＭＯ３のＰチャンネルＦＥＴ
のソース１８−Ｎ基板１５−Ｐウェル１６−Ｎチャンネ
ルＦＥＴのドレイン２３のパスに対応する。この３つの
ＰＮ接合のうち逆バイアスのかかっているものは、Ｎ基
板１５とＰウェル１６間の接合のみである。（第４図（
ａ）に於て○印で示される接合） −力木発明のＣＭＯ５のラッチアップパスＰ“Ｎ −Ｐ
−Ｎ −Ｐ −Ｎ ”は、第１図におけるＣＭＯＳの
ＰチャンネルＦＥＴのドレイン８−Ｎ−ウェル２−Ｐ−
−板１−Ｎ−ウェル３−Ｐ−ウェル４−ＮチャンネルＦ
ＥＴのドレイン１２に対応している。このパスにある５
つの接合のうち、Ｎ−ウェル２とＰ−−板１との接合、
Ｐ−基基板色Ｎ−ウェル３の接合及びＰ−ウェル４とＮ
チャンネルＦＥＴのドレイン１２との３つの接合が逆バ
イアスとなっている。（第４図（ｂ）に於てＯ印で示さ
れる接合） 〔効果〕 ＣＭＯ５ＩＣでは、チップ外部からの雑音電流がランチ
アップトリガの主な要因となるが、本発明の構造のＣＭ
Ｏ５ＶＬＳＩを入出力回路に適用すればチップ面積のわ
ずかな増大のみでランチアンプ強度を充分に大きくでき
る。しかもその製造行程はウェルを一つ余分に製造する
行程が入るのみで従来のものに比較してそれ程複雑な行
程になることはない。
第１図は本発明の０ＭＯ３の構造を示す図である。
第２図、第３図は、本発明の０ＭＯ３の製造行程の中間
状態を示す図である。 第４図（ａ）は従来の０ＭＯ３のラッチアップパスを説
明する図である。 第５図は従来の０ＭＯ３の構造を示す図である。 １・・・Ｐ＋基板、 ２・・・Ｎ−ウェル３・・・Ｎ
−ウェル、 ４・・・Ｐ−ウェル５・・・Ｎ゛コンタ
クト領 域・・・ソース、 ７・・・ゲート８・・・ドレ
イン ９・・・Ｐ１コンタクト領域 １０・・・ソース、 １１・・・ゲート１２・・・
ドレイン １３・・・Ｐ゛コンタクト領 域４・・・Ｎ＋コンタクト領域 １５・・・Ｎ基板、 １６・・・Ｐウェル１７・・
・Ｎ゛コンタクト領 域８・・・ソース、 １９・・・ゲート２０・・・
ドレイン、 ２１・・・ソース２２・・・ゲート、
２３・・・ドレイン２４・・・Ｐ＋コンタクト領域
状態を示す図である。 第４図（ａ）は従来の０ＭＯ３のラッチアップパスを説
明する図である。 第５図は従来の０ＭＯ３の構造を示す図である。 １・・・Ｐ＋基板、 ２・・・Ｎ−ウェル３・・・Ｎ
−ウェル、 ４・・・Ｐ−ウェル５・・・Ｎ゛コンタ
クト領 域・・・ソース、 ７・・・ゲート８・・・ドレ
イン ９・・・Ｐ１コンタクト領域 １０・・・ソース、 １１・・・ゲート１２・・・
ドレイン １３・・・Ｐ゛コンタクト領 域４・・・Ｎ＋コンタクト領域 １５・・・Ｎ基板、 １６・・・Ｐウェル１７・・
・Ｎ゛コンタクト領 域８・・・ソース、 １９・・・ゲート２０・・・
ドレイン、 ２１・・・ソース２２・・・ゲート、
２３・・・ドレイン２４・・・Ｐ＋コンタクト領域
Claims (1)
- 夫々第１導電型と第２導電型のチャンネルを有するＭＯ
Ｓトランジスタが逆バイアスされた３個以上のＰＮ接合
によって分離されていることを特徴とする相補型ＭＯＳ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205660A JPS62155555A (ja) | 1985-09-18 | 1985-09-18 | 相補型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205660A JPS62155555A (ja) | 1985-09-18 | 1985-09-18 | 相補型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155555A true JPS62155555A (ja) | 1987-07-10 |
Family
ID=16510575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205660A Pending JPS62155555A (ja) | 1985-09-18 | 1985-09-18 | 相補型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155555A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
| JPH02305469A (ja) * | 1989-05-19 | 1990-12-19 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| GB2269049A (en) * | 1992-07-13 | 1994-01-26 | Samsung Electronics Co Ltd | Semiconductor memory device |
| JPH06314773A (ja) * | 1993-03-03 | 1994-11-08 | Nec Corp | 半導体装置 |
| US6451640B1 (en) | 1996-12-20 | 2002-09-17 | Nec Corporation | Semiconductor device having NMOS and PMOS transistors on common substrate and method of fabricating the same |
| JP2005072566A (ja) * | 2003-08-06 | 2005-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2007281147A (ja) * | 2006-04-05 | 2007-10-25 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体集積回路装置 |
| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2014027111A (ja) * | 2012-07-26 | 2014-02-06 | Fujitsu Semiconductor Ltd | 半導体装置およびその駆動方法 |
-
1985
- 1985-09-18 JP JP60205660A patent/JPS62155555A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
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| JP2567701B2 (ja) * | 1989-05-19 | 1996-12-25 | 三洋電機株式会社 | 半導体装置の製造方法 |
| GB2269049A (en) * | 1992-07-13 | 1994-01-26 | Samsung Electronics Co Ltd | Semiconductor memory device |
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| JP2014011336A (ja) * | 2012-06-29 | 2014-01-20 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2014027111A (ja) * | 2012-07-26 | 2014-02-06 | Fujitsu Semiconductor Ltd | 半導体装置およびその駆動方法 |
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