JPS63304661A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＣＭＯＳタイプの半導体集積回路における
ラッチアップ防止に関するものである。

〔従来の技術〕

第８図はｎチャネルＭＯ３）ランジスタとｐチャネル間
Ｏ３）ランジスタの両方を使った従来のＣＭＯ’Ｓ回路
を表わす断面図、第９図はその平面図である。ここでは
、ｐ型半導体基板１７上にｎウェル領域１５及びｐウェ
ル領域１６を形成し、ｎウェル領域１５は電源電圧レベ
ルに、ｐウェル領域１６はグランドレベルに電圧固定を
した場合について説明する。第８図及び第９図において
、１はｐチャネル間Ｏ３）ランジスタ、５はそのゲート
電極、７はソース電極、８はドレイン電極、２はｎチャ
ネルＭＯ３）ランジスタ、６はそのゲート電極、９はド
レイン電極、１０はソース電極である。一般の０Ｍ０３
回路では、ｐチャネル間Ｏ３）ランジスタ１のソース電
極７は電源電圧であるＶｃｃ端子に接続されており、ｎ
チャネルＭＯＳトランジスタ２のソース電極１０はグラ
ンド端子に接続されている。３及び４はガードバンドと
呼ばれるもので、ウェルの電圧固定の働きをしている。

ｎウェル１５用のガードバンド３はｎ＋拡散層１１から
なりＶｃｃ端子に接続されており、ｐウェル１６用のガ
ードバンド４はｐ４拡散層１２からなりグランド端子に
接続されている。１４は選択的に形成された厚い酸化膜
であり、ｎウェル領域１５とｐウェル領域１６はデバイ
スの表面で厚い酸化膜１４により分離されている。

次に動作について説明する。

ｎチャネルＭＯ３）ランジスタ１とｐチャネル間Ｏ３）
ランジスタ２の両方を使う０Ｍ０３回路においては、第
１１図及び第１２図に示すように、寄生的にサイリスタ
が形成されていることになり、０Ｍ０３回路に何らかの
雑音が流入してきた場合、それが引き金となって、サイ
リスタが動作し、過電流によってデバイスが破壊される
というラッチアップ現象が発生する。

ここで、ランチアンプ現象のメカニズムについて説明す
る。第１２図において、例えば、抵抗Ｒ４′の一端であ
るノードＮ３に負の雑音が印加されると、まずトランジ
スタＴｒ、３のベース・エミッタが順バイアスとなって
トランジスタＴｒ、３がオン状態となり、抵抗Ｒ１を通
ってＶ　ｃｃ−Ｔ　ｒ、　３−ノードＮ３の経路で電流
が流れる（経路■）。

そして抵抗Ｒ１のために電圧降下が起こり、ノードＮ１
の電圧が下がって、トランジスタＴｒ、１のベース・エ
ミッタが順バイアスとなり、これよってトランジスタＴ
ｒ、１がオン状態となって、Ｖｃｃ＝　Ｔｒ、　１−　
Ｖ　ｓｓの経路で電流が流れる（経路■）。

これによって、ノードＮ２の電圧が高くなって、トラン
ジスタＴｒ、２のベース・エミッタが順バイアスとなり
、トランジスタＴｒ、２がオン状態となる。これによっ
てＶ　ｃｃ−４Ｔ　ｒ、　２→■ＳＳの経路で電流が流
れる（経路■）。このため、さらにノードＮ１の電圧が
下がってトランジスタＴｒ、１がさらにオン状態となっ
て経路■の電流が増えるというように増々電流が流れる
ようになって、ついにはデバイスの破壊に至る。

このラッチアップ現象を防ぐためには、ノードＮ１の電
圧降下を小さくすること、及びノードＮ２の電圧の浮き
上がりを小さくすることが必要であり、そのためには抵
抗Ｒ１及び抵抗Ｒ２の値を小さくすることが必要である
。又、第１１図において、ｎウェル領域内のｐチャネル
間Ｏ３）ランジスタのソースであるｐ＋拡散領域とｐウ
ェル領域との距離ｄの値を大きくすると、ｐｎｐ）ラン
ジスタＴｒ、１の電流増幅率が下がるので、ラッチアッ
プを防ぐ有効手段となる。

そして、第８図及び第９図に示すような構造の０Ｍ０３
回路においては、各ウェルの隣接部分に、ウェル領域と
同−導電形の拡散層によるガードバンドが設けであるの
で、半導体基板の表面においては、ウェル領域の電圧固
定がなされており、ラッチアップに対する防止対策は一
応なされている。

また、ラッチアップ防止の従来例として第１０図に示す
ような構成のものもある。これは「第２９回応用物理学
関係連合講演会Ｊ　２ｐ−３−８１９８２年４月に発表
されたもので、ｎウェル領域１５とｐウェル領域１６を
分離している所に、溝１３を掘って絶縁分離を行なった
ものである。このような構造にすることで実質的に寄生
ｐｎｐ）ランジスタの電流増幅率が下がり、ラッチアッ
プ防止の有効手段となっている。

〔発明が解決し、ようとする問題点〕

従来の半導体集積回路は以上のように構成されているの
で、次のような問題点があった。

まず、第８図及び第９図に示す構造では、ウェルの電圧
固定が基板の表面でしかなされておらず、深さ方向には
電圧固定の効果が薄い。実際のラッチアップ動作におい
ては、深さ方向の抵抗が存在することにより寄生ｐｎｐ
）ランジスタＴｒ、１がオン状態となってしまうから、
これでは高いラッチアップ耐量は望めない。ラッチアッ
プ耐量を上げようとすると、ｐチャネル素子とｎチャネ
ル素子の分離幅を広げて寄生ｐｎｐ）ランジスタＴｒ。

１の電流増幅率を下げる必要があった。

また、第１０図に示す構造においても、溝によるウェル
領域の絶縁分離によって寄生ｐｎｐトランジスタＴｒ、
１の電流増幅率は下げられているものの、ウェル領域の
電圧固定は基板の表面でしかなされておらず、ランチア
ンプ防止としては万全ではない。さらにこの構造をとっ
た場合、素子分離用の溝の深さをウェル領域より深くし
てはじめて効果が現われるものであるので、そのために
素子分離幅を小さくしたままウェル領域より深い溝を掘
ることが必要であるが、それが困難であるという問題点
と、通常のデバイス形成においてはウェル領域よりも深
い溝を形成する工程はなく素子分離用のために新しくプ
ロセス工程を追加する必要があるという問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、寄生ｐｎｐ）ランジスタの電流増幅率を下げ
、さらに実質的なウェル抵抗を小さくして、ランチアッ
プ耐量を向上できる半導体集積回路を得ることを目的と
する。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路は、ウェル領域に設けら
れた電圧固定用のガードバンド部に溝を形成し、溝のト
ランジスタ部側の側壁にウェル領域と同一導電形の拡散
層を形成し、溝の反対側の側壁から底面にかけて絶縁層
を形成したものである。

〔作用〕

この発明においては、ウェル領域のガードバンド部に溝
が形成され、政情のトランジスタ部側とは反対側の側壁
及び底面に絶縁層が形成されるため、深さ方向の絶縁分
離がなされて、寄生ｐｎｐトランジスタの電流増幅率が
下がることとなり、さらに溝のトランジスタ部側の側壁
に拡散層が形成されるため、ウェルの深い部分まで確実
に電圧固定がなされて、寄生抵抗が実質的に下がること
となり、ラッチアップ耐量を大幅に向上することができ
る。

〔実施例〕

第１図はこの発明の第１の実施例による半導体集積回路
を示す断面図、第２図はその平面図である。ここでは、
ｐ型半導体基板１７上にｎウェル領域１５を形成し、ｎ
ウェル領域１５の基板１７との境界部に設けられたガー
ドハンド３の部分に溝を形成し、ｎウェル領域１５を電
源電圧Ｖｃｃレベルに電圧固定を行ない、ｐ型半導体基
板１７をグランドレベルに電圧固定をした場合について
説明する。第１図及び第２図において、１はｎウニル領
域１５内に形成されたｐチャネルＭＯ３）ランジスタ、
５はそのゲート電極、７はソース電極、８はドレイン電
極、２はｐ型半導体基板１７上に形成されたｎチャネル
ＭＯ３）ランジスタ、６はそのゲート電極、９はドレイ
ン電極、１０はソース電極である。一般に０ＭＯ３，回
路の多くでは、ｐチャネルＭＯ３）ランジスタ１のソー
ス電極７は電源電圧であるＶｃｃ端子に接続されており
、ｎチャネルＭＯ３）ランジスタ２のソース電極１０は
グランド端子に接続されている。３及び４はガードバン
ドであり、これはウェル領域の電圧固定の働きをしてい
る。ｎウェル領域１５に形成されたガードバンド３には
清が形成されており、その溝の側壁のウェルの境界に近
い側と底面部には選択的に厚い酸化膜１４が形成され、
反対側（トランジスタ１側）の側壁にはｎ＋拡散層１１
が形成されている。そのｎ゛拡散層１１は電源電圧であ
るＶｃｃ端子に接続されている。ｐ型半導体基板１７上
に形成されたガードバンド４にはｐ＋拡散層１２が形成
されており、そのｐ＋拡散層１２はグランド端子に接続
されている。

ｎチャネルＭＯ３）ランジスタ２とｐチャネルＭＯ３）
ランジスタ１とから構成されるＣＭＯ３回路において発
生するラッチアップ現象については、従来例で説明した
通りである。第１１図及び第１２図に示すランチアンプ
の発生メカニズムにおいて、ラフチアツブの防止策とし
て、具体的にはウェル領域の寄生抵抗Ｒ１及びＲ３の値
を小さくすることと、寄生ｐｎｐ）ランジスタＴｒ、１
の電流増幅率を下げることの２つのポイントがあるが、
第１図及び第２図に示すような構成になる本実施例の半
導体集積回路では、まず、ｎチャネル素子領域とｐチャ
ネル素子領域が溝の側壁に形成さた絶縁層により素子分
離されているため、寄生ｐｎｐトランジスタＴｒ、１の
電流増幅率が低くなり、さらにｎウェル領域１５の電圧
固定が深さ方向にもなされているため、実質的な寄生抵
抗Ｒ１も小さくなっている。そのため、第１２図におけ
るノードＮ１の電圧降下が生じにくり、寄生ｐｎｐトラ
ンジスタＴｒ、１はオンしにく（、さらに仮りにオン状
態となったにしてもトランジスタＴｒ。

１の電流増幅率が低くなっているので、経路■を流れる
電流が小さく、寄生ｎｐｎ）ランジスタＴｒ、２をオン
状態にするまでには至らない。

このように本実施例では、２段構えでラッチアップの防
止対策がなされているため、ラッチアップは非常に起こ
りにく（なる。またこの構造では、寄生抵抗Ｒ３は小さ
くなっていないが、トランジスタＴｒ、１はオンしにク
ク、仮りにオン状態となっても電流が流れにくく、トラ
ンジスタＴｒ、２がオン状態にならないので、高ラッチ
アップ耐量のデバイス形成が可能である。

さらに、本実施例の大きな利点として次のようなことが
ある。即ち、高集積化が進む最近の記憶素子においては
、メモリセル間に溝を掘って、溝掘り分離を行なうプロ
セスが導入されているが、本実施例はその製造プロセス
を応用することができ、容易に形成することができる。

特に、分離併合形セルに溝の側壁を酸化する工程を加え
たメモリセル構造（ＩＥＤＭ’８６．６・５１ｐ１４４
）を持つダイナミック・ランダム・アクセス・メモリに
おいては、本実施例の構造を形成するプロセス工程とメ
モリセルを形成するプロセス工程とが同一であるので、
新しくプロセス工程を増すことなく、容易に形成するこ
とができる。

第３図及び第４図はこの発明の第２の実施例による半導
体集積回路を示す断面図及び平面図である。本実施例は
、上記第１の実施例がｐ型半導体基板上にｎウェル領域
を形成し、ｎウェル領域の周囲に設けられたガードハン
ドに溝を形成したのと異なり、ｎ型半導体基板１８上に
ｐウェル領域１６を形成し、ｐウェル領域１６の基板１
８との境界部に設けられたガードパント４に溝を形成し
たものである。これによっても、第１２図に示す寄生ｐ
ｎｐトランジスタＴｒ、１の電流増幅率が低く抑えられ
、さらに寄生抵抗Ｒ３が小さくなるので、ラッチアップ
は発生しない。

第５図はこの発明の第３の実施例による半導体集積回路
を示す。これはｐ型半導体基板上１７上に、ｎウェル領
域１５及びｐウェル領域１６を形成し、双方のウェル領
域の周囲に形成されたガードバンド３．４の両方に溝を
形成したものであり、これによればさらにラッチアップ
を発生しにくくできる。

また第６図及び第７図はこの発明の第４及び第５の実施
例による半導体集積回路を示す。これらはｐ型半導体基
板１７上にｎウェル領域１５及びｐウェル領域１６を形
成し、双方のウェル領域の境界部に形成されたガードバ
ンド３，４の一方に溝を形成したものであり、これによ
ってもラッチアップの発生を防止できる。

なお、上記第３．第４．第５の実施例に示すような２種
類のウェル領域を形成した場合では、半導体基板にｎ型
を使用しても全（同じ効果が得られる。

また、上記実施例では、ｎウェル領域が電源電圧レベル
に固定された場合について述べたが、これは電源電圧よ
り高いレベルに電圧固定されていても良く、また、ｐウ
ェル領域もしくはｐ型半導体基板がグランドレベルに電
圧固定された場合について述べたが、これはグランドレ
ベルより低い基板電圧レベルに電圧固定されていても良
い。

また、上記実施例では、ガードバンド部に形成された溝
の深さがウェル領域の深さと同程度の場合について説明
したが、ウェル領域の深さより浅い溝を形成した場合で
も深い溝を形成した場合よりは小さいがラッチアップ防
止の効果を十分に得ることができる。

〔発明の効果〕

以上のようにこの発明の半導体集積回路によれば、ＣＭ
Ｏ３回路におけろウェル電圧固定用のガードハンド部に
溝を形成し、溝の一方の側壁及び底面に絶縁膜を形成し
て寄生ｐｎｌ））ランジスタの電流増幅率を下げ、溝の
他方の側壁にウェル電圧固定用の拡散層を設けてウェル
の深い部分まで電圧固定を行うようにしたので、ＣＭＯ
３回路に発生するランチアップ現象を防止でき、信頼性
の高いデバイスを得ることができる効果がある。

【図面の簡単な説明】

第１図及び第２図はこの発明の第１の実施例による半導
体集積回路を示す断面図及び平面図、第３図及び第４図
はこの発明の第２の実施例による半導体集積回路を示す
断面図及び平面図、第５図。 第６図、第７図はそれぞれこの発明の第３．第４゜第５
の実施例による半導体集積回路を示す断面図、第８図及
び第９図は従来の半導体集積回路を示す断面図及び平面
図、第１０図は従来の半導体集積回路の他の例を示す断
面図、第１１図、第１２図はそれぞれＣＭＯＳタイプの
半導体集積回路におけるラッチアップ現象を説明するた
めの図である。 図において、１はｐチャネルＭＯ３）ランジスタ、２は
ｎチャネルＭＯ３）ランジスタ、３，４は電圧固定用の
ガードハンド、５．６はゲート電極、７，１０はソース
電極、８．９はドレイン電極、１１はｎ′″拡散層、１
２はｐ＋拡散層、１３は溝による絶縁分離領域、１４は
厚い酸化膜、１５はｎウェル領域、１６はｐウェル領域
、１７はｐ型半導体基板、１８はｎ型半導体基板、Ｒ１
−Ｒ４，Ｒ４’は寄生抵抗、Ｔｒ、１は寄生ｐｎｐ）ラ
ンジスタ、Ｔｒ、　２　、　Ｔｒ、　３は寄生ｎｐｎ）
ランジスタである。 なお図中同一符号は同−又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）第１導電形の半導体基板上に位置する第１及び第
   ２導電形の２つのウェル領域の各々内に、あるいは上記
   基板と一体の半導体基板領域及び第２導電形の１つのウ
   ェル領域の各々内に、トランジスタ部を、及び両領域の
   境界近傍にて電圧固定用のガードバンド部を形成してな
   るＣＭＯＳタイプの半導体集積回路において、 上記２つの素子形成領域のうちの１つのウェル領域のガ
   ードバンド部に溝を形成し、 該溝の上記トランジスタ部側の側壁に、上記ウェル領域
   と同一導電形の導電領域を形成し、上記溝の上記トラン
   ジスタ部とは反対側の側壁及び底面に絶縁層を形成して
   なることを特徴とする半導体集積回路。
2. （２）上記溝の側壁に設けられた導電領域は、その不純
   物濃度が上記ウェル領域の不純物濃度より高いことを特
   徴とする特許請求の範囲第１項記載の半導体集積回路。
3. （３）上記第１及び第２導電形の一方はｎ型、他方はｐ
   型であり、ｎ型導電形のウェル領域又は半導体基板領域
   は電源電圧レベル又は電源電圧より高い電圧レベルに電
   圧固定され、ｐ型導電型のウェル領域又は半導体基板領
   域はグランドレベル又はグランドレベルより低い電圧レ
   ベルに電圧固定されていることを特徴とする特許請求の
   範囲第１項又は第２項記載の半導体集積回路。
4. （４）上記溝は、ダイナミック・ランダム・アクセス・
   メモリにおけるメモリセル製造プロセスと同じ工程で形
   成されることを特徴とする特許請求の範囲第１項ないし
   第３項のいずれかに記載の半導体集積回路。