JPS6197858A - 半導体装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims description 12
- 230000002265 prevention Effects 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 244000145845 chattering Species 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く 産業上の利用分野 〉
この発明は相補形ＭＯＳトランジスタのラッチアップ防
止装置に係り、詳しくは、相補形ＭＯＳトランジスタの
ソース、ドレイン間に不所望の過大電流が流れる、いわ
ゆるラッチアップ現象を防止するためのラッチアップ防
止装置に関する。
止装置に係り、詳しくは、相補形ＭＯＳトランジスタの
ソース、ドレイン間に不所望の過大電流が流れる、いわ
ゆるラッチアップ現象を防止するためのラッチアップ防
止装置に関する。
〈 従来技術 〉
近年、半導体製造技術の進歩により、単一の半導体基板
に多数の論理素子が集積されるようになると、各論理素
子の消費電力の減少を図る必要が増大し、電力の少ない
相補形ＭＯＳトランジスタ（以下、Ｃ−ＭＯＳと略す）
により論理回路が構成されるようになってきた。
に多数の論理素子が集積されるようになると、各論理素
子の消費電力の減少を図る必要が増大し、電力の少ない
相補形ＭＯＳトランジスタ（以下、Ｃ−ＭＯＳと略す）
により論理回路が構成されるようになってきた。
先ず、半導体基板上に形成される、従前のＣ−ＭＯＳｈ
ランジスタの構造を第２図に基づいて説明すれば以下の
通りである。
ランジスタの構造を第２図に基づいて説明すれば以下の
通りである。
１は基準電圧の印加されたＮ形の基板であり、該基板１
の表面部にはＰ形のウェル２が一定の深さに形成されて
いる。基板１表面のウェル２どの境界には高濃度のＰ形
′不純物にてガードリング３が形成されており、ウェル
２内にはＮ形の不純物がドープされてソース領域４およ
びドレイン領域５が形成されている。これらソース領域
４およびドレイン領域５間のウェル表面部はチャンネル
領域となり、該チャンネル領域に絶縁層を介して対向す
るゲート電極６と共に、ＮチャンネルＭＯＳトランジス
タ７を構成している。
の表面部にはＰ形のウェル２が一定の深さに形成されて
いる。基板１表面のウェル２どの境界には高濃度のＰ形
′不純物にてガードリング３が形成されており、ウェル
２内にはＮ形の不純物がドープされてソース領域４およ
びドレイン領域５が形成されている。これらソース領域
４およびドレイン領域５間のウェル表面部はチャンネル
領域となり、該チャンネル領域に絶縁層を介して対向す
るゲート電極６と共に、ＮチャンネルＭＯＳトランジス
タ７を構成している。
一方、ウェル２近傍の基板表面には、Ｐ形不純物がドー
プされてドレイン領域８およびソース領域９が形成され
ており、これらドレイン領域８およびソース領域９間の
チャンネル領域に絶縁層を介して対向するゲート電極１
０と共にＰチャンネルＭＯＳトランジスタ１１を構成し
ている。これらＮチャンネルＭＯＳトランジスタフとＰ
チャネルＭＯＳトランジスタ１１とはＣ−ＭＯＳトラン
ジスタを構成しており、各領域が適宜接続されて論理回
路、例えば、インへ−夕等が構成される。
プされてドレイン領域８およびソース領域９が形成され
ており、これらドレイン領域８およびソース領域９間の
チャンネル領域に絶縁層を介して対向するゲート電極１
０と共にＰチャンネルＭＯＳトランジスタ１１を構成し
ている。これらＮチャンネルＭＯＳトランジスタフとＰ
チャネルＭＯＳトランジスタ１１とはＣ−ＭＯＳトラン
ジスタを構成しており、各領域が適宜接続されて論理回
路、例えば、インへ−夕等が構成される。
ところで、Ｃ−ＭＯＳトランジスタにあっては、Ｎ形の
基板１中にＰ形のウェル２が形成されるため、Ｐチャン
ネルＭＯＳトランジスタ１１のソース領域９と基板１お
よびＰ形のウェル２とでＰＮＰ接合が形成され、寄生ト
ランジスタ１２が構 □成される。基板１およびＰ形
のウェル２はＮチャンネルＭＯＳトランジスタ７のソー
ス領域４ともＮＰＮ接合を形成し、寄生トランジスタ１
３を構成する。一方、ＮチャンネルＭＯＳトランジスタ
７のドレイン領域５はＰ形のウェル２および基板１とと
もにＰＮＰ接合を形成して寄生トランジスタ１４を構成
するので、寄生トランジスタ１４に不所望の電流が流れ
ると、寄生トランジスタ１２．１３にて構成されるサイ
リスタにラッチアップ現象が発生し、大電流が流れる恐
れがあった。
基板１中にＰ形のウェル２が形成されるため、Ｐチャン
ネルＭＯＳトランジスタ１１のソース領域９と基板１お
よびＰ形のウェル２とでＰＮＰ接合が形成され、寄生ト
ランジスタ１２が構 □成される。基板１およびＰ形
のウェル２はＮチャンネルＭＯＳトランジスタ７のソー
ス領域４ともＮＰＮ接合を形成し、寄生トランジスタ１
３を構成する。一方、ＮチャンネルＭＯＳトランジスタ
７のドレイン領域５はＰ形のウェル２および基板１とと
もにＰＮＰ接合を形成して寄生トランジスタ１４を構成
するので、寄生トランジスタ１４に不所望の電流が流れ
ると、寄生トランジスタ１２．１３にて構成されるサイ
リスタにラッチアップ現象が発生し、大電流が流れる恐
れがあった。
そこで、従来のＣ−ＭＯＳトランジスタにおいては、ガ
ードリング３を形成し、ラッチアップ現象の発生を防止
せんとしていた。すなわち、高濃度のＰ形不純物のドー
プされているガードリング３は、ゲート電極６に接続さ
れている信号回路等にチャタリングが発生し、ドレイン
領域５が瞬時の間食電位になり、寄生トランジスタ１４
がＯＮになっても、ソース領域４が接地されているので
、これと接続されるガードリング３がＰ形のウェル２を
接地電位に保つよう働き、Ｐ形のウェル２と接地電位の
ソース領域４との間に寄生トランジスタ１３のベース・
エミー、タ間の障壁電圧以上の電位差が生にるのを抑制
する。さらに、ガードリング３は、ソース領域９とＰ形
のウェル２どの距離を増加させるので、寄生トランジス
タ１２のベース抵抗値を等測的に増大させることになり
、Ｐ形のウェル２の電位上昇の抑制とともにラッチアッ
プ現象の防止に寄与していた。
ードリング３を形成し、ラッチアップ現象の発生を防止
せんとしていた。すなわち、高濃度のＰ形不純物のドー
プされているガードリング３は、ゲート電極６に接続さ
れている信号回路等にチャタリングが発生し、ドレイン
領域５が瞬時の間食電位になり、寄生トランジスタ１４
がＯＮになっても、ソース領域４が接地されているので
、これと接続されるガードリング３がＰ形のウェル２を
接地電位に保つよう働き、Ｐ形のウェル２と接地電位の
ソース領域４との間に寄生トランジスタ１３のベース・
エミー、タ間の障壁電圧以上の電位差が生にるのを抑制
する。さらに、ガードリング３は、ソース領域９とＰ形
のウェル２どの距離を増加させるので、寄生トランジス
タ１２のベース抵抗値を等測的に増大させることになり
、Ｐ形のウェル２の電位上昇の抑制とともにラッチアッ
プ現象の防止に寄与していた。
従来のＣ−ＭＯＳトランジスタは上述のようにガードリ
ング３によりラッチアップ現象の防止を図っていたが、
それに加えてＰ形のウェル２の底面下に高濃度にＰ形不
純物をドープした埋込層を設け、Ｐ形のウェル２の電位
の安定化と、寄生トランジスタ１４のベース抵抗の増大
を図ることもしばしば行われていた。
ング３によりラッチアップ現象の防止を図っていたが、
それに加えてＰ形のウェル２の底面下に高濃度にＰ形不
純物をドープした埋込層を設け、Ｐ形のウェル２の電位
の安定化と、寄生トランジスタ１４のベース抵抗の増大
を図ることもしばしば行われていた。
〈 従来技術の問題点 〉
しかしながら、従来のＣ−ＭＯＳトランジスタのガード
リング３は広大なＰ形のウェル２全体の電位を安定化さ
せるには不充分であるうえ、ソース領域９をウェル２か
ら充分に離すためには、ガードリング３の幅を大きくし
なければならないので、各Ｃ−ＭＯＳトランジスタの基
板１に占める面積が犬きくなり、集積度が低下するとい
う問題点があった。さらに、ウェル２底面下に埋込層を
設けた構成にあっては、ウェル２の電位の安定化には寄
与するものの、基板１中にＰ形不純物を高濃度にドープ
するには、相当数の工程を要し、半導体装置の製造工程
が複雑化するという問題点があった。
リング３は広大なＰ形のウェル２全体の電位を安定化さ
せるには不充分であるうえ、ソース領域９をウェル２か
ら充分に離すためには、ガードリング３の幅を大きくし
なければならないので、各Ｃ−ＭＯＳトランジスタの基
板１に占める面積が犬きくなり、集積度が低下するとい
う問題点があった。さらに、ウェル２底面下に埋込層を
設けた構成にあっては、ウェル２の電位の安定化には寄
与するものの、基板１中にＰ形不純物を高濃度にドープ
するには、相当数の工程を要し、半導体装置の製造工程
が複雑化するという問題点があった。
〈 問題を解決するための手段 〉
この発明は上記従来技術に基づく、集積度の低下、さら
には製造工程の複雑化という問題点に着目してなされた
ものであり、第２導電形ＭＯＳトランジスタの形成され
る第１導電形の基板と第１導電形ＭＯＳトランジスタの
形成される第２導電形のウェルとの境界に、第２導電形
の不純物を高濃度にドープしたガードリングを形成し、
該ガードリングを深さ方向に貫通するゲートと、該ゲー
トを基板およびウェルから絶縁する絶縁層とを設け、ゲ
ートおよびガードリングを所定のバイアス電源に接続し
て相補形ＭＯ５トランジスタのラッチアップ防止装置を
構成することを要旨とする。
には製造工程の複雑化という問題点に着目してなされた
ものであり、第２導電形ＭＯＳトランジスタの形成され
る第１導電形の基板と第１導電形ＭＯＳトランジスタの
形成される第２導電形のウェルとの境界に、第２導電形
の不純物を高濃度にドープしたガードリングを形成し、
該ガードリングを深さ方向に貫通するゲートと、該ゲー
トを基板およびウェルから絶縁する絶縁層とを設け、ゲ
ートおよびガードリングを所定のバイアス電源に接続し
て相補形ＭＯ５トランジスタのラッチアップ防止装置を
構成することを要旨とする。
〈 作用 〉
上記構成に係るラッチアップ防止装置は、ガードリング
を深さ方向に貫通するゲートが、ウェルをソースとし、
ガードリングをドレインとするＭＯＳトランジスタを構
成するので、ウェルの深部において電圧の変化が生じ、
ゲートとウェル深部との間の電圧差が閾値以上になると
ウェル、ガードリング間にチャンネルが形成される。し
たがって、ガードリングを介して、バイアス電源と同電
位に保つことになるので、バイアス電源の電位を、基板
、ウェル、ウェル内のソース領域にて構成される寄生ト
ランジスタがＯＮすることのない値に選択することによ
り、ラッチアップ現象の発生を防止することができる。
を深さ方向に貫通するゲートが、ウェルをソースとし、
ガードリングをドレインとするＭＯＳトランジスタを構
成するので、ウェルの深部において電圧の変化が生じ、
ゲートとウェル深部との間の電圧差が閾値以上になると
ウェル、ガードリング間にチャンネルが形成される。し
たがって、ガードリングを介して、バイアス電源と同電
位に保つことになるので、バイアス電源の電位を、基板
、ウェル、ウェル内のソース領域にて構成される寄生ト
ランジスタがＯＮすることのない値に選択することによ
り、ラッチアップ現象の発生を防止することができる。
さらに、ウェルを貫通するゲートを被う絶縁層がＰウェ
ルに深く位置するので、仮に、寄生トランジスタがＯＮ
Ｌ、ても、８２導電形ＭＯ５トランジスタのソース領域
から供給される電流の通路が狭小になる。このことは、
寄生トランジスタに供給されるベース電流が制限される
ことになり、ウェルからバイケス電源への電流通路の形
成とともに、一旦、ＯＮＩ、た寄生トランジスタを再び
ＯＦＦすることになる。
ルに深く位置するので、仮に、寄生トランジスタがＯＮ
Ｌ、ても、８２導電形ＭＯ５トランジスタのソース領域
から供給される電流の通路が狭小になる。このことは、
寄生トランジスタに供給されるベース電流が制限される
ことになり、ウェルからバイケス電源への電流通路の形
成とともに、一旦、ＯＮＩ、た寄生トランジスタを再び
ＯＦＦすることになる。
〈 実施例 〉
続いて、第１図および第３乃至第４図に基き、この発明
の第１実施例を説明する。なお同図中、従来技術に関し
説明した第１図中のＣ−ＭＯＳ トランジスタと同一構
成部分には、同一符号のみ付して、その詳細な説明は簡
略のために省略する。
の第１実施例を説明する。なお同図中、従来技術に関し
説明した第１図中のＣ−ＭＯＳ トランジスタと同一構
成部分には、同一符号のみ付して、その詳細な説明は簡
略のために省略する。
第１図およびその一部を拡大図示する第４図において、
２１はＰ形不純物を高濃度にドープしたカードリングで
あり、該ガードリング２１の中央部には環状のモート２
２が画成されており、該モート２２の深さは、ガードリ
ング２１のそれより深い。モート２２には、第３図に詳
示されているように、複数のポリシリコンゲート２３が
間隔をおいて埋設されており、全てのポリシリコンゲー
ト２３はガードリング２１に接続されるとともに、互い
にポリシリコンの接続！！２４に連結されている。各ポ
リシリコンゲート２３はモート２２内の二酸化シリコン
層２５により基板１およびウェル２から絶縁されており
、ポリシリコンゲート２３は接地（ＶＳＳ）されている
、したがって、ポリシリコンゲート２３はウェル２およ
びガードリング２１と共にＰチャンネルＭＯＳトランジ
スタ２６のソース領域を形成するのに足りればよく、従
来のガードリング３に比べ狭小で足りる。ガードリング
２１には、さらにバックバイアス発生器２７・が接続さ
れており、バックバイアス発生器２７はドレイン領域５
に印加される不所望の負電圧以下の電圧を発生させ、ガ
ードリング２１に印加する。例えば、チャタリング等の
影響でドレイン領域５に一３ｖ程度の負電圧が印加され
ると予想されるならば、バックバイアス発生器２７では
一３Ｖ以下の電圧をガードリングに印加できるよう設定
すればよい。
２１はＰ形不純物を高濃度にドープしたカードリングで
あり、該ガードリング２１の中央部には環状のモート２
２が画成されており、該モート２２の深さは、ガードリ
ング２１のそれより深い。モート２２には、第３図に詳
示されているように、複数のポリシリコンゲート２３が
間隔をおいて埋設されており、全てのポリシリコンゲー
ト２３はガードリング２１に接続されるとともに、互い
にポリシリコンの接続！！２４に連結されている。各ポ
リシリコンゲート２３はモート２２内の二酸化シリコン
層２５により基板１およびウェル２から絶縁されており
、ポリシリコンゲート２３は接地（ＶＳＳ）されている
、したがって、ポリシリコンゲート２３はウェル２およ
びガードリング２１と共にＰチャンネルＭＯＳトランジ
スタ２６のソース領域を形成するのに足りればよく、従
来のガードリング３に比べ狭小で足りる。ガードリング
２１には、さらにバックバイアス発生器２７・が接続さ
れており、バックバイアス発生器２７はドレイン領域５
に印加される不所望の負電圧以下の電圧を発生させ、ガ
ードリング２１に印加する。例えば、チャタリング等の
影響でドレイン領域５に一３ｖ程度の負電圧が印加され
ると予想されるならば、バックバイアス発生器２７では
一３Ｖ以下の電圧をガードリングに印加できるよう設定
すればよい。
次に、埋込ＭＯＳトランジスタ２６の形成方法について
述べれば、基板１表面から異方性エッチング、例えば、
リアクティブ、イオン番エツチング等でモート２２を形
成し、その後、ポリシリコンゲート２３と二醜化シリコ
ン層２５とを形成するものである。
述べれば、基板１表面から異方性エッチング、例えば、
リアクティブ、イオン番エツチング等でモート２２を形
成し、その後、ポリシリコンゲート２３と二醜化シリコ
ン層２５とを形成するものである。
上記構成に係るＣ−ＭＯＳトランジスタのラッチアップ
防止装置について述べれば、以下の通りである。
防止装置について述べれば、以下の通りである。
まず、Ｃ−ＭＯＳトランジスタにて構成された論理回路
に電源電圧が印加された過渡状態について説明する。か
かる過渡状態では、バックバイアス発生器２７が機部し
ておらず、何らかの原因でドレイン領域５の電位がウェ
ル２の電位より低下し、寄生トランジスタ１４がＯＮ状
態になろうとすることがある。しかしながら、ガードリ
ング２１およびポリシリコンゲート２３は接地電位ＶＳ
Ｓであるので、寄生トランジスタ１４により基板ｌから
ウェル２に電流が供給され、ウェル２の電位が上昇する
と、ウェル２、ポリシリコンゲート２３間の電圧がＭＯ
Ｓトランジスタ２６の關値以上になり、そのチャンネル
が形成される。その結果、ウェル２からチャンネルを介
して電流がガードリング２１に流れ、さらにアースされ
るため、ウェル２の電位は低下して、寄生トランジスタ
１４をＯＦＦ状態に保つことができる。
に電源電圧が印加された過渡状態について説明する。か
かる過渡状態では、バックバイアス発生器２７が機部し
ておらず、何らかの原因でドレイン領域５の電位がウェ
ル２の電位より低下し、寄生トランジスタ１４がＯＮ状
態になろうとすることがある。しかしながら、ガードリ
ング２１およびポリシリコンゲート２３は接地電位ＶＳ
Ｓであるので、寄生トランジスタ１４により基板ｌから
ウェル２に電流が供給され、ウェル２の電位が上昇する
と、ウェル２、ポリシリコンゲート２３間の電圧がＭＯ
Ｓトランジスタ２６の關値以上になり、そのチャンネル
が形成される。その結果、ウェル２からチャンネルを介
して電流がガードリング２１に流れ、さらにアースされ
るため、ウェル２の電位は低下して、寄生トランジスタ
１４をＯＦＦ状態に保つことができる。
また、ウェル２の電位上昇により、ウェル２とソース領
域４との電位差が寄生トランジスタ１３のベース・エミ
ッタ間障壁電位差以上になり、寄生トランジスタ１４が
ＯＮ状態となって、寄生トランジスタ１２もＯＮＬ、寄
生トランジスタ１２．１３で構成される寄生サイリスタ
にラッチアップ現象が発生しても、前述のようにウェル
２の電位が低下させられるので、ウェル２、ソース領域
間の電位も寄生トランジスタ１２のベース・エミッタ間
障壁電位差未満になり、ラッチアップ現象を消滅させる
。加えて、埋込ＭＯＳトランジスタ２６が基板１からウ
ェル２への電流経路（すなわち、寄生トランジスタ１２
のコレクタ電流経路）を狭小にしているので、寄生トラ
ンジスタ１２の利得を減少させ、ラッチアップ現象の消
滅に寄与することができる。
域４との電位差が寄生トランジスタ１３のベース・エミ
ッタ間障壁電位差以上になり、寄生トランジスタ１４が
ＯＮ状態となって、寄生トランジスタ１２もＯＮＬ、寄
生トランジスタ１２．１３で構成される寄生サイリスタ
にラッチアップ現象が発生しても、前述のようにウェル
２の電位が低下させられるので、ウェル２、ソース領域
間の電位も寄生トランジスタ１２のベース・エミッタ間
障壁電位差未満になり、ラッチアップ現象を消滅させる
。加えて、埋込ＭＯＳトランジスタ２６が基板１からウ
ェル２への電流経路（すなわち、寄生トランジスタ１２
のコレクタ電流経路）を狭小にしているので、寄生トラ
ンジスタ１２の利得を減少させ、ラッチアップ現象の消
滅に寄与することができる。
次に、過渡状態が終了し、バックバイアス発生ｒ６２７
がガードリング２１に負電圧を供給するようになると、
ガードリング２１とウェル２とはオーミックコンタクト
になっているので、ウェル２が負電位になる。そのため
、ドレイン領域５が負電位になっても、寄生トランジス
タ１４がＯＮしにくく、寄生サイリスタのラッチアップ
現象が防止される。
がガードリング２１に負電圧を供給するようになると、
ガードリング２１とウェル２とはオーミックコンタクト
になっているので、ウェル２が負電位になる。そのため
、ドレイン領域５が負電位になっても、寄生トランジス
タ１４がＯＮしにくく、寄生サイリスタのラッチアップ
現象が防止される。
第５図は本発明の第２実施例を示す図であり、基板３１
がＰ形に、ウェル３２がＮ形に、ガードリング３３がＮ
十形にドープされている。したがって、ポリシリコンゲ
ート２３が電源電圧ＶＤＤに接続され、バックバイアス
発生器３４に充分な正電圧、例えば８ｖの電圧が印加さ
れている。
がＰ形に、ウェル３２がＮ形に、ガードリング３３がＮ
十形にドープされている。したがって、ポリシリコンゲ
ート２３が電源電圧ＶＤＤに接続され、バックバイアス
発生器３４に充分な正電圧、例えば８ｖの電圧が印加さ
れている。
さらに、本発明はツインタブのＣ−ＭＯＳトランジスタ
にも適用できることは論をまたない。
にも適用できることは論をまたない。
く 発明の効果 〉
以上説明してきたように、本発明によれば、第２導電形
ＭＯＳトランジスタの形成される第１導電形の基板と第
１導電形ＭＯＳトランジスタの形成される第２導電形の
ウェルとの境界に、第２導電形の不純物を高濃度にドー
プしたガードリングを形成し、該ガードリングを深さ方
向に貫通するゲートを基板およびウェルから絶縁する絶
縁層を設け、ゲートおよびガードリングを所定の７曳イ
アス電源に接続した構成にしたことにより、ガードリン
グの幅を減少させることができるので、各Ｃ−ＭＯＳト
ランジスタの基板に占める面積を減少させ、集積度の大
幅な向上が図れるという優れた効果をか奏される。
ＭＯＳトランジスタの形成される第１導電形の基板と第
１導電形ＭＯＳトランジスタの形成される第２導電形の
ウェルとの境界に、第２導電形の不純物を高濃度にドー
プしたガードリングを形成し、該ガードリングを深さ方
向に貫通するゲートを基板およびウェルから絶縁する絶
縁層を設け、ゲートおよびガードリングを所定の７曳イ
アス電源に接続した構成にしたことにより、ガードリン
グの幅を減少させることができるので、各Ｃ−ＭＯＳト
ランジスタの基板に占める面積を減少させ、集積度の大
幅な向上が図れるという優れた効果をか奏される。
さらに、広大なウェルを所定のバイアス電源の電位に保
てるので、埋込層を不要にすることができ、製造工程を
減少させるという優れた効果もある。特に、高集積度の
ランダムアクセスメモリにおいては、トレンチ形キャパ
シタの形成等に異方性エツチングを使用するので、ゲー
ト埋込用のモートを形成する工程に関しては、トレンチ
形キャパシタを形成する工程と同時的にこれを行なうこ
とにより、製造工程を増加させることなく、ラッチアッ
プ防止装置を形成できる利点もある。
てるので、埋込層を不要にすることができ、製造工程を
減少させるという優れた効果もある。特に、高集積度の
ランダムアクセスメモリにおいては、トレンチ形キャパ
シタの形成等に異方性エツチングを使用するので、ゲー
ト埋込用のモートを形成する工程に関しては、トレンチ
形キャパシタを形成する工程と同時的にこれを行なうこ
とにより、製造工程を増加させることなく、ラッチアッ
プ防止装置を形成できる利点もある。
第１図は本願発明の第１実施例を示す正面断面図、第２
図は従来のラッチアップ防止装置を示す正面断面図、第
３図は第１図の一部平面図、第４図は第１図の一部拡大
図、第５図は本願発明の第２実施例を示す正面断面図で
ある。 ｌ・・・基板、 ２・・・ウェル、４・・・
ソース領域、 ５・・・ドレイン領域、６・・・ゲ
ート領域。 ７・・・第１導電形ＭＯ５トランジスタ、８・・・ドレ
イン領域、 ９・・・ソース領域、１０・・・ゲート
電極、 １１・・・第２導電形ＭＯ５トランジスタ、２ｍ’３３
・・・ガードリング、 ２３・・・ゲート （ポリシリコンゲート）。 ２５・・・絶縁層（二酸化シリコン層）、ｖＳＳ、ＶＤ
Ｄ・・・バイアス電源。 第１図 第２図 第３図 第４図 第５図
図は従来のラッチアップ防止装置を示す正面断面図、第
３図は第１図の一部平面図、第４図は第１図の一部拡大
図、第５図は本願発明の第２実施例を示す正面断面図で
ある。 ｌ・・・基板、 ２・・・ウェル、４・・・
ソース領域、 ５・・・ドレイン領域、６・・・ゲ
ート領域。 ７・・・第１導電形ＭＯ５トランジスタ、８・・・ドレ
イン領域、 ９・・・ソース領域、１０・・・ゲート
電極、 １１・・・第２導電形ＭＯ５トランジスタ、２ｍ’３３
・・・ガードリング、 ２３・・・ゲート （ポリシリコンゲート）。 ２５・・・絶縁層（二酸化シリコン層）、ｖＳＳ、ＶＤ
Ｄ・・・バイアス電源。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 第１導電形の基板１に形成された第２導電形のソース
領域９およびドレイン領域８と該ソース領域とドレイン
領域間に画成されるチャンネル領域に絶縁層を介して対
向するゲート電極１０とを有する第２導電形ＭＯＳトラ
ンジスタ１と、前記基板表面部に設けられた第２導電形
のウェル２内に形成される第１導電形のソース領域４お
よびドレイン領域５と該ソース領域とドレイン領域間に
画成されるチャンネル領域に絶縁層を介して対向するゲ
ート電極６とを有する第１導電形ＭＯＳトランジスタ７
とを備えた相補形ＭＯＳトランジスタのラッチアップ防
止装置において、基板表面とウェル表面との境界に沿っ
て第２導電形の不純物を高濃度にドープしたガードリン
グ２１、３３を形成し、該ガードリングを深さ方向に貫
通するゲート２３と、該ゲートを基板およびウェルから
絶縁する絶縁層２５とを設け、ゲートおよびガードリン
グを所定のバイアス電源ＶＳＳ、ＶＤＤに接続し、ウェ
ルの電位が変化してウェルとゲートとの電位差が一定値
以上になるとウェルとガードリングとを導通させるチャ
ンネルが形成され、ウェルの電位変化が抑制されるよう
にしたことを特徴とする相補形ＭＯＳトランジスタのラ
ッチアップ防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219146A JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219146A JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197858A true JPS6197858A (ja) | 1986-05-16 |
| JPH0622276B2 JPH0622276B2 (ja) | 1994-03-23 |
Family
ID=16730931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219146A Expired - Lifetime JPH0622276B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622276B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
| US5087957A (en) * | 1990-03-22 | 1992-02-11 | Oki Electric Industry Co., Ltd. | CMOS memory device with improved sense amplifier biasing |
| EP0680091A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Reduced latch-up CMOS device and method of fabrication |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2019012780A (ja) * | 2017-06-30 | 2019-01-24 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
| KR20210122656A (ko) * | 2020-03-31 | 2021-10-12 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 가드 링 커패시터 방법 및 구조체 |
-
1984
- 1984-10-18 JP JP59219146A patent/JPH0622276B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939567A (en) * | 1987-12-21 | 1990-07-03 | Ibm Corporation | Trench interconnect for CMOS diffusion regions |
| US5040043A (en) * | 1988-10-12 | 1991-08-13 | Nippon Telegraph And Telephone Corporation | Power semiconductor device |
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| US5177586A (en) * | 1990-03-22 | 1993-01-05 | Oki Electric Industry Co., Ltd. | Cmos memory device with improved sense amplifier biasing |
| EP0680091A1 (en) * | 1994-04-13 | 1995-11-02 | Winbond Electronics Corporation | Reduced latch-up CMOS device and method of fabrication |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2019012780A (ja) * | 2017-06-30 | 2019-01-24 | 株式会社日立製作所 | 炭化ケイ素半導体装置およびその製造方法 |
| KR20210122656A (ko) * | 2020-03-31 | 2021-10-12 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 가드 링 커패시터 방법 및 구조체 |
| US11695007B2 (en) | 2020-03-31 | 2023-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Guard ring capacitor method and structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622276B2 (ja) | 1994-03-23 |
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