JPH11135645A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH11135645A JPH11135645A JP9298079A JP29807997A JPH11135645A JP H11135645 A JPH11135645 A JP H11135645A JP 9298079 A JP9298079 A JP 9298079A JP 29807997 A JP29807997 A JP 29807997A JP H11135645 A JPH11135645 A JP H11135645A
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- well
- latch
- chip
- semiconductor integrated
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ラッチアップ耐性を維持・向上させことがで
きるラッチアップ防止保護回路を具備する半導体集積回
路装置を提供する。 【解決手段】 回路素子が表面に作り込まれた第１導電
型基板（１４１）を用いた半導体集積回路装置におい
て、主に外部とのインターフェイス回路が配置されるチ
ップ周辺部分（１１０）と内部回路が配置されるチップ
中央部分（１２０）との間に、前記内部回路を取り囲む
ように、如何なる電位にも電気的に接続されていない第
２導電型ウェル（１３０）を形成したラッチアップ防止
保護回路を具備する。
きるラッチアップ防止保護回路を具備する半導体集積回
路装置を提供する。 【解決手段】 回路素子が表面に作り込まれた第１導電
型基板（１４１）を用いた半導体集積回路装置におい
て、主に外部とのインターフェイス回路が配置されるチ
ップ周辺部分（１１０）と内部回路が配置されるチップ
中央部分（１２０）との間に、前記内部回路を取り囲む
ように、如何なる電位にも電気的に接続されていない第
２導電型ウェル（１３０）を形成したラッチアップ防止
保護回路を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチアップ防止
保護回路を具備する半導体集積回路装置に係り、特に、
ＣＭＯＳプロセスで製造される半導体集積回路装置のラ
ッチアップ防止に関するものである。
保護回路を具備する半導体集積回路装置に係り、特に、
ＣＭＯＳプロセスで製造される半導体集積回路装置のラ
ッチアップ防止に関するものである。
【０００２】
【従来の技術】現在、半導体集積回路としては、低消費
電力化・高集積化に優れているＣＭＯＳ−ＩＣ（Ｃｏｍ
ｐｒｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）が主流となっている。このＣＭＯＳ−ＩＣ
は同一半導体基板内に、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとを近接させて形成・
配置し、両ＭＯＳトランジスタのドレインを共通の配線
で結線することによって前述の低消費電力化と高集積化
を実現している。
電力化・高集積化に優れているＣＭＯＳ−ＩＣ（Ｃｏｍ
ｐｒｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）が主流となっている。このＣＭＯＳ−ＩＣ
は同一半導体基板内に、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとを近接させて形成・
配置し、両ＭＯＳトランジスタのドレインを共通の配線
で結線することによって前述の低消費電力化と高集積化
を実現している。
【０００３】しかしながら、一方で、ラッチアップ現象
が発生し易いという問題も抱えている。即ち、図６
（ａ）に示すように、ＰチャネルＭＯＳトランジスタ１
に寄生的に形成される寄生ｐｎｐ型バイポーラトランジ
スタ１１と、ＮチャネルＭＯＳトランジスタ２に寄生的
に形成される寄生ｎｐｎ型バイポーラトランジスタ１２
によって、図６（ｂ）に示すような、サイリスタが形成
され、このサイリスタの寄生ｐｎｐ型バイポーラトラン
ジスタ１１と寄生ｎｐｎ型バイポーラトランジスタ１２
が、外部から侵入したノイズ等のサージ電流によって共
にＯＮ状態となり、電源端子と接地端子間に数１００ｍ
Ａから数Ａの大電流が流れ、一時的に機能不良が生じた
り、或いはこれに伴う発熱によって、回路素子のｐｎ接
合部や配線材が焼損し、非回復性の破壊に至る現象が発
生し易いという問題があった。
が発生し易いという問題も抱えている。即ち、図６
（ａ）に示すように、ＰチャネルＭＯＳトランジスタ１
に寄生的に形成される寄生ｐｎｐ型バイポーラトランジ
スタ１１と、ＮチャネルＭＯＳトランジスタ２に寄生的
に形成される寄生ｎｐｎ型バイポーラトランジスタ１２
によって、図６（ｂ）に示すような、サイリスタが形成
され、このサイリスタの寄生ｐｎｐ型バイポーラトラン
ジスタ１１と寄生ｎｐｎ型バイポーラトランジスタ１２
が、外部から侵入したノイズ等のサージ電流によって共
にＯＮ状態となり、電源端子と接地端子間に数１００ｍ
Ａから数Ａの大電流が流れ、一時的に機能不良が生じた
り、或いはこれに伴う発熱によって、回路素子のｐｎ接
合部や配線材が焼損し、非回復性の破壊に至る現象が発
生し易いという問題があった。
【０００４】なお、図６（ａ）及び図６（ｂ）におい
て、１３は基板抵抗、１４はウェル抵抗、１５は電源線
（ＶＤＤ端子）、１６は接地線（ＧＮＤ端子）、１７は
Ｐ型（第１導電型）シリコン基板（以下、単にＰ型基
板）、１８はＮ型（第２導電型）ウェル、１９はＰ型ウ
ェル、２０〜２４はフィールド酸化膜、２５，２８はｐ
+拡散層、２６，２７はｎ+ 拡散層、２９，３０はゲー
ト電極、３１は入力ゲート端子、３２はＣＭＯＳ出力端
子である。
て、１３は基板抵抗、１４はウェル抵抗、１５は電源線
（ＶＤＤ端子）、１６は接地線（ＧＮＤ端子）、１７は
Ｐ型（第１導電型）シリコン基板（以下、単にＰ型基
板）、１８はＮ型（第２導電型）ウェル、１９はＰ型ウ
ェル、２０〜２４はフィールド酸化膜、２５，２８はｐ
+拡散層、２６，２７はｎ+ 拡散層、２９，３０はゲー
ト電極、３１は入力ゲート端子、３２はＣＭＯＳ出力端
子である。
【０００５】今日、このラッチアップの問題は、入力や
出力回路からサージ電流が侵入し、これと近接したＣＭ
ＯＳ内部回路でラッチアップを起こす現象が大半を占め
るようになっている。保護回路の進歩により、周辺回路
同士でラッチアップを起こし難くなったことと、少しで
もデバイスチップを小さくするために周辺回路とＣＭＯ
Ｓ内部回路との距離をつめるレイアウト重視の設計思想
が反映された結果である。
出力回路からサージ電流が侵入し、これと近接したＣＭ
ＯＳ内部回路でラッチアップを起こす現象が大半を占め
るようになっている。保護回路の進歩により、周辺回路
同士でラッチアップを起こし難くなったことと、少しで
もデバイスチップを小さくするために周辺回路とＣＭＯ
Ｓ内部回路との距離をつめるレイアウト重視の設計思想
が反映された結果である。
【０００６】
【発明が解決しようとする課題】今日、サブミクロンク
ラスの半導体装置のほとんどは、Ｐ型基板で作製されて
いる。Ｐ型基板を使用したプロセスにおいては、前述の
入力や出力回路からサージ電流が侵入し、これと近接し
たＣＭＯＳ内部回路で発生するラッチアップ現象に関し
て、デバイス製造プロセス、いわゆるウエハプロセスの
微細化技術が進行するに連れて、正極サージの侵入に対
してはラッチアップ耐性が向上し、負極のサージに対し
ては、反対にラッチアップ耐性が低下する傾向を示すこ
とが、ここ数年来の研究で明らかになった。ここで、こ
の微細化技術、つまりウェルの高濃度化とラッチアップ
耐性の関係について説明する。
ラスの半導体装置のほとんどは、Ｐ型基板で作製されて
いる。Ｐ型基板を使用したプロセスにおいては、前述の
入力や出力回路からサージ電流が侵入し、これと近接し
たＣＭＯＳ内部回路で発生するラッチアップ現象に関し
て、デバイス製造プロセス、いわゆるウエハプロセスの
微細化技術が進行するに連れて、正極サージの侵入に対
してはラッチアップ耐性が向上し、負極のサージに対し
ては、反対にラッチアップ耐性が低下する傾向を示すこ
とが、ここ数年来の研究で明らかになった。ここで、こ
の微細化技術、つまりウェルの高濃度化とラッチアップ
耐性の関係について説明する。
【０００７】正極サージが侵入するケースでは、ＰＭＯ
Ｓトランジスタのドレインがサージ電流の侵入口とな
る。ラッチアップを起こすのは内部回路の寄生サイリス
タで、ここでは最も基本的なＣＭＯＳインバータ回路で
説明する。図７は従来のＰＭＯＳトランジスタとＣＭＯ
Ｓインバータの断面構造に正極サージがラッチアップを
引き起こすケースで主要な役割を果たす寄生バイポーラ
トランジスタとを併せて示す図である。
Ｓトランジスタのドレインがサージ電流の侵入口とな
る。ラッチアップを起こすのは内部回路の寄生サイリス
タで、ここでは最も基本的なＣＭＯＳインバータ回路で
説明する。図７は従来のＰＭＯＳトランジスタとＣＭＯ
Ｓインバータの断面構造に正極サージがラッチアップを
引き起こすケースで主要な役割を果たす寄生バイポーラ
トランジスタとを併せて示す図である。
【０００８】図７において、３５はＰＭＯＳトランジス
タ領域、３６はＣＭＯＳインバータ領域、３７は中間領
域、４１はＰ型基板、４２，４５はＮウェル、４３，４
４はＰウェル、４６，４９，５０，５３はｎ+ 拡散層で
あり、特に、４６，５３はＮウェル電位固定用ｎ+ 拡散
層である。また、４７，４８，５１，５２，５４，５５
はｐ+ 拡散層であり、特に５１，５２はＰ型基板（Ｐウ
ェル）電位固定用ｐ+拡散層であり、５４はソース、５
５はドレインである。
タ領域、３６はＣＭＯＳインバータ領域、３７は中間領
域、４１はＰ型基板、４２，４５はＮウェル、４３，４
４はＰウェル、４６，４９，５０，５３はｎ+ 拡散層で
あり、特に、４６，５３はＮウェル電位固定用ｎ+ 拡散
層である。また、４７，４８，５１，５２，５４，５５
はｐ+ 拡散層であり、特に５１，５２はＰ型基板（Ｐウ
ェル）電位固定用ｐ+拡散層であり、５４はソース、５
５はドレインである。
【０００９】更に、５６はｎ+ 拡散層４６とｐ+ 拡散層
４７に接続される電源線、５７はｎ + 拡散層５０とｐ+
拡散層５１に接続される接地線、５８はｐ+ 拡散層５２
に接続される接地線、５９はｎ+ 拡散層５３とｐ+ 拡散
層５４に接続される電源線、６０はｐ+ 拡散層５５に接
続されるドレイン端子、６１，６３はＰＭＯＳのゲー
ト、６２はＮＭＯＳのゲートである。
４７に接続される電源線、５７はｎ + 拡散層５０とｐ+
拡散層５１に接続される接地線、５８はｐ+ 拡散層５２
に接続される接地線、５９はｎ+ 拡散層５３とｐ+ 拡散
層５４に接続される電源線、６０はｐ+ 拡散層５５に接
続されるドレイン端子、６１，６３はＰＭＯＳのゲー
ト、６２はＮＭＯＳのゲートである。
【００１０】この図に示すように、ＰＭＯＳトランジス
タ領域３５側にはドレインのｐ+ 拡散層５５をエミッ
タ、Ｎウェル４５をベースとする２つのバイポーラトラ
ンジスタ、つまり、ソース５４をコレクタとする横型
（Ｌａｔｅｒａｌ）ｐｎｐバイポーラトランジスタＴｒ
１と、Ｐ型基板４１をコレクタとする縦型（Ｖｅｒｔｉ
ｃａｌ）ｐｎｐバイポーラトランジスタＴｒ２が形成さ
れている。
タ領域３５側にはドレインのｐ+ 拡散層５５をエミッ
タ、Ｎウェル４５をベースとする２つのバイポーラトラ
ンジスタ、つまり、ソース５４をコレクタとする横型
（Ｌａｔｅｒａｌ）ｐｎｐバイポーラトランジスタＴｒ
１と、Ｐ型基板４１をコレクタとする縦型（Ｖｅｒｔｉ
ｃａｌ）ｐｎｐバイポーラトランジスタＴｒ２が形成さ
れている。
【００１１】このＴｒ２はコレクタノードの接続位置で
分類すると、さらに２つに分かれる。ＰＭＯＳトランジ
スタ領域３５近傍に配置される、ガードリングと呼ばれ
るＰ型基板電位固定用ｐ+ 拡散層５２をコレクタ接続ノ
ードとするＴｒ２−１、ＣＭＯＳインバータ領域３６側
のＮＭＯＳ近傍にあるＰ型基板電位固定用ｐ+ 拡散層５
１をコレクタ接続ノードとするＴｒ２−２である。
分類すると、さらに２つに分かれる。ＰＭＯＳトランジ
スタ領域３５近傍に配置される、ガードリングと呼ばれ
るＰ型基板電位固定用ｐ+ 拡散層５２をコレクタ接続ノ
ードとするＴｒ２−１、ＣＭＯＳインバータ領域３６側
のＮＭＯＳ近傍にあるＰ型基板電位固定用ｐ+ 拡散層５
１をコレクタ接続ノードとするＴｒ２−２である。
【００１２】図７においては、Ｐ型基板電位固定用ｐ+
拡散層５１，５２が２箇所しかないのでＴｒ２も２つで
あるが、実製品ではＰ型基板電位固定用ｐ+ 拡散層はデ
バイス上に無数にあるので、Ｔｒ２−１，Ｔｒ２−２，
Ｔｒ２−３，・・・も無数に存在している。ここでのＴ
ｒ２−１はＰＭＯＳトランジスタ領域３５側に設けたラ
ッチアップ保護用バイポーラトランジスタを代表してお
り、Ｔｒ２−２はラッチアップを起こす内部回路との寄
生バイポーラトランジスタを代表して現したものであ
る。
拡散層５１，５２が２箇所しかないのでＴｒ２も２つで
あるが、実製品ではＰ型基板電位固定用ｐ+ 拡散層はデ
バイス上に無数にあるので、Ｔｒ２−１，Ｔｒ２−２，
Ｔｒ２−３，・・・も無数に存在している。ここでのＴ
ｒ２−１はＰＭＯＳトランジスタ領域３５側に設けたラ
ッチアップ保護用バイポーラトランジスタを代表してお
り、Ｔｒ２−２はラッチアップを起こす内部回路との寄
生バイポーラトランジスタを代表して現したものであ
る。
【００１３】一方、ＣＭＯＳインバータ領域３６側には
ＰＭＯＳ側に縦型トランジスタＴｒ３、ＮＭＯＳ側に横
型トランジスタＴｒ４が形成され、図６と同様のサイリ
スタを構成している。そこで、正極サージ電流がドレイ
ン端子６０に侵入すると、ドレイン（エミッタ）５５−
基板（ベース）４５間のｐｎ接合が順方向バイアスさ
れ、基板へ正孔が注入される。注入された正孔はベース
内または高濃度不純物層であるＮウェル電位固定用ｎ+
拡散層５３で電子と結合して消失する。この時流れる電
流がベース電流である。
ＰＭＯＳ側に縦型トランジスタＴｒ３、ＮＭＯＳ側に横
型トランジスタＴｒ４が形成され、図６と同様のサイリ
スタを構成している。そこで、正極サージ電流がドレイ
ン端子６０に侵入すると、ドレイン（エミッタ）５５−
基板（ベース）４５間のｐｎ接合が順方向バイアスさ
れ、基板へ正孔が注入される。注入された正孔はベース
内または高濃度不純物層であるＮウェル電位固定用ｎ+
拡散層５３で電子と結合して消失する。この時流れる電
流がベース電流である。
【００１４】ベース内での電子との再結合を免れソース
（コレクタ）５４へ到達した正孔がｐ+ 拡散層５４から
引き出されたものが、横型ｐｎｐトランジスタＴｒ１の
コレクタ電流である。Ｐ型基板（コレクタ）へ到達した
正孔は、位置的に近いＴｒ２−１のコレクタノードから
その殆どが引き出されるが、一部はＣＭＯＳインバータ
領域３６にあるＴｒ２−２のコレクタノードから引き出
される。
（コレクタ）５４へ到達した正孔がｐ+ 拡散層５４から
引き出されたものが、横型ｐｎｐトランジスタＴｒ１の
コレクタ電流である。Ｐ型基板（コレクタ）へ到達した
正孔は、位置的に近いＴｒ２−１のコレクタノードから
その殆どが引き出されるが、一部はＣＭＯＳインバータ
領域３６にあるＴｒ２−２のコレクタノードから引き出
される。
【００１５】Ｔｒ２−２側で引き出される正孔電流によ
り、基板抵抗Ｒｓの両端に発生した電位差がＴｒ４のベ
ース−エミッタ間を順方向バイアスするレベルに達する
と、Ｔｒ４にもコレクタ電流が流れる。このコレクタ電
流はＣＭＯＳインバータ領域３６のＮウェル電流であ
り、これによってウェル抵抗Ｒｗの両端に発生した電位
差がＴｒ３のベース−エミッタ間を順方向バイアスする
レベルに達すると、Ｔｒ３にもコレクタ電流が流れる。
Ｔｒ３のコレクタ電流がＴｒ４へベース電流を供給し、
Ｔｒ４のコレクタ電流がＴｒ３へベース電流を供給した
状態が、いわゆるラッチアップである。
り、基板抵抗Ｒｓの両端に発生した電位差がＴｒ４のベ
ース−エミッタ間を順方向バイアスするレベルに達する
と、Ｔｒ４にもコレクタ電流が流れる。このコレクタ電
流はＣＭＯＳインバータ領域３６のＮウェル電流であ
り、これによってウェル抵抗Ｒｗの両端に発生した電位
差がＴｒ３のベース−エミッタ間を順方向バイアスする
レベルに達すると、Ｔｒ３にもコレクタ電流が流れる。
Ｔｒ３のコレクタ電流がＴｒ４へベース電流を供給し、
Ｔｒ４のコレクタ電流がＴｒ３へベース電流を供給した
状態が、いわゆるラッチアップである。
【００１６】Ｔｒ１或いはＴｒ２−１から、より多くの
サージ電流を引き出し、結果的にＴｒ２−２のコレクタ
ノードから引き出される電流を抑えれば、正極サージに
おけるラッチアップ耐性は向上する。ウエハプロセスの
微細化に不可欠なＮウェルの高濃度化は、まさにこの効
果を引き出すのに貢献する。図８は従来のＰＭＯＳトラ
ンジスタが形成されるＮウェルの不純物（リン）濃度分
布をシミュレーションによって求めた図であり、図８
（ａ）が最小ゲート長０．８μｍのデバイス、図８
（ｂ）が最小ゲート長０．３５μｍのデバイスに用いら
れているＮウェルである。また、縦軸に不純物であるリ
ン濃度（ｃｍ-3）、横軸に基板表面からの深さ（μｍ）
を示している。
サージ電流を引き出し、結果的にＴｒ２−２のコレクタ
ノードから引き出される電流を抑えれば、正極サージに
おけるラッチアップ耐性は向上する。ウエハプロセスの
微細化に不可欠なＮウェルの高濃度化は、まさにこの効
果を引き出すのに貢献する。図８は従来のＰＭＯＳトラ
ンジスタが形成されるＮウェルの不純物（リン）濃度分
布をシミュレーションによって求めた図であり、図８
（ａ）が最小ゲート長０．８μｍのデバイス、図８
（ｂ）が最小ゲート長０．３５μｍのデバイスに用いら
れているＮウェルである。また、縦軸に不純物であるリ
ン濃度（ｃｍ-3）、横軸に基板表面からの深さ（μｍ）
を示している。
【００１７】微細化の尺度は一般に最小ゲート長で呼び
現すのが慣習となっており、図８（ｂ）に示すように、
０．３５μｍの方が微細化が進んでいることは言うまで
もない。図８によれば、図８（ｂ）に示す０．３５μｍ
のプロセスの方が、図８（ａ）に示す０．８μｍよりＮ
ウェル濃度が高い。このことは、正極サージによってド
レイン（エミッタ）から基板へ注入された正孔が、Ｎウ
ェル濃度が高い０．３５μｍプロセスでは、Ｎウェル
（ベース）内で電子と結合して消失し易いことを意味す
る。
現すのが慣習となっており、図８（ｂ）に示すように、
０．３５μｍの方が微細化が進んでいることは言うまで
もない。図８によれば、図８（ｂ）に示す０．３５μｍ
のプロセスの方が、図８（ａ）に示す０．８μｍよりＮ
ウェル濃度が高い。このことは、正極サージによってド
レイン（エミッタ）から基板へ注入された正孔が、Ｎウ
ェル濃度が高い０．３５μｍプロセスでは、Ｎウェル
（ベース）内で電子と結合して消失し易いことを意味す
る。
【００１８】その結果、Ｐ型基板（コレクタ）へ到達で
きる正孔の量が減少するため、Ｔｒ２−２のコレクタノ
ードから引き出される電流も減少し、ラッチアップ耐性
が向上する。このことは、同一レイアウトの評価パター
ンを上記の２つのプロセスで作製し、ラッチアップ耐性
を比較した結果、Ｎウェル濃度が高い０．３５μｍプロ
セスが、０．８μｍプロセスよりも３倍以上高いラッチ
アップ耐性を示したことから裏付けられている。
きる正孔の量が減少するため、Ｔｒ２−２のコレクタノ
ードから引き出される電流も減少し、ラッチアップ耐性
が向上する。このことは、同一レイアウトの評価パター
ンを上記の２つのプロセスで作製し、ラッチアップ耐性
を比較した結果、Ｎウェル濃度が高い０．３５μｍプロ
セスが、０．８μｍプロセスよりも３倍以上高いラッチ
アップ耐性を示したことから裏付けられている。
【００１９】これに対して、負極サージが侵入するケー
スでは、ＮＭＯＳトランジスタのドレインがサージ電流
の侵入口となる。この場合もラッチアップを起こすのは
内部回路の寄生サイリスタで、正極サージと同様、最も
基本的なＣＭＯＳインバータ回路で説明する。図９は従
来のＮＭＯＳトランジスタとＣＭＯＳインバータの断面
構造に負極サージがラッチアップを引き起こすケースで
主要な役割を果たす寄生バイポーラトランジスタとを併
せて示した図である。
スでは、ＮＭＯＳトランジスタのドレインがサージ電流
の侵入口となる。この場合もラッチアップを起こすのは
内部回路の寄生サイリスタで、正極サージと同様、最も
基本的なＣＭＯＳインバータ回路で説明する。図９は従
来のＮＭＯＳトランジスタとＣＭＯＳインバータの断面
構造に負極サージがラッチアップを引き起こすケースで
主要な役割を果たす寄生バイポーラトランジスタとを併
せて示した図である。
【００２０】図９において、６５はＮＭＯＳトランジス
タ領域、６６はＣＭＯＳインバータ領域、６７は中間領
域、７１はＰ型基板、７２，７４はＮウェル、７３，７
５はＰウェル、７６，７９，８０，８２，８４，８５は
ｎ+ 拡散層であり、特に、７６，８２はＮウェル電位固
定用ｎ+ 拡散層、また、７７，７８，８１，８３はｐ +
拡散層であり、特に８１，８３はＰ型基板（Ｐウェル）
電位固定用ｐ+ 拡散層、８４はソース、８５はドレイン
である。
タ領域、６６はＣＭＯＳインバータ領域、６７は中間領
域、７１はＰ型基板、７２，７４はＮウェル、７３，７
５はＰウェル、７６，７９，８０，８２，８４，８５は
ｎ+ 拡散層であり、特に、７６，８２はＮウェル電位固
定用ｎ+ 拡散層、また、７７，７８，８１，８３はｐ +
拡散層であり、特に８１，８３はＰ型基板（Ｐウェル）
電位固定用ｐ+ 拡散層、８４はソース、８５はドレイン
である。
【００２１】更に、８６はｎ+ 拡散層７６とｐ+ 拡散層
７７に接続される電源線、８７はｎ + 拡散層８０とｐ+
拡散層８１に接続される接地線、８８はｎ+ 拡散層８２
に接続される電源線、８９はｐ+ 拡散層８３とｎ+ 拡散
層８４に接続される接地線、９０はｎ+ 拡散層８５に接
続されるドレイン端子、９６はＰＭＯＳのゲート、９
７，９８はＮＭＯＳのゲートである。
７７に接続される電源線、８７はｎ + 拡散層８０とｐ+
拡散層８１に接続される接地線、８８はｎ+ 拡散層８２
に接続される電源線、８９はｐ+ 拡散層８３とｎ+ 拡散
層８４に接続される接地線、９０はｎ+ 拡散層８５に接
続されるドレイン端子、９６はＰＭＯＳのゲート、９
７，９８はＮＭＯＳのゲートである。
【００２２】この図に示すように、バイポーラトランジ
スタの３つの構成要素、つまり、エミッタ、ベース、コ
レクタの内の２つが存在している方で、ＮＭＯＳトラン
ジスタ６５側か内部インバータ領域（ＣＭＯＳインバー
タ領域）６６側かを分けることにする。ＮＭＯＳトラン
ジスタ６５側には、ドレインのｎ+ 拡散層８５をエミッ
タ、Ｐ型基板７１をベースとするバイポーラトランジス
タは１つしか存在しないが、正極サージと同様にコレク
タの位置で分類すると、ソースをコレクタとする横型ｎ
ｐｎバイポーラトランジスタＴｒ５と、ＮＭＯＳ近傍に
配置されるガードリングと呼ばれるＮウェル７４をコレ
クタとする横型ｎｐｎバイポーラトランジスタＴｒ６−
１、ＣＭＯＳインバータ６６側のＰＭＯＳがその中に作
り込まれているＮウェル７２をコレクタとする横型ｎｐ
ｎバイポーラトランジスタＴｒ６−２の３つが存在す
る。
スタの３つの構成要素、つまり、エミッタ、ベース、コ
レクタの内の２つが存在している方で、ＮＭＯＳトラン
ジスタ６５側か内部インバータ領域（ＣＭＯＳインバー
タ領域）６６側かを分けることにする。ＮＭＯＳトラン
ジスタ６５側には、ドレインのｎ+ 拡散層８５をエミッ
タ、Ｐ型基板７１をベースとするバイポーラトランジス
タは１つしか存在しないが、正極サージと同様にコレク
タの位置で分類すると、ソースをコレクタとする横型ｎ
ｐｎバイポーラトランジスタＴｒ５と、ＮＭＯＳ近傍に
配置されるガードリングと呼ばれるＮウェル７４をコレ
クタとする横型ｎｐｎバイポーラトランジスタＴｒ６−
１、ＣＭＯＳインバータ６６側のＰＭＯＳがその中に作
り込まれているＮウェル７２をコレクタとする横型ｎｐ
ｎバイポーラトランジスタＴｒ６−２の３つが存在す
る。
【００２３】Ｔｒ６に関してもＰＭＯＳと同様、図９で
はＮウェル７２，７４が２つしかないのでＴｒ６も２つ
となるが、実製品ではＮウェルもデバイス上に無数にあ
るので、Ｔｒ６−１，Ｔｒ６−２，Ｔｒ６−３，・・・
のように数多く存在する。Ｔｒ６−１はＮＭＯＳ側に設
けたラッチアップ保護用バイポーラトランジスタを代表
しており、Ｔｒ６−２はラッチアップを起こす内部回路
との寄生バイポーラトランジスタを代表している。
はＮウェル７２，７４が２つしかないのでＴｒ６も２つ
となるが、実製品ではＮウェルもデバイス上に無数にあ
るので、Ｔｒ６−１，Ｔｒ６−２，Ｔｒ６−３，・・・
のように数多く存在する。Ｔｒ６−１はＮＭＯＳ側に設
けたラッチアップ保護用バイポーラトランジスタを代表
しており、Ｔｒ６−２はラッチアップを起こす内部回路
との寄生バイポーラトランジスタを代表している。
【００２４】一方のＣＭＯＳインバータ６６側にはＰＭ
ＯＳ側に縦型ｐｎｐトランジスタＴｒ３が、ＮＭＯＳ側
に横型ｎｐｎトランジスタＴｒ４が形成されており、図
７と同様であるが、負極サージのケースでは、ドレイン
をエミッタ、内部インバータの基板電位固定用ｐ+ 拡散
層８１をベース接続ノード、内部インバータ用Ｎウェル
７２をコレクタとするＴｒ７が存在し、これが微細化技
術とラッチアップの関係において重要な意味を持ってい
る。
ＯＳ側に縦型ｐｎｐトランジスタＴｒ３が、ＮＭＯＳ側
に横型ｎｐｎトランジスタＴｒ４が形成されており、図
７と同様であるが、負極サージのケースでは、ドレイン
をエミッタ、内部インバータの基板電位固定用ｐ+ 拡散
層８１をベース接続ノード、内部インバータ用Ｎウェル
７２をコレクタとするＴｒ７が存在し、これが微細化技
術とラッチアップの関係において重要な意味を持ってい
る。
【００２５】負極サージ電流がドレイン端子９０に侵入
すると、ドレイン（エミッタ）８５−基板（ベース）間
のｐｎ接合が順方向バイアスされＰ型基板へ電子が注入
される。注入された電子はベース内または高濃度不純物
層であるＰ型基板電位固定用ｐ+ 拡散層８３で正孔と結
合して消失する。この時流れるのがベース電流である。
すると、ドレイン（エミッタ）８５−基板（ベース）間
のｐｎ接合が順方向バイアスされＰ型基板へ電子が注入
される。注入された電子はベース内または高濃度不純物
層であるＰ型基板電位固定用ｐ+ 拡散層８３で正孔と結
合して消失する。この時流れるのがベース電流である。
【００２６】ベース内での正孔との再結合を免れ、ＮＭ
ＯＳのソース（コレクタ）８４へ到達した電子が、その
ままｎ+ 拡散層から引き出されたものが、横型ｎｐｎト
ランジスタＴｒ５のコレクタ電流である。Ｔｒ５のコレ
クタ電流として引き出しきれなかった一部の電子は、Ｎ
ＭＯＳ近傍のＮウェル７５へ到達し、Ｔｒ６−１のコレ
クタノードから引き出され、一部がＣＭＯＳインバータ
領域６６にあるＴｒ６−２のコレクタノードから引き出
される。
ＯＳのソース（コレクタ）８４へ到達した電子が、その
ままｎ+ 拡散層から引き出されたものが、横型ｎｐｎト
ランジスタＴｒ５のコレクタ電流である。Ｔｒ５のコレ
クタ電流として引き出しきれなかった一部の電子は、Ｎ
ＭＯＳ近傍のＮウェル７５へ到達し、Ｔｒ６−１のコレ
クタノードから引き出され、一部がＣＭＯＳインバータ
領域６６にあるＴｒ６−２のコレクタノードから引き出
される。
【００２７】Ｔｒ６−２側で引き出される電子電流によ
り、ウェル抵抗Ｒｗの両端に発生した電位差がＴｒ３の
ベース−エミッタ間を順方向バイアスするレベルに達す
るとＴｒ３のエミッタから多量の正孔が放出され、ベー
スから基板へと拡散し、コレクタ電流（正孔電流）が流
れる。このコレクタ電流は内部インバータの基板電流に
相当するが、Ｔｒ６−２のベース電流（正孔電流）とは
逆向きである。
り、ウェル抵抗Ｒｗの両端に発生した電位差がＴｒ３の
ベース−エミッタ間を順方向バイアスするレベルに達す
るとＴｒ３のエミッタから多量の正孔が放出され、ベー
スから基板へと拡散し、コレクタ電流（正孔電流）が流
れる。このコレクタ電流は内部インバータの基板電流に
相当するが、Ｔｒ６−２のベース電流（正孔電流）とは
逆向きである。
【００２８】Ｔｒ３からのコレクタ電流がＴｒ６−２の
ベース電流に優り、基板電位がＴｒ３のベース−エミッ
タ間を順方向バイアスするレベルに達すると、Ｔｒ３に
もコレクタ電流（電子電流）が流れる。Ｔｒ３のコレク
タ電流がＴｒ４へベース電流を供給し、Ｔｒ４のコレク
タ電流がＴｒ３へベース電流を供給することによって、
ラッチアップ状態となる。
ベース電流に優り、基板電位がＴｒ３のベース−エミッ
タ間を順方向バイアスするレベルに達すると、Ｔｒ３に
もコレクタ電流（電子電流）が流れる。Ｔｒ３のコレク
タ電流がＴｒ４へベース電流を供給し、Ｔｒ４のコレク
タ電流がＴｒ３へベース電流を供給することによって、
ラッチアップ状態となる。
【００２９】負極サージのラッチアップ耐性も、正極と
同様、Ｔｒ５或いはＴｒ６−１からより多くのサージ電
流を引き出し、Ｔｒ６−２のコレクタノードから引き出
される電流を減少させれば向上し、Ｐウェルの高濃度化
はこの効果を発揮するはずであるが、実際にラッチアッ
プ耐性を０．８μｍプロセスと比べてみると約半分にも
低下してしまう。負極サージのラッチアップ現象におい
て支配的なのはＴｒ６−２ではなくＴｒ７のコレクタ電
流である。微細化に伴うＰウェルの高濃度化が、Ｔｒ７
のベース電流を増加させるためＴｒ７のコレクタ電流も
増加し、ラッチアップ耐性が低下する。
同様、Ｔｒ５或いはＴｒ６−１からより多くのサージ電
流を引き出し、Ｔｒ６−２のコレクタノードから引き出
される電流を減少させれば向上し、Ｐウェルの高濃度化
はこの効果を発揮するはずであるが、実際にラッチアッ
プ耐性を０．８μｍプロセスと比べてみると約半分にも
低下してしまう。負極サージのラッチアップ現象におい
て支配的なのはＴｒ６−２ではなくＴｒ７のコレクタ電
流である。微細化に伴うＰウェルの高濃度化が、Ｔｒ７
のベース電流を増加させるためＴｒ７のコレクタ電流も
増加し、ラッチアップ耐性が低下する。
【００３０】図１０はＮＭＯＳトランジスタが形成され
るＰウェルの不純物（ボロン）濃度分布をシミュレーシ
ョンによって求めた図であり、図１０（ａ）が最小ゲー
ト長０．８μｍのデバイス、図１０（ｂ）が最小ゲート
長０．３５μｍのデバイスのＰウェルである。また、縦
軸に不純物であるリン濃度（ｃｍ-3）、横軸に基板表面
からの深さ（μｍ）を示している。なお、Ｐ型基板の表
面濃度をＰウェルを設けることによってコントロールす
る技術は、サブミクロンクラスのウエハプロセスで一般
に用いられている。
るＰウェルの不純物（ボロン）濃度分布をシミュレーシ
ョンによって求めた図であり、図１０（ａ）が最小ゲー
ト長０．８μｍのデバイス、図１０（ｂ）が最小ゲート
長０．３５μｍのデバイスのＰウェルである。また、縦
軸に不純物であるリン濃度（ｃｍ-3）、横軸に基板表面
からの深さ（μｍ）を示している。なお、Ｐ型基板の表
面濃度をＰウェルを設けることによってコントロールす
る技術は、サブミクロンクラスのウエハプロセスで一般
に用いられている。
【００３１】図１０によれば、図１０（ｂ）に示す０．
３５μｍプロセスの方が、図１０（ａ）に示す０．８μ
ｍよりＰウェル濃度が高い。このことは、負極サージに
よってトランジスタ（エミッタ）から基板（ベース）へ
注入された電子が、Ｐウェル濃度が高い０．３５μｍプ
ロセスでは、正孔密度が高いため正孔間の電子の移動が
起こり易く、ＮＭＯＳトランジスタから遠く離れた基板
電位固定用ｐ+ 拡散層の正孔と接合して消失する電子数
が増える。つまり、Ｔｒ７のベース電流が増加すること
を意味する。
３５μｍプロセスの方が、図１０（ａ）に示す０．８μ
ｍよりＰウェル濃度が高い。このことは、負極サージに
よってトランジスタ（エミッタ）から基板（ベース）へ
注入された電子が、Ｐウェル濃度が高い０．３５μｍプ
ロセスでは、正孔密度が高いため正孔間の電子の移動が
起こり易く、ＮＭＯＳトランジスタから遠く離れた基板
電位固定用ｐ+ 拡散層の正孔と接合して消失する電子数
が増える。つまり、Ｔｒ７のベース電流が増加すること
を意味する。
【００３２】また、正孔間の電子の移動は、内部インバ
ータのＮウェル（コレクタ）近傍まで注入電子を運ぶ役
目も果たすため、Ｔｒ７のコレクタ電流も増加しラッチ
アップ耐性が低下する。本発明は、ウエハプロセスの微
細化技術として必要不可欠なウェルの高濃度化によっ
て、負極サージに対してラッチアップ耐性が低下すると
いう問題を除去し、ラッチアップ耐性を維持・向上させ
ることができるラッチアップ防止保護回路を具備する半
導体集積回路装置を提供することを目的とする。
ータのＮウェル（コレクタ）近傍まで注入電子を運ぶ役
目も果たすため、Ｔｒ７のコレクタ電流も増加しラッチ
アップ耐性が低下する。本発明は、ウエハプロセスの微
細化技術として必要不可欠なウェルの高濃度化によっ
て、負極サージに対してラッチアップ耐性が低下すると
いう問題を除去し、ラッチアップ耐性を維持・向上させ
ることができるラッチアップ防止保護回路を具備する半
導体集積回路装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕回路素子が表面に作り込まれた第１導電型基板を
用いた半導体集積回路装置において、主に外部とのイン
ターフェイス回路が配置されるチップ周辺部分と内部回
路が配置されるチップ中央部分との間に、前記内部回路
を取り囲むように、如何なる電位にも電気的に接続され
ていない第２導電型ウェルを形成したラッチアップ防止
保護回路を具備するようにしたものである。
成するために、 〔１〕回路素子が表面に作り込まれた第１導電型基板を
用いた半導体集積回路装置において、主に外部とのイン
ターフェイス回路が配置されるチップ周辺部分と内部回
路が配置されるチップ中央部分との間に、前記内部回路
を取り囲むように、如何なる電位にも電気的に接続され
ていない第２導電型ウェルを形成したラッチアップ防止
保護回路を具備するようにしたものである。
【００３４】〔２〕回路素子が表面に作り込まれた第１
導電型基板を用いた半導体集積回路装置において、主に
外部とのインターフェイス回路が配置されるチップ周辺
部分と内部回路が配置されるチップ中央部分との間に中
間領域を設け、前記チップ周辺部分の外部接続端子にド
レインが電気的に接続される第２導電型トランジスタを
形成する第１導電型基板主表面領域の第１導電型不純物
濃度を周囲の基板表面領域の第１導電型不純物濃度より
も高くし、前記中間領域の抵抗を大きくするラッチアッ
プ防止保護回路を具備するようにしたものである。
導電型基板を用いた半導体集積回路装置において、主に
外部とのインターフェイス回路が配置されるチップ周辺
部分と内部回路が配置されるチップ中央部分との間に中
間領域を設け、前記チップ周辺部分の外部接続端子にド
レインが電気的に接続される第２導電型トランジスタを
形成する第１導電型基板主表面領域の第１導電型不純物
濃度を周囲の基板表面領域の第１導電型不純物濃度より
も高くし、前記中間領域の抵抗を大きくするラッチアッ
プ防止保護回路を具備するようにしたものである。
【００３５】〔３〕回路素子が表面に作り込まれた第１
導電型基板を用いた半導体集積回路装置において、主に
外部とのインターフェイス回路が配置されるチップ周辺
部分と内部回路が配置されるチップ中央部分との間に中
間領域を設け、前記チップ周辺部分の外部接続端子にド
レインが電気的に接続される第１導電型トランジスタを
形成する第２導電型ウェルの底面部にこのウェル領域よ
りも高濃度の第２導電型不純物層を形成するラッチアッ
プ防止保護回路を具備するようにしたものである。
導電型基板を用いた半導体集積回路装置において、主に
外部とのインターフェイス回路が配置されるチップ周辺
部分と内部回路が配置されるチップ中央部分との間に中
間領域を設け、前記チップ周辺部分の外部接続端子にド
レインが電気的に接続される第１導電型トランジスタを
形成する第２導電型ウェルの底面部にこのウェル領域よ
りも高濃度の第２導電型不純物層を形成するラッチアッ
プ防止保護回路を具備するようにしたものである。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図１は本発明の第１実施例を示す半
導体集積回路装置の概略レイアウトを示す平面図、図２
は本発明の第１実施例を示す半導体集積回路装置の断面
と負極サージ印加時における寄生バイポーラトランジス
タ回路図である。図２では、ＮＭＯＳトランジスタ領域
（チップ周辺部分）１１０とＣＭＯＳインバータ回路領
域（チップ中央部分）１２０の断面と寄生バイポーラト
ランジスタによる回路を現している。
て詳細に説明する。図１は本発明の第１実施例を示す半
導体集積回路装置の概略レイアウトを示す平面図、図２
は本発明の第１実施例を示す半導体集積回路装置の断面
と負極サージ印加時における寄生バイポーラトランジス
タ回路図である。図２では、ＮＭＯＳトランジスタ領域
（チップ周辺部分）１１０とＣＭＯＳインバータ回路領
域（チップ中央部分）１２０の断面と寄生バイポーラト
ランジスタによる回路を現している。
【００３７】これらの図において、１００は半導体デバ
イスチップ、１１０はＮＭＯＳトランジスタ領域（チッ
プ周辺部分）、１２０はＣＭＯＳインバータ領域（チッ
プ中央部分）、１３０，１４２，１４５はＮウェル（第
２導電型ウェル）、１３５は中間領域、１４１はＰ型基
板（第１導電型基板）、１４３，１４４，１４６はＰウ
ェル、１４７，１５０，１５１，１５３，１５５，１５
６はｎ+ 拡散層であり、特に、１４７，１５３はＮウェ
ル電位固定用ｎ+ 拡散層、また、１４８，１４９，１５
２，１５４はｐ+ 拡散層であり、特に、１５２，１５４
はＰ型基板（Ｐウェル）電位固定用ｐ+ 拡散層である。
イスチップ、１１０はＮＭＯＳトランジスタ領域（チッ
プ周辺部分）、１２０はＣＭＯＳインバータ領域（チッ
プ中央部分）、１３０，１４２，１４５はＮウェル（第
２導電型ウェル）、１３５は中間領域、１４１はＰ型基
板（第１導電型基板）、１４３，１４４，１４６はＰウ
ェル、１４７，１５０，１５１，１５３，１５５，１５
６はｎ+ 拡散層であり、特に、１４７，１５３はＮウェ
ル電位固定用ｎ+ 拡散層、また、１４８，１４９，１５
２，１５４はｐ+ 拡散層であり、特に、１５２，１５４
はＰ型基板（Ｐウェル）電位固定用ｐ+ 拡散層である。
【００３８】更に、１５７はｎ+ 拡散層１４７とｐ+ 拡
散層１４８に接続される電源線、１５８はｎ+ 拡散層１
５１とｐ+ 拡散層１５２に接続される接地線、１５９は
ｎ+拡散層１５３に接続される電源線、１６０はｐ+ 拡
散層１５４とｎ+ 拡散層１５５に接続される接地線、１
６１はｎ+ 拡散層１５６に接続されるドレイン端子、１
６２はＰＭＯＳのゲート、１６３，１６４はＮＭＯＳの
ゲートである。
散層１４８に接続される電源線、１５８はｎ+ 拡散層１
５１とｐ+ 拡散層１５２に接続される接地線、１５９は
ｎ+拡散層１５３に接続される電源線、１６０はｐ+ 拡
散層１５４とｎ+ 拡散層１５５に接続される接地線、１
６１はｎ+ 拡散層１５６に接続されるドレイン端子、１
６２はＰＭＯＳのゲート、１６３，１６４はＮＭＯＳの
ゲートである。
【００３９】図１に示すように、Ｐ型基板１４１を用い
た半導体デバイスチップ１００において、入力や出力回
路が配置されるチップ周辺部分１１０と、制御回路や論
理回路が配置されるチップ中央部分１２０との間に、電
気的に如何なる電位にも接続されていない一体のＮウェ
ル１３０を配置する。この半導体集積回路装置の動作に
ついて説明すると、Ｐ型基板１４１上にＮウェル１３０
が形成された領域は基板抵抗が高いため、サージ電流の
侵入口となるチップ周辺部分１１０からラッチアップを
起こし易い内部回路が配置されるチップ中央部分１２０
までの基板抵抗が高くなる。
た半導体デバイスチップ１００において、入力や出力回
路が配置されるチップ周辺部分１１０と、制御回路や論
理回路が配置されるチップ中央部分１２０との間に、電
気的に如何なる電位にも接続されていない一体のＮウェ
ル１３０を配置する。この半導体集積回路装置の動作に
ついて説明すると、Ｐ型基板１４１上にＮウェル１３０
が形成された領域は基板抵抗が高いため、サージ電流の
侵入口となるチップ周辺部分１１０からラッチアップを
起こし易い内部回路が配置されるチップ中央部分１２０
までの基板抵抗が高くなる。
【００４０】以下、この半導体集積回路装置の作用効果
について、図２を参照しながら説明する。この実施例
は、図２に示すように、ＮＭＯＳトランジスタ領域（チ
ップ周辺部分）１１０とＣＭＯＳインバータ回路領域
（チップ中央部分）１２０との中間領域として、Ｎウェ
ル１３５を配置したものであり、従来の図９に示された
中間領域のＰウェルが存在しないものである。
について、図２を参照しながら説明する。この実施例
は、図２に示すように、ＮＭＯＳトランジスタ領域（チ
ップ周辺部分）１１０とＣＭＯＳインバータ回路領域
（チップ中央部分）１２０との中間領域として、Ｎウェ
ル１３５を配置したものであり、従来の図９に示された
中間領域のＰウェルが存在しないものである。
【００４１】したがって、高濃度のＰウェルが存在しな
いため、中間領域１３５の抵抗は元々のＰ型基板１４１
の抵抗まで高くなる。この結果、Ｔｒ７から引き出され
るベース電流が減少し、コレクタ電流も減少するので負
極サージによるラッチアップ耐性を向上させることがで
きる。この実施例では、基板抵抗を高くする目的でＮウ
ェル１３０を配置しており、Ｎウェル１３０へ特定電位
の供給は不要である。このことは通常のデバイスで周辺
回路と内部回路間を接続する配線の引き廻しに使用して
いる領域を、そのままＮウェル１３０の配置領域に使用
できるので、Ｎウェル１３０の設置に伴ってチップ面積
が増大してしまうといったデメリットがない。
いため、中間領域１３５の抵抗は元々のＰ型基板１４１
の抵抗まで高くなる。この結果、Ｔｒ７から引き出され
るベース電流が減少し、コレクタ電流も減少するので負
極サージによるラッチアップ耐性を向上させることがで
きる。この実施例では、基板抵抗を高くする目的でＮウ
ェル１３０を配置しており、Ｎウェル１３０へ特定電位
の供給は不要である。このことは通常のデバイスで周辺
回路と内部回路間を接続する配線の引き廻しに使用して
いる領域を、そのままＮウェル１３０の配置領域に使用
できるので、Ｎウェル１３０の設置に伴ってチップ面積
が増大してしまうといったデメリットがない。
【００４２】次に、本発明の第２実施例について説明す
る。図３は本発明の第２実施例を示す半導体集積回路装
置の概略レイアウトを示す平面図、図４は本発明の第２
実施例を示す半導体集積回路装置の断面と負極サージ印
加時における寄生バイポーラトランジスタ回路図であ
る。図４は図２と同様に、従来の図９の回路に本実施例
を適用したものでＮＭＯＳトランジスタ領域２３０とＣ
ＭＯＳインバータ領域２３２の断面と寄生バイポーラト
ランジスタによる回路を示している。
る。図３は本発明の第２実施例を示す半導体集積回路装
置の概略レイアウトを示す平面図、図４は本発明の第２
実施例を示す半導体集積回路装置の断面と負極サージ印
加時における寄生バイポーラトランジスタ回路図であ
る。図４は図２と同様に、従来の図９の回路に本実施例
を適用したものでＮＭＯＳトランジスタ領域２３０とＣ
ＭＯＳインバータ領域２３２の断面と寄生バイポーラト
ランジスタによる回路を示している。
【００４３】これらの図において、２００は半導体デバ
イスチップ、２１０はチップ周辺部分、２２０はチップ
中央部分、２１２はチップ周辺部分２１０に位置するＰ
ウェル、２２２はチップ中央部分２２０に位置するＰウ
ェル、２４１はＰ型基板、２４２，２４４はＮウェル、
２４６，２４９，２５０，２５２，２５４，２５５はｎ
+ 拡散層であり、特に、２４６，２５２はＮウェル電位
固定用ｎ+ 拡散層である。また、２４７，２４８，２５
１，２５３はｐ+ 拡散層であり、特に、２５１，２５３
はＰ型基板（Ｐウェル）電位固定用ｐ+ 拡散層である。
イスチップ、２１０はチップ周辺部分、２２０はチップ
中央部分、２１２はチップ周辺部分２１０に位置するＰ
ウェル、２２２はチップ中央部分２２０に位置するＰウ
ェル、２４１はＰ型基板、２４２，２４４はＮウェル、
２４６，２４９，２５０，２５２，２５４，２５５はｎ
+ 拡散層であり、特に、２４６，２５２はＮウェル電位
固定用ｎ+ 拡散層である。また、２４７，２４８，２５
１，２５３はｐ+ 拡散層であり、特に、２５１，２５３
はＰ型基板（Ｐウェル）電位固定用ｐ+ 拡散層である。
【００４４】更に、２５６はｎ+ 拡散層２４６とｐ+ 拡
散層２４７に接続される電源線、２５７はｎ+ 拡散層２
５０とｐ+ 拡散層２５１に接続される接地線、２５８は
ｎ+拡散層２５２に接続される電源線、２５９はｐ+ 拡
散層２５３とｎ+ 拡散層２５４に接続される接地線、２
６０はｎ+ 拡散層２５５に接続されるドレイン端子、２
６１はＰＭＯＳのゲート、２６２，２６３はＮＭＯＳの
ゲートである。
散層２４７に接続される電源線、２５７はｎ+ 拡散層２
５０とｐ+ 拡散層２５１に接続される接地線、２５８は
ｎ+拡散層２５２に接続される電源線、２５９はｐ+ 拡
散層２５３とｎ+ 拡散層２５４に接続される接地線、２
６０はｎ+ 拡散層２５５に接続されるドレイン端子、２
６１はＰＭＯＳのゲート、２６２，２６３はＮＭＯＳの
ゲートである。
【００４５】これらの図に示すように、Ｐ型基板２４１
を用いた半導体デバイスチップ２００において、出力用
ＮＭＯＳトランジスタや静電破壊防止保護用ＮＭＯＳト
ランジスタがその中に形成されるチップ周辺部分２１０
のＰウェル２１２と制御回路や論理回路のＮＭＯＳが形
成されるチップ中央部分２２０のＰウェル２２２を分離
して形成する。
を用いた半導体デバイスチップ２００において、出力用
ＮＭＯＳトランジスタや静電破壊防止保護用ＮＭＯＳト
ランジスタがその中に形成されるチップ周辺部分２１０
のＰウェル２１２と制御回路や論理回路のＮＭＯＳが形
成されるチップ中央部分２２０のＰウェル２２２を分離
して形成する。
【００４６】このように構成したので、サージ電流の侵
入口となるチップ周辺部分２１０のＰウェル２１２とラ
ッチアップを起こし易い内部回路のＰウェル２２２とが
Ｐ型基板２４１で繋がる型式になるので、サージ電流の
侵入口のＮＭＯＳトランジスタ領域２３０から内部の寄
生サイリスタまでの基板抵抗が高くなる。次に、本発明
の第２実施例の作用効果を図４を参照しながら説明す
る。
入口となるチップ周辺部分２１０のＰウェル２１２とラ
ッチアップを起こし易い内部回路のＰウェル２２２とが
Ｐ型基板２４１で繋がる型式になるので、サージ電流の
侵入口のＮＭＯＳトランジスタ領域２３０から内部の寄
生サイリスタまでの基板抵抗が高くなる。次に、本発明
の第２実施例の作用効果を図４を参照しながら説明す
る。
【００４７】図４に示すように、Ｐ型基板２４１を使用
するサブミクロンクラスのウエハプロセスでは、Ｎウェ
ルを形成する領域のマスクデータは作製するが、Ｐウェ
ル領域についてはマスクデータを作製せず、Ｎウェルマ
スクをそのまま使用してＮウェル以外の全領域をＰウェ
ル化する。従来は、チップ周辺部分とチップ中央部分の
Ｐウェルが繋がってしまい、サージ電流の侵入口のＮＭ
ＯＳトランジスタ領域２３０から内部の寄生サイリスタ
までの基板抵抗が低いことが負極サージに対するラッチ
アップ耐性低下の原因であったが、第２実施例によれ
ば、上記のように、ＮＭＯＳトランジスタ領域２３０が
形成されているＰウェル２１２とＣＭＯＳインバータ領
域２３２のＮＭＯＳが形成されているＰウェル２２２と
を分離して形成しているため、中間領域２３４の抵抗は
Ｐ型基板２４１の抵抗となり非常に大きい。
するサブミクロンクラスのウエハプロセスでは、Ｎウェ
ルを形成する領域のマスクデータは作製するが、Ｐウェ
ル領域についてはマスクデータを作製せず、Ｎウェルマ
スクをそのまま使用してＮウェル以外の全領域をＰウェ
ル化する。従来は、チップ周辺部分とチップ中央部分の
Ｐウェルが繋がってしまい、サージ電流の侵入口のＮＭ
ＯＳトランジスタ領域２３０から内部の寄生サイリスタ
までの基板抵抗が低いことが負極サージに対するラッチ
アップ耐性低下の原因であったが、第２実施例によれ
ば、上記のように、ＮＭＯＳトランジスタ領域２３０が
形成されているＰウェル２１２とＣＭＯＳインバータ領
域２３２のＮＭＯＳが形成されているＰウェル２２２と
を分離して形成しているため、中間領域２３４の抵抗は
Ｐ型基板２４１の抵抗となり非常に大きい。
【００４８】この結果、Ｔｒ７から引き出されるベース
電流が減少し、コレクタ電流も減少するので負極サージ
によるラッチアップ耐性を向上させることができる。次
に、本発明の第３実施例について説明する。図５は本発
明の第３実施例を示す半導体集積回路装置の断面と正極
サージ印加時における寄生バイポーラトランジスタ回路
図である。
電流が減少し、コレクタ電流も減少するので負極サージ
によるラッチアップ耐性を向上させることができる。次
に、本発明の第３実施例について説明する。図５は本発
明の第３実施例を示す半導体集積回路装置の断面と正極
サージ印加時における寄生バイポーラトランジスタ回路
図である。
【００４９】この図において、３１０はＰＭＯＳトラン
ジスタ領域、３２０はＣＭＯＳインバータ領域、３３０
は中間領域、３４１はＰ型基板、３４２，３４５はＮウ
ェル、３４３，３４４はＰウェル、３４６，３４９，３
５０，３５３はｎ+ 拡散層であり、特に、３４６，３５
３はＮウェル電位固定用ｎ+ 拡散層である。また、３４
７，３４８，３５１，３５２，３５４，３５５はｐ+ 拡
散層であり、特に、３５１，３５２はＰ型基板（Ｐウェ
ル）電位固定用ｐ+ 拡散層、３５４はソース、３５５は
ドレインである。
ジスタ領域、３２０はＣＭＯＳインバータ領域、３３０
は中間領域、３４１はＰ型基板、３４２，３４５はＮウ
ェル、３４３，３４４はＰウェル、３４６，３４９，３
５０，３５３はｎ+ 拡散層であり、特に、３４６，３５
３はＮウェル電位固定用ｎ+ 拡散層である。また、３４
７，３４８，３５１，３５２，３５４，３５５はｐ+ 拡
散層であり、特に、３５１，３５２はＰ型基板（Ｐウェ
ル）電位固定用ｐ+ 拡散層、３５４はソース、３５５は
ドレインである。
【００５０】更に、３５６はｎ+ 拡散層３４６とｐ+ 拡
散層３４７に接続される電源線、３５７はｎ+ 拡散層３
５０とｐ+ 拡散層３５１に接続される接地線、３５８は
ｐ+拡散層３５２に接続される接地線、３５９はｎ+ 拡
散層３５３とｐ+ 拡散層３５４に接続される電源線、３
６０はｐ+ 拡散層３５５に接続されるドレイン端子、３
６１，３６３はＰＭＯＳのゲート、３６２はＮＭＯＳの
ゲートである。なお、３７０はＮ型の高濃度不純物層
（エピタキシャルシリコン層）である。
散層３４７に接続される電源線、３５７はｎ+ 拡散層３
５０とｐ+ 拡散層３５１に接続される接地線、３５８は
ｐ+拡散層３５２に接続される接地線、３５９はｎ+ 拡
散層３５３とｐ+ 拡散層３５４に接続される電源線、３
６０はｐ+ 拡散層３５５に接続されるドレイン端子、３
６１，３６３はＰＭＯＳのゲート、３６２はＮＭＯＳの
ゲートである。なお、３７０はＮ型の高濃度不純物層
（エピタキシャルシリコン層）である。
【００５１】図５に示すように、Ｐ型基板３４１を用い
た半導体集積回路装置において、その中にＰＭＯＳトラ
ンジスタ領域３１０が形成されるＮウェル３４５の底面
部分にＮ型の高濃度不純物層（エピタキシャルシリコン
層）３７０を形成する。次に、この半導体集積回路装置
の動作について説明する。図５において、サージ電流の
侵入口となるＰＭＯＳトランジスタ領域３１０に寄生的
に形成される２つのｐｎｐバイポーラトランジスタ、す
なわち横型ｎｐｎトランジスタＴｒ１と縦型ｐｎｐトラ
ンジスタＴｒ２内のこのトランジスタＴｒ２側のコレク
タ電流が減少する。
た半導体集積回路装置において、その中にＰＭＯＳトラ
ンジスタ領域３１０が形成されるＮウェル３４５の底面
部分にＮ型の高濃度不純物層（エピタキシャルシリコン
層）３７０を形成する。次に、この半導体集積回路装置
の動作について説明する。図５において、サージ電流の
侵入口となるＰＭＯＳトランジスタ領域３１０に寄生的
に形成される２つのｐｎｐバイポーラトランジスタ、す
なわち横型ｎｐｎトランジスタＴｒ１と縦型ｐｎｐトラ
ンジスタＴｒ２内のこのトランジスタＴｒ２側のコレク
タ電流が減少する。
【００５２】このように、第３実施例によれば、ＰＭＯ
Ｓトランジスタ３１０が形成されるＮウェル３４５の底
面部分に、Ｎ型の高濃度不純物層（エピタキシャルシリ
コン層）３７０を形成するようにしたので、Ｎウェル表
面に比べて底面部分の電子密度が高い。そこで、正極サ
ージによってＮウェル内に注入された正孔は、ベース電
流とソースをコレクタとする横型ｎｐｎトランジスタＴ
ｒ１のコレクタ電流とＰ型基板をコレクタとする縦型ｐ
ｎｐトランジスタＴｒ２のコレクタ電流に分かれるが、
縦型ｐｎｐトランジスタＴｒ２のコレクタ電流は、Ｐ型
基板に向かって下方向に流れる。
Ｓトランジスタ３１０が形成されるＮウェル３４５の底
面部分に、Ｎ型の高濃度不純物層（エピタキシャルシリ
コン層）３７０を形成するようにしたので、Ｎウェル表
面に比べて底面部分の電子密度が高い。そこで、正極サ
ージによってＮウェル内に注入された正孔は、ベース電
流とソースをコレクタとする横型ｎｐｎトランジスタＴ
ｒ１のコレクタ電流とＰ型基板をコレクタとする縦型ｐ
ｎｐトランジスタＴｒ２のコレクタ電流に分かれるが、
縦型ｐｎｐトランジスタＴｒ２のコレクタ電流は、Ｐ型
基板に向かって下方向に流れる。
【００５３】この実施例では、この下向きに流れる正孔
が基板に到達する手前で、Ｎ型の高濃度不純物層（エピ
タキシャルシリコン層）３７０を通り抜けなければなら
ないが、このＮ型の高濃度不純物層３７０は電子密度が
高いため、正孔の殆どがこの高濃度不純物層で電子と結
合して消失してしまう。その結果、縦型ｐｎｐトランジ
スタＴｒ２のコレクタ電流が大幅に減少するので、正極
サージによるラッチアップ耐性を向上させることができ
る。
が基板に到達する手前で、Ｎ型の高濃度不純物層（エピ
タキシャルシリコン層）３７０を通り抜けなければなら
ないが、このＮ型の高濃度不純物層３７０は電子密度が
高いため、正孔の殆どがこの高濃度不純物層で電子と結
合して消失してしまう。その結果、縦型ｐｎｐトランジ
スタＴｒ２のコレクタ電流が大幅に減少するので、正極
サージによるラッチアップ耐性を向上させることができ
る。
【００５４】さらに、第３実施例は出力トランジスタに
限らず、静電破壊防止保護素子として搭載されるＰＭＯ
Ｓトランジスタやゲートを持たないｐｎｐバイポーラト
ランジスタをその中に形成しているＮウェルに適用して
も同様の効果が得られる。また、本発明によれば、いず
れの実施例もＣＭＯＳプロセスで製造される製品であれ
ば、全てに適用可能である。
限らず、静電破壊防止保護素子として搭載されるＰＭＯ
Ｓトランジスタやゲートを持たないｐｎｐバイポーラト
ランジスタをその中に形成しているＮウェルに適用して
も同様の効果が得られる。また、本発明によれば、いず
れの実施例もＣＭＯＳプロセスで製造される製品であれ
ば、全てに適用可能である。
【００５５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００５６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、サージ電流の侵入
口となるチップ周辺部分の第１導電型ウェルとラッチア
ップを起こし易い内部回路の第１導電型ウェルとが第１
導電型基板で繋がる型式になるので、サージ電流の侵入
口の第２導電型ＭＯＳから内部の寄生サイリスタまでの
基板抵抗が高くなり、ラッチアップ耐性を高めることが
できる。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、サージ電流の侵入
口となるチップ周辺部分の第１導電型ウェルとラッチア
ップを起こし易い内部回路の第１導電型ウェルとが第１
導電型基板で繋がる型式になるので、サージ電流の侵入
口の第２導電型ＭＯＳから内部の寄生サイリスタまでの
基板抵抗が高くなり、ラッチアップ耐性を高めることが
できる。
【００５７】（２）請求項２記載の発明によれば、チッ
プ周辺部分の第２導電型ＭＯＳトランジスタが形成され
ている第１導電型ウェルと、チップ中央部分のＣＭＯＳ
インバータの第２導電型ＭＯＳが形成されている第１導
電型ウェルとを分離して形成するようにしているので、
中間領域の抵抗は第１導電型基板の抵抗となり非常に大
きくすることができる。
プ周辺部分の第２導電型ＭＯＳトランジスタが形成され
ている第１導電型ウェルと、チップ中央部分のＣＭＯＳ
インバータの第２導電型ＭＯＳが形成されている第１導
電型ウェルとを分離して形成するようにしているので、
中間領域の抵抗は第１導電型基板の抵抗となり非常に大
きくすることができる。
【００５８】したがって、チップ周辺部分とチップ中央
部分に跨がって形成される寄生トランジスタから引き出
されるベース電流が減少し、コレクタ電流も減少するの
で負極サージによるラッチアップ耐性を向上させること
ができる。 （３）請求項３記載の発明によれば、正孔が第１導電型
基板に到達する手前で第２導電型の高濃度不純物層を通
り抜けなければならないが、この第２導電型の高濃度不
純物層は電子密度が高いため、正孔の殆どがこの高濃度
不純物層で電子と結合して消失してしまう。
部分に跨がって形成される寄生トランジスタから引き出
されるベース電流が減少し、コレクタ電流も減少するの
で負極サージによるラッチアップ耐性を向上させること
ができる。 （３）請求項３記載の発明によれば、正孔が第１導電型
基板に到達する手前で第２導電型の高濃度不純物層を通
り抜けなければならないが、この第２導電型の高濃度不
純物層は電子密度が高いため、正孔の殆どがこの高濃度
不純物層で電子と結合して消失してしまう。
【００５９】したがって、縦型ｐｎｐトランジスタのコ
レクタ電流が大幅に減少するので、正極サージによるラ
ッチアップ耐性を向上させることができる。
レクタ電流が大幅に減少するので、正極サージによるラ
ッチアップ耐性を向上させることができる。
【図１】本発明の第１実施例を示す半導体集積回路装置
の概略レイアウトを示す平面図である。
の概略レイアウトを示す平面図である。
【図２】本発明の第１実施例を示す半導体集積回路装置
の断面と負極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
の断面と負極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
【図３】本発明の第２実施例を示す半導体集積回路装置
の概略レイアウトを示す平面図である。
の概略レイアウトを示す平面図である。
【図４】本発明の第２実施例を示す半導体集積回路装置
の断面と負極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
の断面と負極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
【図５】本発明の第３実施例を示す半導体集積回路装置
の断面と正極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
の断面と正極サージ印加時における寄生バイポーラトラ
ンジスタ回路図である。
【図６】従来のＣＭＯＳ−ＩＣの寄生サイリスタの説明
図である。
図である。
【図７】従来のＰＭＯＳトランジスタとＣＭＯＳインバ
ータ断面構造と正極サージ印加時における寄生バイポー
ラトランジスタの回路図である。
ータ断面構造と正極サージ印加時における寄生バイポー
ラトランジスタの回路図である。
【図８】従来のＮウェル濃度プロファイルのシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図９】従来のＮＭＯＳトランジスタとＣＭＯＳインバ
ータ断面構造と負極サージ印加時における寄生バイポー
ラトランジスタの回路図である。
ータ断面構造と負極サージ印加時における寄生バイポー
ラトランジスタの回路図である。
【図１０】従来のＰウェル濃度プロファイルのシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
１００，２００ 半導体デバイスチップ １１０，２１０ チップ周辺部分 １２０，２２０ チップ中央部分 １３０，１４２，１４５，２４２，２４４，３４２，３
４５ Ｎウェル（第２導電型ウェル） １３５，２３４，３３０ 中間領域 １４１，２４１，３４１ Ｐ型基板（第１導電型基
板） １４３，１４４，１４６，２１２，２２２，３４３，３
４４ Ｐウェル １４７，１５０，１５１，１５３，１５５，１５６，２
４６，２４９，２５０，２５２，２５４，２５５，３４
６，３４９，３５０，３５３ ｎ+ 拡散層 １４８，１４９，１５２，１５４，２５５，２４７，２
４８，２５１，２５３，３４７，３４８，３５１，３５
２，３５４，３５５ ｐ+ 拡散層 １５７，１５９，２５６，２５８，３５６，３５９
電源線 １５８，１６０，２５７，２５９，３５７，３５８
接地線 １６１，２６０，３６０ ドレイン端子 １６２，２６１，３６１，３６３ ＰＭＯＳのゲート １６３，１６４，２６２，２６３，３６２ ＮＭＯＳ
のゲート ２３０ ＮＭＯＳトランジスタ領域 ２３２，３２０ ＣＭＯＳインバータ領域 ３１０ ＰＭＯＳトランジスタ領域 ３７０ Ｎ型の高濃度不純物層（エピタキシャルシリ
コン層）
４５ Ｎウェル（第２導電型ウェル） １３５，２３４，３３０ 中間領域 １４１，２４１，３４１ Ｐ型基板（第１導電型基
板） １４３，１４４，１４６，２１２，２２２，３４３，３
４４ Ｐウェル １４７，１５０，１５１，１５３，１５５，１５６，２
４６，２４９，２５０，２５２，２５４，２５５，３４
６，３４９，３５０，３５３ ｎ+ 拡散層 １４８，１４９，１５２，１５４，２５５，２４７，２
４８，２５１，２５３，３４７，３４８，３５１，３５
２，３５４，３５５ ｐ+ 拡散層 １５７，１５９，２５６，２５８，３５６，３５９
電源線 １５８，１６０，２５７，２５９，３５７，３５８
接地線 １６１，２６０，３６０ ドレイン端子 １６２，２６１，３６１，３６３ ＰＭＯＳのゲート １６３，１６４，２６２，２６３，３６２ ＮＭＯＳ
のゲート ２３０ ＮＭＯＳトランジスタ領域 ２３２，３２０ ＣＭＯＳインバータ領域 ３１０ ＰＭＯＳトランジスタ領域 ３７０ Ｎ型の高濃度不純物層（エピタキシャルシリ
コン層）
Claims (3)
- 【請求項１】 回路素子が表面に作り込まれた第１導電
型基板を用いた半導体集積回路装置において、 主に外部とのインターフェイス回路が配置されるチップ
周辺部分と内部回路が配置されるチップ中央部分との間
に、前記内部回路を取り囲むように如何なる電位にも電
気的に接続されていない第２導電型ウェルを形成したラ
ッチアップ防止保護回路を具備することを特徴とする半
導体集積回路装置。 - 【請求項２】 回路素子が表面に作り込まれた第１導電
型基板を用いた半導体集積回路装置において、 主に外部とのインターフェイス回路が配置されるチップ
周辺部分と内部回路が配置されるチップ中央部分との間
に中間領域を設け、前記チップ周辺部分の外部接続端子
にドレインが電気的に接続される第２導電型トランジス
タを形成する第１導電型基板主表面領域の第１導電型不
純物濃度を周囲の基板表面領域の第１導電型不純物濃度
よりも高くし、前記中間領域の抵抗を大きくするラッチ
アップ防止保護回路を具備することを特徴とする半導体
集積回路装置。 - 【請求項３】 回路素子が表面に作り込まれた第１導電
型基板を用いた半導体集積回路装置において、 主に外部とのインターフェイス回路が配置されるチップ
周辺部分と内部回路が配置されるチップ中央部分との間
に中間領域を設け、前記チップ周辺部分の外部接続端子
にドレインが電気的に接続される第１導電型トランジス
タを形成する第２導電型ウェルの底面部に該ウェル領域
よりも高濃度の第２導電型不純物層を形成するラッチア
ップ防止保護回路を具備することを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298079A JPH11135645A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298079A JPH11135645A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135645A true JPH11135645A (ja) | 1999-05-21 |
Family
ID=17854888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298079A Withdrawn JPH11135645A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| JP2006134955A (ja) * | 2004-11-02 | 2006-05-25 | Denso Corp | 半導体集積回路の設計方法 |
| CN114068517A (zh) * | 2020-08-05 | 2022-02-18 | 圣邦微电子（北京）股份有限公司 | 半导体芯片 |
-
1997
- 1997-10-30 JP JP9298079A patent/JPH11135645A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| JP2006134955A (ja) * | 2004-11-02 | 2006-05-25 | Denso Corp | 半導体集積回路の設計方法 |
| JP4617832B2 (ja) * | 2004-11-02 | 2011-01-26 | 株式会社デンソー | 半導体集積回路の設計方法 |
| CN114068517A (zh) * | 2020-08-05 | 2022-02-18 | 圣邦微电子（北京）股份有限公司 | 半导体芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |