JP2009231851A - 半導体装置 - Google Patents
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Abstract
【課題】高圧側浮遊オフセット電圧VSの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。
【解決手段】NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p型ウェル29に接するようにp+型不純物領域33が形成されている。p+型不純物領域33上には電極41が形成されており、電極41は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域33の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域33はp型ウェル29よりも浅く形成されている。p+型不純物領域33とPMOS15との間において、n型不純物領域28の上面内には、n+型不純物領域32が形成されている。n+型不純物領域32上には電極40が形成されており、電極40は高圧側浮遊供給絶対電圧VBに接続されている。
【選択図】図4
【解決手段】NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p型ウェル29に接するようにp+型不純物領域33が形成されている。p+型不純物領域33上には電極41が形成されており、電極41は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域33の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域33はp型ウェル29よりも浅く形成されている。p+型不純物領域33とPMOS15との間において、n型不純物領域28の上面内には、n+型不純物領域32が形成されている。n+型不純物領域32上には電極40が形成されており、電極40は高圧側浮遊供給絶対電圧VBに接続されている。
【選択図】図4
Description
この発明は、半導体装置に関し、特に、インバータ等のパワーデバイスを駆動するためのパワーデバイス駆動装置に関する。
パワーデバイスは、直列に接続された第1及び第2のNチャネル絶縁ゲート型バイポーラトランジスタ(IGBT)と、パワーデバイス駆動装置とを備えている。第1のIGBTのコレクタ電極は主電源に接続されており、第2のIGBTのエミッタ電極は接地電位に接続されている。第1のIGBTのエミッタ電極と第2のIGBTのコレクタ電極とは、負荷に接続されている。負荷による逆起電圧から第1及び第2のIGBTを保護するために、フリーホイールダイオードが、第1及び第2のIGBTにそれぞれ逆並列に接続されている。
パワーデバイス駆動装置は、第1のIGBTを制御するための高圧側駆動部と、第2のIGBTを制御するための低圧側駆動部とを備えている。また、パワーデバイス駆動装置は、第1のIGBTのエミッタ電極に接続されたVS端子と、コンデンサを介して第1のIGBTのエミッタ電極に接続されたVB端子と、第1のIGBTの制御電極に接続されたHO端子と、第2のIGBTのエミッタ電極に接続されたCOM端子と、コンデンサを介して第2のIGBTのエミッタ電極に接続されたVCC端子と、第2のIGBTの制御電極に接続されたLO端子と、GND端子とを備えている。ここで、VSは、高圧側駆動部の基準電位となる高圧側浮遊オフセット電圧である。VBは、高圧側駆動部の電源となる高圧側浮遊供給絶対電圧であり、高圧側浮遊電源から供給される。HOは、高圧側駆動部による高圧側駆動信号出力である。COMは、共通接地である。VCCは、低圧側駆動部の電源となる低圧側固定供給電圧であり、低圧側固定供給電源から供給される。LOは、低圧側駆動部による低圧側駆動信号出力である。GNDは、接地電位である。
以下、高圧側駆動部を例にとり、従来のパワーデバイス駆動装置について説明する。
高圧側駆動部は、PMOSトランジスタ及びNMOSトランジスタを有するCMOS回路を備えている。PMOSトランジスタのソース電極はVB端子に、NMOSトランジスタのソース電極はVS端子に、PMOSトランジスタ及びNMOSトランジスタの各ドレイン電極はHO端子に、それぞれ接続されている。
次に、CMOS回路を有する従来の半導体装置の構造について説明する。半導体装置は、p-型シリコン基板と、p-型シリコン基板の上面内に形成されたn型不純物領域と、n型不純物領域の上面内に形成されたp型ウェルと、p型ウェルの上面内に形成された、NMOSトランジスタのn型のソース領域及びドレイン領域と、n型不純物領域の上面内に形成された、PMOSトランジスタのp型のソース領域及びドレイン領域と、n型不純物領域に接してp-型シリコン基板の上面内に形成されたp+型の分離領域とを備えている。
NMOSトランジスタのソース領域とドレイン領域との間にはチャネル形成領域が規定されており、チャネル形成領域上には、ゲート絶縁膜を介してNMOSトランジスタのゲート電極が形成されている。同様に、PMOSトランジスタのソース領域とドレイン領域との間にはチャネル形成領域が規定されており、チャネル形成領域上には、ゲート絶縁膜を介してPMOSトランジスタのゲート電極が形成されている。NMOSトランジスタのソース領域はVS端子に、PMOSトランジスタのソース領域はVB端子に、それぞれ接続されている。NMOSトランジスタ及びPMOSトランジスタの各ドレイン領域は、HO端子に共通に接続されている。
なお、CMOS回路を有する半導体装置に関する技術は、下記の特許文献1〜4に開示されている。
従来のパワーデバイス及びパワーデバイス駆動装置において、回生期間(即ち、負荷からの逆起電圧によってフリーホイールダイオードがオンする期間)に、高圧側浮遊オフセット電圧VSが共通接地COMよりも低い負電圧に変動する可能性がある。この高圧側浮遊オフセット電圧VSの負変動は、コンデンサを介して高圧側浮遊供給絶対電圧VBに伝達され、高圧側浮遊供給絶対電圧VBの電位も負変動してしまう。
高圧側浮遊供給絶対電圧VBが負変動すると、その負変動はn型不純物領域に伝達される。その結果、通常は逆バイアスされているはずの、p+型の分離領域とn型不純物領域との間の寄生ダイオードや、p-型シリコン基板とn型不純物領域との間の寄生ダイオードがターンオンしてしまい、n型不純物領域内に電流が流れ込む。
そして、寄生ダイオードのターンオンによってn型不純物領域内に流れ込んだ電流に起因して、従来の半導体装置には、高圧側駆動信号出力HOの論理が反転したり(誤動作)、寄生サイリスタがラッチアップしてCMOS回路に過大な電流が流れ、場合によっては回路又は部品が損傷する(ラッチアップ破壊)という問題がある(詳しくは、同一出願人による特開2002−252333号公報参照)。
本発明はかかる問題を解決するために成されたものであり、高圧側浮遊オフセット電圧VSの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得ることを目的とするものである。
第1の発明に係る半導体装置は、第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第1電極に直接接続された第1の端子と、容量性素子を介して第1電極に接続された第2の端子と、第1導電型の半導体基板と、半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、第1の不純物領域の主面内に形成された、第1導電型の第2の不純物領域と、第2の不純物領域の主面内に形成され、第1の端子に接続された、第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、第1の不純物領域の主面内に形成され、第2の端子に接続された、第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、第1の不純物領域の主面内に形成され、第1の端子に接続された、第1導電型の第3の不純物領域とを備える。
第2の発明に係る半導体装置は、第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第1電極に直接接続された第1の端子と、容量性素子を介して第1電極に接続された第2の端子と、第1導電型の第1の不純物領域と、第1の不純物領域の主面内に形成された、第2導電型の第2の不純物領域と、第2の不純物領域の主面内に形成され、第1の端子に接続された、第1導電型のソース・ドレイン領域を有する、第1のトランジスタと、第1の不純物領域の主面内に形成され、第2の端子に接続された、第2導電型のソース・ドレイン領域を有する、第2のトランジスタと、第1の不純物領域の主面内に形成され、第1の端子に接続された、第2導電型の第3の不純物領域とを備える。
第1及び第2の発明によれば、高圧側浮遊オフセット電圧の負変動に起因するラッチアップ破壊を回避することができる。
実施の形態1.
図1は、パワーデバイス及びパワーデバイス駆動装置の構成を説明するための概略構成図である。パワースイッチングデバイスであるNチャネル絶縁ゲート型バイポーラトランジスタ(IGBT)Q1,Q2は、主電源である高電圧HVをスイッチングする。ノードN30には負荷が接続されている。フリーホイールダイオードD1,D2は、ノードN30に接続された負荷による逆起電圧からIGBT Q1,Q2を保護する。
図1は、パワーデバイス及びパワーデバイス駆動装置の構成を説明するための概略構成図である。パワースイッチングデバイスであるNチャネル絶縁ゲート型バイポーラトランジスタ(IGBT)Q1,Q2は、主電源である高電圧HVをスイッチングする。ノードN30には負荷が接続されている。フリーホイールダイオードD1,D2は、ノードN30に接続された負荷による逆起電圧からIGBT Q1,Q2を保護する。
パワーデバイス駆動装置100は、IGBT Q1,Q2を駆動し、IGBT Q1を制御する高圧側制御入力HINと、IGBT Q2を制御する低圧側制御入力LINとに従って動作する。また、パワーデバイス駆動装置100は、IGBT Q1を駆動する高圧側駆動部101と、IGBT Q2を駆動する低圧側駆動部102と、制御入力処理部103とを有している。
ここで、例えばIGBT Q1,Q2が同時にオン状態になった場合、IGBT Q1,Q2に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部103は、制御入力HIN,LINにより、そのような状態が引き起こされることを防ぐなどの処理を高圧側駆動部101及び低圧側駆動部102に対して行っている。
また、パワーデバイス駆動装置100は、IGBT Q1のエミッタ電極に接続されたVS端子と、コンデンサC1を介してIGBT Q1のエミッタ電極に接続されたVB端子と、IGBT Q1の制御電極に接続されたHO端子と、IGBT Q2のエミッタ電極に接続されたCOM端子と、コンデンサC2を介してIGBT Q2のエミッタ電極に接続されたVCC端子と、IGBT Q2の制御電極に接続されたLO端子と、GND端子とを備えている。ここで、VSは、高圧側駆動部101の基準電位となる高圧側浮遊オフセット電圧である。VBは、高圧側駆動部101の電源となる高圧側浮遊供給絶対電圧であり、図示しない高圧側浮遊電源から供給される。HOは、高圧側駆動部101による高圧側駆動信号出力である。COMは、共通接地である。VCCは、低圧側駆動部102の電源となる低圧側固定供給電圧であり、図示しない低圧側固定供給電源から供給される。LOは、低圧側駆動部102による低圧側駆動信号出力である。GNDは、接地電位である。
コンデンサC1,C2は、高圧側駆動部101及び低圧側駆動部102に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために設けられている。
以上のような構成により、制御入力HIN,LINに基づくパワーデバイスによる主電源のスイッチングが行われる。
ところで、高圧側駆動部101は、回路の接地電位GNDに対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。
図2は、パワーデバイス駆動装置100における高圧側駆動部101の主要部の回路図である。スイッチング素子である高耐圧MOS11は、上記したレベルシフト回路の役割を担っている。スイッチング素子である高圧側駆動信号出力用のCMOS回路(以下「CMOS」)12は、PMOSトランジスタ(以下「PMOS」)15及びNMOSトランジスタ(以下「NMOS」)14から成り、高圧側駆動信号HOを出力する。レベルシフト抵抗13は、CMOS12のゲート電位を設定するためのものであり、プルアップ抵抗に相当する役割を果たしている。
高耐圧MOS11は、高圧側制御入力HINに従い、CMOS12のスイッチングを行う。CMOS12は、高圧側浮遊供給絶対電圧VB及び高圧側浮遊オフセット電圧VS間の電圧をスイッチングして高圧側駆動信号出力HOに駆動信号を出力し、外部のパワーデバイスの高圧側スイッチング素子を駆動させる。
ここで、以降の説明においては、CMOS12及びレベルシフト抵抗13を総合して、高圧側駆動回路と称する。
図3は、パワーデバイス駆動装置100における高圧島に設けられるレイアウトを示す概略平面図である。CMOS12及びレベルシフト抵抗13から成る高圧側駆動回路は高圧島と称される領域R2内に形成されており、高耐圧MOS11は領域R1内に形成されている。その周りを接地電位GNDのアルミニウム配線16,17で取り囲むことによって、シールドがなされている。
図4,5は、本発明の実施の形態1に係る半導体装置の構造を示す断面図であり、それぞれ図3に示したラインIV−IV,V−Vに沿った位置の断面に対応している。図4を参照して、p-型シリコン基板21の上面内には、p+型分離領域22、n-型不純物領域23、及びn型不純物領域24,28が形成されている。n型不純物領域28の上面内には、p型ウェル29が形成されている。p+型分離領域22は、p-型シリコン基板21に達している。p+型分離領域22上には電極34が形成されており、p-型シリコン基板21の電位は、回路上最も低い電位(GND又はCOM電位)となっている。また、高耐圧MOS11のn+型ソース領域11Sの下部にp型ウェル25が形成され、そのp型ウェル25は、ゲート絶縁膜を介してゲート電極11Gの下部に達し、高耐圧MOS11のチャネル領域を形成している。さらに、p型ウェル25内には、ソース電極35に接するようにp+型不純物領域26及びn+型ソース領域11Sが形成されている。また、高耐圧MOS11のドレイン電極36に接するようにn+型ドレイン領域11Dが形成されている。
高耐圧MOS11のドレイン電極36は、CMOS12のPMOS15及びNMOS14の各ゲート電極15G,14Gに接続されており、また、レベルシフト抵抗13を介してPMOS15のソース電極39及び高圧側浮遊供給絶対電圧VBに接続されている。
一方、CMOS12が形成されるn型不純物領域28内には、PMOS15のソース電極39に接するようにp+型ソース領域15S及びn+型不純物領域30が形成されており、ドレイン電極37に接するようにp+型ドレイン領域15Dが形成されている。n型不純物領域28の上面上には、ゲート絶縁膜を介してPMOS15のゲート電極15Gが形成されている。ゲート電極15G上には電極38が形成されている。また、NMOS14はp型ウェル29内に形成され、NMOS14のドレイン電極44に接するようにn+型ドレイン領域14Dが形成され、ソース電極42に接するようにn+型ソース領域14S及びp+型不純物領域31が形成されている。p型ウェル29の上面上には、ゲート絶縁膜を介してNMOS14のゲート電極14Gが形成されている。ゲート電極14G上には電極43が形成されている。
NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p型ウェル29に接するようにp+型不純物領域33が形成されている。p+型不純物領域33上には電極41が形成されており、電極41は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域33の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域33はp型ウェル29よりも浅く形成されている。p+型不純物領域33とPMOS15との間において、n型不純物領域28の上面内には、n+型不純物領域32が形成されている。n+型不純物領域32上には電極40が形成されており、電極40は高圧側浮遊供給絶対電圧VBに接続されている。
図5を参照して、p-型シリコン基板21の上面内には、p+型分離領域22、n-型不純物領域50、及びn型不純物領域28が形成されている。p+型分離領域22上には電極52が形成されている。n型不純物領域28の上面内にはn+型不純物領域51が形成されており、n+型不純物領域51上には電極53が形成されている。電極53は、高圧側浮遊供給絶対電圧VBに接続されている。
図5に示すように、p+型ソース領域15S、n型不純物領域28、p型ウェル29、及びn+型ソース領域14Sから成る横型の寄生サイリスタが存在している。寄生サイリスタは、pnp型の寄生バイポーラトランジスタPBP1と、npn型の寄生バイポーラトランジスタPBP2から成る。
図6,7は、n+型不純物領域32及びp+型不純物領域33の形成レイアウトの一例を模式的に示す上面図である。p+型分離領域22は、図3に示したように領域R1,R2を四辺で囲んで形成されている。図6に示した例では、n+型不純物領域32及びp+型不純物領域33は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。図7に示した例では、p+型不純物領域33は、p型ウェル29の周囲を取り囲んで形成されており、n+型不純物領域32は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。図7に示した例よりも図6に示した例の方が、チップサイズは小さくなる。
本実施の形態1に係るパワーデバイス及びパワーデバイス駆動装置において、回生期間に、高圧側浮遊オフセット電圧VSが共通接地COMよりも低い負電圧に変動した場合を考える。この場合、高圧側浮遊オフセット電圧VSの負変動は、図1に示したコンデンサC1を介して高圧側浮遊供給絶対電圧VBに伝達され、高圧側浮遊供給絶対電圧VBの電位も負変動してしまう。図4,5を参照して、高圧側浮遊供給絶対電圧VBが負変動すると、その負変動は、n-型不純物領域23,50及びn型不純物領域24,28に伝達される。その結果、通常は逆バイアスされているはずの寄生ダイオードPD1〜PD4がターンオンしてしまい、n-型不純物領域23及びn型不純物領域24,28内に電流が流れ込む。
しかしながら本実施の形態1に係る半導体装置によると、寄生バイポーラトランジスタPBP1のベース電流に相当する電子が、高圧側浮遊オフセット電圧VSよりも高電位であるn+型不純物領域32によって吸収される。その結果、寄生バイポーラトランジスタPBP1のベース電流が抑制され、寄生サイリスタがターンオンしないため、CMOS12のラッチアップ破壊を回避することができる。
また、寄生バイポーラトランジスタPBP2のベース電流に相当するホールが、高圧側浮遊供給絶対電圧VBよりも低電位であるp+型不純物領域33によって吸収される。その結果、寄生バイポーラトランジスタPBP2のベース電流が抑制され、寄生サイリスタがターンオンしないため、CMOS12のラッチアップ破壊を回避することができる。図8を参照して、p+型分離領域22からn-型不純物領域50内に流れ込んだホール電流は、p型ウェル29に到達する前に、p+型不純物領域33によって吸収されている。また、p型ウェル29の直下のp-型シリコン基板21からn型不純物領域28内に流れ込んだホール電流は、n+型不純物領域30,32からn型不純物領域28内に注入される電子によって引き寄せられるため、p型ウェル29内に流れ込むことなく、p+型不純物領域33によって吸収される。
図5に示したように、p+型不純物領域33はp型ウェル29よりも浅く形成されている。そのため、p+型不純物領域33の曲率部の電界強度は、p型ウェル29の曲率部の電界強度よりも高くなる。従って、p+型不純物領域33はより多くのホール電流を吸収することができ、CMOS12のラッチアップ破壊をより効果的に回避できる。
上記の通り、p+型不純物領域33の不純物濃度はp型ウェル29の不純物濃度よりも高い。そのため、p+型不純物領域33の曲率部の電界強度は、p型ウェル29の曲率部の電界強度よりも高くなる。しかも、p+型不純物領域33の不純物濃度を高くすると、p+型不純物領域33内のシート抵抗や、p+型不純物領域33と電極41とのコンタクト抵抗が小さくなる。従って、p+型不純物領域33はより多くのホール電流を吸収することができ、CMOS12のラッチアップ破壊をより効果的に回避できる。
図5に示したように、p+型不純物領域33は、寄生バイポーラトランジスタPBP2のベース層に相当するp型ウェル29に接して形成されている。従って、p+型不純物領域33とp型ウェル29との間に隙間が設けられている場合と比較すると、チップサイズを削減できるのみならず、寄生バイポーラトランジスタPBP2のベース層の抵抗が下がるため、p+型不純物領域33はより多くのホール電流を吸収することができ、CMOS12のラッチアップ破壊をより効果的に回避できる。
高圧側浮遊オフセット電圧VSの負変動に起因してn型不純物領域28内に流れ込む電流は、p+型分離領域22からn-型不純物領域50を介してn型不純物領域28内に流れ込むものが最も多い。従って、特にp+型分離領域22が領域R1,R2の周囲を取り囲んで形成されている場合には、図7に示したように、p型ウェル29の周囲を取り囲むようにp+型不純物領域33及びn+型不純物領域32を形成することにより、CMOS12のラッチアップ破壊をより効果的に回避できる。
なお、n+型不純物領域32及びp+型不純物領域33の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
実施の形態2.
図9は、図5に対応させて、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域55及び電極56が形成されている。電極56は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域55の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域55はp型ウェル29よりも浅く形成されている。
図9は、図5に対応させて、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域55及び電極56が形成されている。電極56は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域55の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域55はp型ウェル29よりも浅く形成されている。
図6に示した例と同様に、p+型不純物領域55は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。あるいは図7に示した例と同様に、p+型不純物領域55は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。
高圧側浮遊オフセット電圧VSの負変動に起因して、高圧側浮遊オフセット電圧VS及び高圧側浮遊供給絶対電圧VBは、p-型シリコン基板21及びp+型分離領域22の電位よりも低くなる。従って、寄生ダイオードPD1〜PD4がターンオンしてn型不純物領域28内に電流が流れ込んだとしても、図5に示した寄生バイポーラトランジスタPBP2のベース電流に相当するホールが、p+型不純物領域55,33によって吸収される。その結果、寄生バイポーラトランジスタPBP2のベース電流が抑制され、寄生サイリスタがターンオンしないため、CMOS12のラッチアップ破壊を回避することができる。
また、n+型不純物領域32ではなくp+型不純物領域55が形成されているため、高圧側浮遊オフセット電圧VSの負変動に起因して図4,5に示した寄生ダイオードPD1〜PD4がターンオンしたときに、p+型不純物領域55からn型不純物領域28へ電子が注入されることはない。そのため、p-型シリコン基板21及びp+型分離領域22からのホールの供給も減少し、結果としてn型不純物領域28内に流れ込むホール電流が低減されるため、CMOS12のラッチアップ破壊をより効果的に回避できる。
なお、p+型不純物領域55及びp+型不純物領域33の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
実施の形態3.
図10は、図5に対応させて、本発明の実施の形態3に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域57及び電極58が形成されている。電極58は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域57の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域57はp型ウェル29よりも浅く形成されている。
図10は、図5に対応させて、本発明の実施の形態3に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域57及び電極58が形成されている。電極58は高圧側浮遊オフセット電圧VSに接続されている。p+型不純物領域57の不純物濃度はp型ウェル29の不純物濃度よりも高く、また、p+型不純物領域57はp型ウェル29よりも浅く形成されている。
図6に示した例と同様に、p+型不純物領域57は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。あるいは図7に示した例と同様に、p+型不純物領域57は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。
高圧側浮遊オフセット電圧VSの負変動に起因して、高圧側浮遊オフセット電圧VS及び高圧側浮遊供給絶対電圧VBは、p-型シリコン基板21及びp+型分離領域22の電位よりも低くなる。従って、寄生ダイオードPD1〜PD4がターンオンしてn型不純物領域28内に電流が流れ込んだとしても、図5に示した寄生バイポーラトランジスタPBP2のベース電流に相当するホールが、p+型不純物領域57,33によって吸収される。その結果、寄生バイポーラトランジスタPBP2のベース電流が抑制され、寄生サイリスタがターンオンしないため、CMOS12のラッチアップ破壊を回避することができる。
また、p+型不純物領域57,33はいずれも高圧側浮遊オフセット電圧VSに接続されて同電位であるため、p+型不純物領域57、n型不純物領域28、及びp+型不純物領域33から成るpnp型の寄生バイポーラトランジスタが動作することがない。従って、この寄生バイポーラトランジスタが動作することに起因する高圧側駆動部101の誤動作を回避することもできる。
なお、p+型不純物領域57及びp+型不純物領域33の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
実施の形態4.
図11は、図5に対応させて、本発明の実施の形態4に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域59及び電極60が形成されている。電極60は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域59は、p+型ドレイン領域15Dとn+型不純物領域51との間に形成されている。
図11は、図5に対応させて、本発明の実施の形態4に係る半導体装置の構造を示す断面図である。図5に示したn+型不純物領域32及び電極40に代えて、p+型不純物領域59及び電極60が形成されている。電極60は高圧側浮遊供給絶対電圧VBに接続されている。p+型不純物領域59は、p+型ドレイン領域15Dとn+型不純物領域51との間に形成されている。
図12は、p+型不純物領域59及びp+型不純物領域33の形成レイアウトを模式的に示す上面図である。p+型分離領域22は、図3に示したように領域R1,R2を四辺で囲んで形成されている。図12に示すように、p+型不純物領域33はp型ウェル29の周囲を取り囲んで形成されており、p+型不純物領域59は、p+型分離領域22とp型ウェル29及びPMOS15との間でp型ウェル29及びPMOS15を取り囲んで、p+型分離領域22と平行に形成されている。
上記の通り、高圧側浮遊オフセット電圧VSの負変動に起因してn型不純物領域28内に流れ込む電流は、p+型分離領域22からn-型不純物領域50を介してn型不純物領域28内に流れ込むものが最も多い。従って、図12に示したようにp+型分離領域22と平行にp+型不純物領域59を形成することによって、寄生バイポーラトランジスタPBP2のベース電流に相当するホールを、p+型不純物領域59によって、p型ウェル29内に流れ込む前に効率的に吸収することができる。その結果、寄生バイポーラトランジスタPBP2のベース電流が抑制され、寄生サイリスタがターンオンしないため、CMOS12のラッチアップ破壊を効率的に回避することができる。
なお、p+型不純物領域59及びp+型不純物領域33の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
実施の形態5.
図13は、図9に対応させて、本発明の実施の形態5に係る半導体装置の構造を示す断面図である。p+型不純物領域55を貫通してn型不純物領域28の上面内にトレンチ63が形成されており、トレンチ63の内部は、シリコン酸化膜61及びポリシリコン62によって充填されている。また、トレンチ63の壁面を規定している部分のn型不純物領域28内には、p+型不純物領域64が形成されている。p+型不純物領域64は、p+型不純物領域55及び電極56に接している。
図13は、図9に対応させて、本発明の実施の形態5に係る半導体装置の構造を示す断面図である。p+型不純物領域55を貫通してn型不純物領域28の上面内にトレンチ63が形成されており、トレンチ63の内部は、シリコン酸化膜61及びポリシリコン62によって充填されている。また、トレンチ63の壁面を規定している部分のn型不純物領域28内には、p+型不純物領域64が形成されている。p+型不純物領域64は、p+型不純物領域55及び電極56に接している。
図6に示した例と同様に、p+型不純物領域55,64は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。あるいは図7に示した例と同様に、p+型不純物領域55,64は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。
p+型不純物領域55に接するp+型不純物領域64をトレンチ63の壁面に沿って形成することにより、図9に示した構造と比較すると、p+型不純物領域55の実効的な面積を広げることが可能となる。しかも、トレンチ63の底部の電界強度は、p型ウェル29の曲率部の電界強度よりも高い。従って、図9に示した構造と比較して、n型不純物領域28内に流れ込んだホール電流を、p+型不純物領域55,64によってより多く吸収できる。その結果、CMOS12のラッチアップ破壊をより効率的に回避することができる。
また、p+型不純物領域64の形成によってホール電流の吸収効率が高まったことから、図9に示した構造よりもp+型不純物領域55の面積を小さくでき、それによってチップサイズを削減することができる。
図13に示した例では、p型ウェル29よりも深いトレンチ63が形成されている。トレンチ63が深く形成されているほどp+型不純物領域64の面積が増大し、ホール電流の吸収効率を高めることができる。
但し、トレンチ63を20μmよりも深く形成すると、耐圧(VBとVSとを短絡した状態でGND方向に電圧を印加していき、pn接合降伏が起こる電圧)が低下するという問題が発生する。従って、耐圧性能をも満足させる必要がある場合にはトレンチ63の深さを20μm以下とすることによって、耐圧が低下することを回避できる。
なお、p+型不純物領域55,64とp+型不純物領域33とが双方とも形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。また、図13では電極56が高圧側浮遊供給絶対電圧VBに接続された構造を示したが、電極56は、高圧側浮遊オフセット電圧VSに接続されていてもよい。
実施の形態6.
図14は、図5に対応させて、本発明の実施の形態6に係る半導体装置の構造を示す断面図である。p+型不純物領域33に接してn+型不純物領域66が形成されており、n+型不純物領域32に接してp+型不純物領域65が形成されている。p+型不純物領域33及びn+型不純物領域66は、p型ウェル29内に形成されている。p+型不純物領域33及びn+型不純物領域66は電極68に接しており、電極68は高圧側浮遊オフセット電圧VSに接続されている。n+型不純物領域32及びp+型不純物領域65は電極67に接しており、電極67は高圧側浮遊供給絶対電圧VBに接続されている。
図14は、図5に対応させて、本発明の実施の形態6に係る半導体装置の構造を示す断面図である。p+型不純物領域33に接してn+型不純物領域66が形成されており、n+型不純物領域32に接してp+型不純物領域65が形成されている。p+型不純物領域33及びn+型不純物領域66は、p型ウェル29内に形成されている。p+型不純物領域33及びn+型不純物領域66は電極68に接しており、電極68は高圧側浮遊オフセット電圧VSに接続されている。n+型不純物領域32及びp+型不純物領域65は電極67に接しており、電極67は高圧側浮遊供給絶対電圧VBに接続されている。
図6に示した例と同様に、p+型不純物領域33及びn+型不純物領域66、並びにn+型不純物領域32及びp+型不純物領域65は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。あるいは図7に示した例と同様に、p+型不純物領域33及びn+型不純物領域66は、p型ウェル29の外周に沿って形成されており、n+型不純物領域32及びp+型不純物領域65は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。
n+型不純物領域66に接するp+型不純物領域33では、p+型不純物領域33に吸収されたホールはn+型不純物領域66の電子によって即座に再結合が可能となるため、ホールが消滅しやすい。また、p+型不純物領域65に接するn+型不純物領域32では、n+型不純物領域32に吸収された電子はp+型不純物領域65のホールによって即座に再結合が可能となるため、電子が消滅しやすい。よって、図5に示した構造と比較すると、p+型不純物領域33によるホールの吸収効率、及びn+型不純物領域32による電子の吸収効率を高めることができる。
なお、以上の説明では、上記実施の形態1を基礎として本実施の形態6に係る発明を適用する例について述べたが、本実施の形態6に係る発明は、他の全ての実施の形態にも適用可能である。
実施の形態7.
図15は、図5に対応させて、本発明の実施の形態7に係る半導体装置の構造を示す断面図である。NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p+型不純物領域71が形成されている。p+型不純物領域71とNMOS14との間には、p+型不純物領域71に接してn+型不純物領域72が形成されている。p+型不純物領域71とPMOS15との間には、p+型不純物領域71に接してn+型不純物領域70が形成されている。
図15は、図5に対応させて、本発明の実施の形態7に係る半導体装置の構造を示す断面図である。NMOS14とPMOS15との間において、n型不純物領域28の上面内には、p+型不純物領域71が形成されている。p+型不純物領域71とNMOS14との間には、p+型不純物領域71に接してn+型不純物領域72が形成されている。p+型不純物領域71とPMOS15との間には、p+型不純物領域71に接してn+型不純物領域70が形成されている。
また、p+型不純物領域71を貫通してn型不純物領域28の上面内にトレンチ75が形成されており、トレンチ75の内部は、シリコン酸化膜73及びポリシリコン74によって充填されている。また、トレンチ75の壁面を規定している部分のn型不純物領域28内には、p+型不純物領域76が形成されている。p+型不純物領域76は、p+型不純物領域71に接している。
n型不純物領域28の上面上には、p+型不純物領域71,76に接するフローティング電極77が形成されている。また、図15に示した例では、フローティング電極77は、n+型不純物領域70に接することなくn+型不純物領域72に接している。但しフローティング電極77は、n+型不純物領域72に接することなくn+型不純物領域70に接していてもよく、あるいは、n+型不純物領域70,72の双方に接していてもよい。
図6に示した例と同様に、p+型不純物領域71,76及びn+型不純物領域70,72は、NMOS14とPMOS15とが互いに対向する一辺同士の間に形成されている。あるいは図7に示した例と同様に、p+型不純物領域71,76及びn+型不純物領域70,72は、p+型分離領域22とp型ウェル29との間でp型ウェル29の周囲を取り囲んで形成されている。
フローティング電極77に接続されたp+型不純物領域71,76及びn+型不純物領域70,72は、PNショート効果によって、p+型不純物領域71,76の電位を下げて近傍にあるホールを吸い込むとともに、n+型不純物領域70,72の電位を上げて近傍にある電子を吸い込む。そして、再結合速度が無限大に大きいメタルショートによってホール及び電子が再結合して消滅する。従って、高圧側浮遊オフセット電圧VSの負変動に起因してn型不純物領域28内に流れ込んだホール及び電子は、p+型不純物領域71,76及びn+型不純物領域70,72によってそれぞれ吸い込まれて消滅するため、CMOS12のラッチアップ破壊を回避することができる。
また、p+型不純物領域71に接するp+型不純物領域76をトレンチ75の壁面に沿って形成することにより、p+型不純物領域71の実効的な面積を広げることが可能となる。しかも、トレンチ75の底部の電界強度は、p型ウェル29の曲率部の電界強度よりも高い。従って、n型不純物領域28内に流れ込んだホール電流を、p+型不純物領域71,76によってより多く吸収できる。その結果、CMOS12のラッチアップ破壊をより効率的に回避することができる。
n+型不純物領域70,72の一方は必ずしも形成されていなくてもよいが、双方とも形成されている方が効果的である。
図15に示した例では、p型ウェル29よりも深いトレンチ75が形成されている。トレンチ75が深く形成されているほどp+型不純物領域76の面積が増大し、ホール電流の吸収効率を高めることができる。
但し、トレンチ75を20μmよりも深く形成すると、耐圧が低下するという問題が発生する。従って、耐圧性能をも満足させる必要がある場合にはトレンチ75の深さを20μm以下とすることによって、耐圧が低下することを回避できる。
実施の形態8.
上記実施の形態1〜7に係る半導体装置について、意図的に制御された再結合中心となるエネルギー準位を導入し、この準位を利用して蓄積キャリアを再結合で消滅させる。例えば、電子線照射及びアニール、白金拡散、又は金拡散によって、p-型シリコン基板21の深さ方向全域に渡って結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。
上記実施の形態1〜7に係る半導体装置について、意図的に制御された再結合中心となるエネルギー準位を導入し、この準位を利用して蓄積キャリアを再結合で消滅させる。例えば、電子線照射及びアニール、白金拡散、又は金拡散によって、p-型シリコン基板21の深さ方向全域に渡って結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。
本実施の形態8に係る半導体装置によると、図4,5に示した寄生ダイオードPD1〜PD4は、キャリアのライフタイムが短く抑制される。そのため、寄生ダイオードPD1〜PD4中に蓄積されるキャリアの量が低減され、その結果、順電流が少なくなって、寄生ダイオードPD1〜PD4の逆回復電流が抑制される。これにより、高圧側浮遊オフセット電圧VSの負変動に起因する誤動作耐量が向上する。
また、キャリアのライフタイムキラーを形成することにより、高圧側浮遊オフセット電圧VSの負変動に起因してn型不純物領域28内に流れ込むホール電流が少なくなるため、CMOS12のラッチアップ破壊を回避することもできる。
実施の形態9.
上記実施の形態8では、電子線照射及びアニール、白金拡散、又は金拡散によって結晶欠陥を形成したが、この方法ではp-型シリコン基板21の深さ方向全域に渡って結晶欠陥が形成されるため、NMOS14やPMOS15のリーク電流が増大する可能性がある。また、電子線照射は、高耐圧MOS11、NMOS14、及びPMOS15のゲート酸化膜内にプラスの電荷を誘導するため、ゲート・ソース間のしきい値電圧特性が変動するおそれがある。
上記実施の形態8では、電子線照射及びアニール、白金拡散、又は金拡散によって結晶欠陥を形成したが、この方法ではp-型シリコン基板21の深さ方向全域に渡って結晶欠陥が形成されるため、NMOS14やPMOS15のリーク電流が増大する可能性がある。また、電子線照射は、高耐圧MOS11、NMOS14、及びPMOS15のゲート酸化膜内にプラスの電荷を誘導するため、ゲート・ソース間のしきい値電圧特性が変動するおそれがある。
そこで、本実施の形態9では、上記実施の形態1〜7に係る半導体装置について、ヘリウム照射及びアニール、又はプロトン照射及びアニールによって、p-型シリコン基板21の所定の深さ(高耐圧MOS11、NMOS14、及びPMOS15の各チャネル領域よりも深い箇所)に結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。ヘリウム照射及びプロトン照射では、イオンの飛程(イオンのシリコン中への侵入深さ)付近に集中的に結晶欠陥が誘起される。このため、p-型シリコン基板21の深さ方向に関して局所的なキャリアライフタイム制御が可能となる。
本実施の形態9に係る半導体装置によると、上記実施の形態8によって得られる効果に加えて、リーク電流の増大やしきい値電圧の変動を回避できるという効果も得られる。
実施の形態10.
図16は、図5に対応させて、本発明の実施の形態10に係る半導体装置の構造を示す断面図である。上記実施の形態1〜9では高圧側駆動部101の構造に関して説明したが、図16に示すように、上記実施の形態1〜9に係る発明を低圧側駆動部102に適用することも可能である。
図16は、図5に対応させて、本発明の実施の形態10に係る半導体装置の構造を示す断面図である。上記実施の形態1〜9では高圧側駆動部101の構造に関して説明したが、図16に示すように、上記実施の形態1〜9に係る発明を低圧側駆動部102に適用することも可能である。
低圧側駆動部102では、p+型ソース領域15S、n型不純物領域28、p型ウェル29、及びn+型ソース領域14Sから成るサイリスタが寄生している。出力端子LOにVCC電圧よりも高いサージ電圧が印加されると、出力端子LOに接続されているp+型ドレイン領域15Dからn型不純物領域28へホールが流れ込み、そのホール電流がp型ウェル29内に流れ込むことによって、n型不純物領域28、p型ウェル29、及びn+型ソース領域14Sから成る寄生バイポーラトランジスタが動作して、上記の寄生サイリスタがラッチアップに至る場合がある。
しかし、上記実施の形態1〜9に係る発明を適用し、例えば図16に示すようにp+型不純物領域33,55,64を形成することによって、p+型ドレイン領域15Dからn型不純物領域28へ流れ込んだホール電流は、p型ウェル29内に流れ込む前にp+型不純物領域55,64で吸収され、また、p型ウェル29内に流れ込んだホール電流はp+型不純物領域33で吸収される。これにより、上記寄生サイリスタのラッチアップを回避することができる。
21 p-型シリコン基板、22 p+型分離領域、28 n型不純物領域、29 p型ウェル、14S n+型ソース領域、15S p+型ソース領域、32,66,70,72 n+型不純物領域、33,55,57,59,64,65,71,76 p+型不純物領域、63,75 トレンチ。
Claims (9)
- 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に直接接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の半導体基板と、
前記半導体基板の主面内に形成された、第2導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、前記第1導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第1導電型の第3の不純物領域と
を備える、半導体装置。 - 前記第3の不純物領域は、前記第2の不純物領域よりも浅く形成されている、請求項1に記載の半導体装置。
- 前記第3の不純物領域の不純物濃度は、前記第2の不純物領域の不純物濃度よりも高い、請求項1又は2に記載の半導体装置。
- 前記第3の不純物領域は、前記第2の不純物領域に接して形成されている、請求項1〜3のいずれか一つに記載の半導体装置。
- 前記第3の不純物領域は、前記第2の不純物領域を取り囲んで形成されている、請求項4に記載の半導体装置。
- 前記第1の不純物領域の前記主面内に形成され、前記第2の端子に接続された、前記第2導電型の第4の不純物領域をさらに備える、請求項1〜5のいずれか一つに記載の半導体装置。
- 前記第1の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第1導電型の第4の不純物領域をさらに備える、請求項1〜5のいずれか一つに記載の半導体装置。
- 前記第1の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第1導電型の分離領域をさらに備え、
前記第4の不純物領域は、前記分離領域と前記第2の不純物領域との間で、前記第2の不純物領域を取り囲んで形成されている、請求項6又は7に記載の半導体装置。 - 第1電極、第2電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第1電極に直接接続された第1の端子と、
容量性素子を介して前記第1電極に接続された第2の端子と、
第1導電型の第1の不純物領域と、
前記第1の不純物領域の主面内に形成された、第2導電型の第2の不純物領域と、
前記第2の不純物領域の主面内に形成され、前記第1の端子に接続された、前記第1導電型のソース・ドレイン領域を有する、第1のトランジスタと、
前記第1の不純物領域の主面内に形成され、前記第2の端子に接続された、前記第2導電型のソース・ドレイン領域を有する、第2のトランジスタと、
前記第1の不純物領域の前記主面内に形成され、前記第1の端子に接続された、前記第2導電型の第3の不純物領域と
を備える、半導体装置。
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US9385125B2 (en) | 2012-09-13 | 2016-07-05 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device |
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